JP3109024B2 - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
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- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
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- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
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- G—PHYSICS
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- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
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- Static Random-Access Memory (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、半導体メモリ装置
に係るもので、詳しくは、入力信号を遷移するとき発生
する遷移検出信号によりライトドライバの動作を制御し
て、タイミングの余裕を確保し安定した動作を行い得る
ような技術に関する。
に係るもので、詳しくは、入力信号を遷移するとき発生
する遷移検出信号によりライトドライバの動作を制御し
て、タイミングの余裕を確保し安定した動作を行い得る
ような技術に関する。
【０００２】
【従来の技術】一般に、半導体メモリ装置としてのＳＲ
ＡＭは、アドレスの組合により複数のメモリセルから該
当セルを選択し、ビットライン及びデータラインを介し
てデータのライト及びリードの動作を行う。従来、半導
体メモリにおいては、図６に示すように、複数のメモリ
セルがビットラインＢＬ、バーＢＬ間にマトリックスの
形態に整列してデータを記憶するメモリセルアレイ１０
８と、チップイネーブル信号バーＣＥがアクティブされ
てＸ−アドレスを入力するＸ−アドレス入力バッファ１
０１−１〜１０１−Ｎと、Ｘ−アドレス入力バッファ１
０１−１〜１０１−Ｎの各出力信号を組合せて前記メモ
リセルアレイ１０８のワードラインＷＬ１〜ＷＬｎ中の
該当ワードラインをイネーブルさせるＸ−ディコーダ１
０３と、チップイネーブル信号ＣＥがアクティブされて
Ｙ−アドレスを入力するＹ−アドレス入力バッファ１０
４と、該Ｙ−アドレス入力バッファ１０４の出力を受け
てデータラインＤＬ、バーＤＬと前記メモリセルアレイ
１０８のビットラインＢＬ、バーＢＬ間のデータ入出力
を行うカラムゲート１０７をイネーブルさせるディコー
ダ１０６と、前記Ｘ−アドレス入力バッファ１０１−１
〜１０１−Ｎの出力信号を点検してアドレスの遷移を検
出するＸ−アドレス遷移検出部１０２−１〜１０２−Ｎ
と、前記Ｙ−アドレス入力バッファ１０４の出力信号を
点検してアドレス遷移を検出するＹ−アドレス遷移検出
部１０５と、アドレス遷移検出部１０２−１〜１０２−
Ｎ、１０５の各出力を加算して所定パルスを出力する検
出信号加算部１１２と、該検出信号加算部１１２の出力
を受けて等化信号ＥＱＢＬ、ＥＱＤＬ、ＥＱＷＤを発生
する等化信号生成部１１３と、該等化信号生成部１１３
の等化信号ＥＱＢＬとブロック選択信号ＢＳとの論理演
算を行って前記メモリセルアレイ１０８のビットライン
ＢＬ、バーＢＬを等化させるビットライン等化部１０９
と、前記ブロック選択信号ＢＳと等化信号生成部１１３
の等化信号ＥＱＤＬとの論理演算を行って前記データラ
インＤＬ、バーＤＬを等化させるデータライン等化部１
１０と、チップイネーブル信号バーＣＥがアクティブさ
れてライト信号バーＷＥを入力する制御信号入力バッフ
ァ１１４と、ビットライン選択信号ＢＳ、前記制御信号
入力バッファ１１４の出力ＷＥ’、及び前記等化信号生
成部１１３の出力信号ＥＱＷＤの論理演算を行ってライ
トゲート１１６にライトゲート制御信号ＣＷを出力する
ライトゲート制御部１１５と、チップイネーブル信号バ
ーＣＥがアクティブされてデータＤＩＮを入力するデー
タ入力バッファ１１７と、該データ入力バッファ１１７
の出力を受けて反転データＤＩＮ１、バーＤＩＮ１を前
記ライトゲート１１６を通ってデータラインＤＬ、バー
ＤＬに伝送するライトデータ駆動部１１８と、リード動
作時、データラインＤＬ、バーＤＬのデータを感知して
出力端ＤＯＵＴに伝送するセンスアンプ１１１と、を備
えて構成されている。
ＡＭは、アドレスの組合により複数のメモリセルから該
当セルを選択し、ビットライン及びデータラインを介し
てデータのライト及びリードの動作を行う。従来、半導
体メモリにおいては、図６に示すように、複数のメモリ
セルがビットラインＢＬ、バーＢＬ間にマトリックスの
形態に整列してデータを記憶するメモリセルアレイ１０
８と、チップイネーブル信号バーＣＥがアクティブされ
てＸ−アドレスを入力するＸ−アドレス入力バッファ１
０１−１〜１０１−Ｎと、Ｘ−アドレス入力バッファ１
０１−１〜１０１−Ｎの各出力信号を組合せて前記メモ
リセルアレイ１０８のワードラインＷＬ１〜ＷＬｎ中の
該当ワードラインをイネーブルさせるＸ−ディコーダ１
０３と、チップイネーブル信号ＣＥがアクティブされて
Ｙ−アドレスを入力するＹ−アドレス入力バッファ１０
４と、該Ｙ−アドレス入力バッファ１０４の出力を受け
てデータラインＤＬ、バーＤＬと前記メモリセルアレイ
１０８のビットラインＢＬ、バーＢＬ間のデータ入出力
を行うカラムゲート１０７をイネーブルさせるディコー
ダ１０６と、前記Ｘ−アドレス入力バッファ１０１−１
〜１０１−Ｎの出力信号を点検してアドレスの遷移を検
出するＸ−アドレス遷移検出部１０２−１〜１０２−Ｎ
と、前記Ｙ−アドレス入力バッファ１０４の出力信号を
点検してアドレス遷移を検出するＹ−アドレス遷移検出
部１０５と、アドレス遷移検出部１０２−１〜１０２−
Ｎ、１０５の各出力を加算して所定パルスを出力する検
出信号加算部１１２と、該検出信号加算部１１２の出力
を受けて等化信号ＥＱＢＬ、ＥＱＤＬ、ＥＱＷＤを発生
する等化信号生成部１１３と、該等化信号生成部１１３
の等化信号ＥＱＢＬとブロック選択信号ＢＳとの論理演
算を行って前記メモリセルアレイ１０８のビットライン
ＢＬ、バーＢＬを等化させるビットライン等化部１０９
と、前記ブロック選択信号ＢＳと等化信号生成部１１３
の等化信号ＥＱＤＬとの論理演算を行って前記データラ
インＤＬ、バーＤＬを等化させるデータライン等化部１
１０と、チップイネーブル信号バーＣＥがアクティブさ
れてライト信号バーＷＥを入力する制御信号入力バッフ
ァ１１４と、ビットライン選択信号ＢＳ、前記制御信号
入力バッファ１１４の出力ＷＥ’、及び前記等化信号生
成部１１３の出力信号ＥＱＷＤの論理演算を行ってライ
トゲート１１６にライトゲート制御信号ＣＷを出力する
ライトゲート制御部１１５と、チップイネーブル信号バ
ーＣＥがアクティブされてデータＤＩＮを入力するデー
タ入力バッファ１１７と、該データ入力バッファ１１７
の出力を受けて反転データＤＩＮ１、バーＤＩＮ１を前
記ライトゲート１１６を通ってデータラインＤＬ、バー
ＤＬに伝送するライトデータ駆動部１１８と、リード動
作時、データラインＤＬ、バーＤＬのデータを感知して
出力端ＤＯＵＴに伝送するセンスアンプ１１１と、を備
えて構成されている。
【０００３】前記Ｘ−アドレス入力バッファ１０１−１
〜１０１−Ｎ及びＹ−アドレス入力バッファ１０４にお
いては、チップイネーブル信号バーＣＥがローにイネー
ブルされてアドレスを入力するＮＯＲゲート１１と、該
ＮＯＲゲート１１の出力信号を反転するインバータ２１
と、を備えている。前記カラムゲート１０７において
は、Ｙ−ディコーダ１０６の出力信号ＣＳがハイにイネ
ーブルされてオンし、ビットラインＢＬ、バーＢＬをデ
ータラインに夫々接続する伝送スイッチ４１、４２を備
えている。
〜１０１−Ｎ及びＹ−アドレス入力バッファ１０４にお
いては、チップイネーブル信号バーＣＥがローにイネー
ブルされてアドレスを入力するＮＯＲゲート１１と、該
ＮＯＲゲート１１の出力信号を反転するインバータ２１
と、を備えている。前記カラムゲート１０７において
は、Ｙ−ディコーダ１０６の出力信号ＣＳがハイにイネ
ーブルされてオンし、ビットラインＢＬ、バーＢＬをデ
ータラインに夫々接続する伝送スイッチ４１、４２を備
えている。
【０００４】前記メモリセルアレイ１０８においては、
トランジスタＱ１〜Ｑ４と抵抗Ｒ１、Ｒ２と、を備えて
なるＮ個のメモリセル１０８’を備えている。前記ビッ
トライン等化部１０９においては、ＮＡＮＤゲート３１
及びＰＭＯＳトランジスタＱ１１〜Ｑ１５を備え、ブロ
ック選択信号ＢＳ及び等化信号生成部１１３の出力信号
ＥＱＢＬがハイになったとき、イネーブルされてビット
ラインを等化させる。
トランジスタＱ１〜Ｑ４と抵抗Ｒ１、Ｒ２と、を備えて
なるＮ個のメモリセル１０８’を備えている。前記ビッ
トライン等化部１０９においては、ＮＡＮＤゲート３１
及びＰＭＯＳトランジスタＱ１１〜Ｑ１５を備え、ブロ
ック選択信号ＢＳ及び等化信号生成部１１３の出力信号
ＥＱＢＬがハイになったとき、イネーブルされてビット
ラインを等化させる。
【０００５】前記データライン等化部１１０において
は、ＮＡＮＤゲート３２とＰＭＯＳトランジスタＱ５〜
Ｑ７を備え、ブロック選択信号ＢＳ及び等化信号生成部
１１３の出力信号ＥＱＤＬがハイになったとき、イネー
ブルされてデータラインＤＬ、バーＤＬを等化させる。
前記制御信号入力バッファ１１４においては、チップイ
ネーブル信号バーＣＥがローになったとき、イネーブル
されてライト信号バーＷＥを入力するＮＯＲゲート１２
と、該ＮＯＲゲート１２の出力を反転するインバータ２
２と、を備えている。
は、ＮＡＮＤゲート３２とＰＭＯＳトランジスタＱ５〜
Ｑ７を備え、ブロック選択信号ＢＳ及び等化信号生成部
１１３の出力信号ＥＱＤＬがハイになったとき、イネー
ブルされてデータラインＤＬ、バーＤＬを等化させる。
前記制御信号入力バッファ１１４においては、チップイ
ネーブル信号バーＣＥがローになったとき、イネーブル
されてライト信号バーＷＥを入力するＮＯＲゲート１２
と、該ＮＯＲゲート１２の出力を反転するインバータ２
２と、を備えている。
【０００６】前記ライトゲート制御部１１５において
は、等化信号生成部１１３の出力信号ＥＱＷＤがローに
なったとき、イネーブルされて制御信号入力バッファ１
１４の出力信号ＷＥ’を入力するＮＯＲゲート１４と、
ブロック選択信号ＢＳがハイになったとき、イネーブル
されて該ＮＯＲゲート１４の出力信号を受け、ライトゲ
ート制御信号ＣＷを出力するＡＮＤゲート５１と、を備
えている。
は、等化信号生成部１１３の出力信号ＥＱＷＤがローに
なったとき、イネーブルされて制御信号入力バッファ１
１４の出力信号ＷＥ’を入力するＮＯＲゲート１４と、
ブロック選択信号ＢＳがハイになったとき、イネーブル
されて該ＮＯＲゲート１４の出力信号を受け、ライトゲ
ート制御信号ＣＷを出力するＡＮＤゲート５１と、を備
えている。
【０００７】前記ライトゲート１１６においては、ライ
トゲート制御部１１５のライトゲート制御信号ＣＷがハ
イになったとき、イネーブルされてオンし、ライトデー
タ駆動部１１８の出力データＤＩＮ１、バーＤＩＮ１を
データラインＤＬ、バーＤＬに伝送する伝送スイッチ４
３、４４を備えている。前記データ入力バッファ１１７
においては、チップイネーブル信号バーＣＥがローにな
ったとき、イネーブルされてデータＤＩＮを入力するＮ
ＯＲゲート１３と、該ＮＯＲゲート１３の出力データを
所定時間遅延するインバータ２３、２４と、を備えてい
る。
トゲート制御部１１５のライトゲート制御信号ＣＷがハ
イになったとき、イネーブルされてオンし、ライトデー
タ駆動部１１８の出力データＤＩＮ１、バーＤＩＮ１を
データラインＤＬ、バーＤＬに伝送する伝送スイッチ４
３、４４を備えている。前記データ入力バッファ１１７
においては、チップイネーブル信号バーＣＥがローにな
ったとき、イネーブルされてデータＤＩＮを入力するＮ
ＯＲゲート１３と、該ＮＯＲゲート１３の出力データを
所定時間遅延するインバータ２３、２４と、を備えてい
る。
【０００８】前記ライトデータ駆動部１１８において
は、データ入力バッファ１１７の出力信号ＤＩＮ’を反
転してデータＤＩＮ１を出力するインバータ２５と、該
インバータ２５の出力データＤＩＮ１を反転してデータ
バーＤＩＮ１を出力するインバータ２６と、を備えてい
る。次に動作を説明する。
は、データ入力バッファ１１７の出力信号ＤＩＮ’を反
転してデータＤＩＮ１を出力するインバータ２５と、該
インバータ２５の出力データＤＩＮ１を反転してデータ
バーＤＩＮ１を出力するインバータ２６と、を備えてい
る。次に動作を説明する。
【０００９】先ず、ライト動作時、チップイネーブル信
号バーＣＥがローになり、アドレスの入力がイネーブル
され、Ｘ−アドレス入力バッファ１０１−１〜１０１−
Ｎ及びＹ−アドレス入力バッファ１０４の各ＮＯＲゲー
ト１１が該当アドレスを夫々入力する。該入力されたア
ドレスはインバータ２１を通ってＸ−ディコーダ１０３
及びＹ−ディコーダ１０６に夫々出力される。
号バーＣＥがローになり、アドレスの入力がイネーブル
され、Ｘ−アドレス入力バッファ１０１−１〜１０１−
Ｎ及びＹ−アドレス入力バッファ１０４の各ＮＯＲゲー
ト１１が該当アドレスを夫々入力する。該入力されたア
ドレスはインバータ２１を通ってＸ−ディコーダ１０３
及びＹ−ディコーダ１０６に夫々出力される。
【００１０】このとき、Ｘ−アドレス遷移検出部１０２
−１〜１０２−Ｎ及びＹ−アドレス遷移検出部１０５は
Ｘ−アドレス入力バッファ１０１−１〜１０１−Ｎ及び
Ｙ−アドレス入力バッファ１０４の各インバータ２１の
入出力信号を点検し、遷移検出信号を遷移検出信号加算
部１１２に夫々出力する。該検出信号加算部１１２は、
該遷移検出信号を加算して等化信号生成部１１３に出力
し、該等化信号生成部１１３は等化信号ＥＱＢＬ、ＥＱ
ＤＬ、ＥＱＷＤを夫々生成する。
−１〜１０２−Ｎ及びＹ−アドレス遷移検出部１０５は
Ｘ−アドレス入力バッファ１０１−１〜１０１−Ｎ及び
Ｙ−アドレス入力バッファ１０４の各インバータ２１の
入出力信号を点検し、遷移検出信号を遷移検出信号加算
部１１２に夫々出力する。該検出信号加算部１１２は、
該遷移検出信号を加算して等化信号生成部１１３に出力
し、該等化信号生成部１１３は等化信号ＥＱＢＬ、ＥＱ
ＤＬ、ＥＱＷＤを夫々生成する。
【００１１】また、Ｘ−ディコーダ１０３はＸ−アドレ
ス入力バッファ１０１−１〜１０１−Ｎの出力信号を組
合せてメモリセルアレイ１０８のワードラインＷＬ１〜
ＷＬｎ中の該当ワードラインをイネーブルする。この
時、図７（Ａ）に示すように、アドレスの組合せにより
ブロック選択信号ＢＳがハイになり、図７（Ｂ）に示す
ようにライト信号バーＷＥがローになったとき、制御信
号入力バッファ１１４のＮＯＲゲート１２は該ライト信
号バーＷＥを受けてチップイネーブル信号バーＣＥとの
否定論理和を行い、該否定論理和された信号はインバー
タ２２で反転され、図７（Ｄ）に示すようなライト制御
信号ＷＥ’がライトゲート制御部１１５に出力される。
ス入力バッファ１０１−１〜１０１−Ｎの出力信号を組
合せてメモリセルアレイ１０８のワードラインＷＬ１〜
ＷＬｎ中の該当ワードラインをイネーブルする。この
時、図７（Ａ）に示すように、アドレスの組合せにより
ブロック選択信号ＢＳがハイになり、図７（Ｂ）に示す
ようにライト信号バーＷＥがローになったとき、制御信
号入力バッファ１１４のＮＯＲゲート１２は該ライト信
号バーＷＥを受けてチップイネーブル信号バーＣＥとの
否定論理和を行い、該否定論理和された信号はインバー
タ２２で反転され、図７（Ｄ）に示すようなライト制御
信号ＷＥ’がライトゲート制御部１１５に出力される。
【００１２】次いで、該ライトゲート制御部１１５のＮ
ＯＲゲート１４は、図７（Ｃ）に示すような等化信号生
成部１１３の出力信号ＥＱＷＤと図７（Ｄ）に示すよう
な制御信号入力バッファ１１４のライト制御信号バーＷ
Ｅ’との否定論理和演算を行って、その信号をＡＮＤゲ
ート５１に出力する。該ＡＮＤゲート５１は該否定論理
和された信号と図７（Ａ）に示すようなブロック選択信
号ＢＳとを論理積演算して、前記等化信号生成部１１３
の出力信号ＥＱＷＤがロー状態である間、図７（Ｅ）に
示すように、ハイ状態のライトゲート制御信号ＣＷをラ
イトゲート１１６に出力する。
ＯＲゲート１４は、図７（Ｃ）に示すような等化信号生
成部１１３の出力信号ＥＱＷＤと図７（Ｄ）に示すよう
な制御信号入力バッファ１１４のライト制御信号バーＷ
Ｅ’との否定論理和演算を行って、その信号をＡＮＤゲ
ート５１に出力する。該ＡＮＤゲート５１は該否定論理
和された信号と図７（Ａ）に示すようなブロック選択信
号ＢＳとを論理積演算して、前記等化信号生成部１１３
の出力信号ＥＱＷＤがロー状態である間、図７（Ｅ）に
示すように、ハイ状態のライトゲート制御信号ＣＷをラ
イトゲート１１６に出力する。
【００１３】又、ビットライン等化部１０９のＮＡＮＤ
ゲート３１の出力信号は、前記等化信号生成部１１３の
出力信号ＥＱＢＬがハイになったとき、ローとなり、Ｐ
ＭＯＳトランジスタＱ１３〜Ｑ１５がターンオンし、ビ
ットラインＢＬ、バーＢＬは同じようにハイレベルに等
化される。そして、データライン等化部１１０のＮＡＮ
Ｄゲート３２の出力信号は、前記等化信号生成部１１３
の出力信号ＥＱＤＬがハイになったとき、ローとなって
ＰＭＯＳトランジスタＱ５〜Ｑ７がターンオンし、デー
タラインＤＬ、バーＤＬはハイレベルに等化される。
ゲート３１の出力信号は、前記等化信号生成部１１３の
出力信号ＥＱＢＬがハイになったとき、ローとなり、Ｐ
ＭＯＳトランジスタＱ１３〜Ｑ１５がターンオンし、ビ
ットラインＢＬ、バーＢＬは同じようにハイレベルに等
化される。そして、データライン等化部１１０のＮＡＮ
Ｄゲート３２の出力信号は、前記等化信号生成部１１３
の出力信号ＥＱＤＬがハイになったとき、ローとなって
ＰＭＯＳトランジスタＱ５〜Ｑ７がターンオンし、デー
タラインＤＬ、バーＤＬはハイレベルに等化される。
【００１４】更に、データ入力バッファ１１７のＮＯＲ
ゲート１３は、入力データＤＩＮとチップイネーブル信
号バーＣＥとを否定論理和演算し、２個のインバータ２
３、２４を介してデータバーＤＩＮ’をライトデータ駆
動部１１８に出力する。該ライトデータ駆動部１１８は
２個のインバータ２５、２６を介して該データバーＤＩ
Ｎ’を順次反転させ、図７（Ｆ）に示すようにデータＤ
ＩＮ１、バーＤＩＮ１を、夫々、ライトゲート１１６に
出力する。このとき、データＤＩＮ１、バーＤＩＮ１は
インバータ２３〜２６を通って所定時間遅延される。
ゲート１３は、入力データＤＩＮとチップイネーブル信
号バーＣＥとを否定論理和演算し、２個のインバータ２
３、２４を介してデータバーＤＩＮ’をライトデータ駆
動部１１８に出力する。該ライトデータ駆動部１１８は
２個のインバータ２５、２６を介して該データバーＤＩ
Ｎ’を順次反転させ、図７（Ｆ）に示すようにデータＤ
ＩＮ１、バーＤＩＮ１を、夫々、ライトゲート１１６に
出力する。このとき、データＤＩＮ１、バーＤＩＮ１は
インバータ２３〜２６を通って所定時間遅延される。
【００１５】また、ライトゲート制御部１１５のライト
ゲート制御信号ＣＷが図７（Ｅ）に示すようにハイにな
ったとき、ライトゲート１１６はデータラインＤＬ、バ
ーＤＬに接続された伝送スイッチ４３、４４がオンする
から、ライトデータ駆動部１１８の出力データＤＩＮ
１、バーＤＩＮ１をデータラインＤＬ、バーＤＬに伝送
する。
ゲート制御信号ＣＷが図７（Ｅ）に示すようにハイにな
ったとき、ライトゲート１１６はデータラインＤＬ、バ
ーＤＬに接続された伝送スイッチ４３、４４がオンする
から、ライトデータ駆動部１１８の出力データＤＩＮ
１、バーＤＩＮ１をデータラインＤＬ、バーＤＬに伝送
する。
【００１６】また、Ｙ−ディコーダ１０６がアドレス入
力バッファ１０４の出力信号を受けてハイのカラム選択
信号ＣＳを出力し、この信号によりカラムゲート１０７
の伝送スイッチ４１、４２はオンし、前記データライン
ＤＬ，バーＤＬに出力されたデータＤＩＮ１、バーＤＩ
Ｎ１がカラムゲート１０７により選択されたメモリセル
アレイ１０８のメモリセル中の該当メモリセルに印加さ
れて、ライト動作が行われる。
力バッファ１０４の出力信号を受けてハイのカラム選択
信号ＣＳを出力し、この信号によりカラムゲート１０７
の伝送スイッチ４１、４２はオンし、前記データライン
ＤＬ，バーＤＬに出力されたデータＤＩＮ１、バーＤＩ
Ｎ１がカラムゲート１０７により選択されたメモリセル
アレイ１０８のメモリセル中の該当メモリセルに印加さ
れて、ライト動作が行われる。
【００１７】その後、ライト信号バーＷＥが図７（Ｂ）
に示すようにハイになってディスエーブル状態となり、
図７（Ｃ）に示すように、等化信号生成部１１３の出力
信号ＥＱＷＤがハイになったとき、ライトゲート制御部
１１５の出力信号ＣＷがローになってディスエーブル状
態となり、ライト動作が終了する。
に示すようにハイになってディスエーブル状態となり、
図７（Ｃ）に示すように、等化信号生成部１１３の出力
信号ＥＱＷＤがハイになったとき、ライトゲート制御部
１１５の出力信号ＣＷがローになってディスエーブル状
態となり、ライト動作が終了する。
【００１８】
【発明が解決しようとする課題】然るに、このような従
来の半導体メモリ装置においては、ライト動作を行うた
めのライト制御信号の発生と所望のデータ入力調節とが
相互独立になされている。このため、これらの信号間の
ミスマッチを防止するための多様なパラメーターを満足
させなければならないが、それには、十分な時間的な余
裕を確保しなければならず、よって、高速動作が難しい
という不都合な点があった。
来の半導体メモリ装置においては、ライト動作を行うた
めのライト制御信号の発生と所望のデータ入力調節とが
相互独立になされている。このため、これらの信号間の
ミスマッチを防止するための多様なパラメーターを満足
させなければならないが、それには、十分な時間的な余
裕を確保しなければならず、よって、高速動作が難しい
という不都合な点があった。
【００１９】また、ライト動作を行った後、ビットライ
ンとデータラインのプリチャージング及び等化回路のみ
でビットラインの電位を上げなければならず、ライト復
帰時間が長くなって時間の余裕を確保することが難しい
という不都合な点があった。本発明は、このような従来
の課題に鑑みてなされたもので、ライト制御信号と等化
信号との論理演算に基づいた制御信号によりデータのラ
イト時点を決定して、安定したライト動作を行い、高速
処理を行い得ることが可能な半導体メモリ装置を提供す
ることを目的とする。
ンとデータラインのプリチャージング及び等化回路のみ
でビットラインの電位を上げなければならず、ライト復
帰時間が長くなって時間の余裕を確保することが難しい
という不都合な点があった。本発明は、このような従来
の課題に鑑みてなされたもので、ライト制御信号と等化
信号との論理演算に基づいた制御信号によりデータのラ
イト時点を決定して、安定したライト動作を行い、高速
処理を行い得ることが可能な半導体メモリ装置を提供す
ることを目的とする。
【００２０】また、メモリセルにデータをライトした直
後、データラインの電圧をすぐに復旧させるようにし
て、メモリセルのリード時のプリチャージ機能をライト
データ駆動のための回路によって行い得る半導体メモリ
装置を提供しようとするものである。
後、データラインの電圧をすぐに復旧させるようにし
て、メモリセルのリード時のプリチャージ機能をライト
データ駆動のための回路によって行い得る半導体メモリ
装置を提供しようとするものである。
【００２１】
【課題を解決するための手段】このため、請求項１の発
明にかかる半導体メモリ装置は、アドレスの組合わせに
よりメモリセルアレイ中の所定のメモリセルを選択して
ライト及びリードを行う半導体メモリ装置において、前
記アドレスの変化を検出したとき、所定のパルス信号を
出力するアドレス変化検出手段と、該アドレス変化検出
手段の出力信号を受けて等化信号を発生する等化信号生
成手段と、書き込みを制御するライト制御信号と該等化
信号生成手段の等化信号とに基づいてライトゲート制御
信号及びデータ駆動制御信号を生成する制御信号生成手
段と、該制御信号生成手段からデータ駆動制御信号を入
力し、該データ駆動制御信号によりイネーブルされてデ
ータを出力するライトデータ駆動手段と、前記制御信号
生成手段からライトゲート制御信号を入力し、該ライト
ゲート制御信号によりイネーブルされて該ライトデータ
駆動手段の出力データをデータラインに伝送するライト
ゲートと、を備えて構成され、前記制御信号生成手段
は、メモリセルアレイへのデータ書き込み動作時、書き
込みを許可するライト制御信号が出力された後、等化信
号がイネーブル状態になったときにライトゲート制御信
号の出力をイネーブルし、等化信号がディスエーブル状
態になったときにデータ駆動制御信号の出力をイネーブ
ルして、書き込みを禁止するライト制御信号が出力され
た後、等化信号がイネーブル状態になったときにデータ
駆動制御信号の出力をディスエーブルし、等化信号がデ
ィスエーブル状態になったときにライトゲート制御信号
の出力をディスエーブルするように構成されている。
明にかかる半導体メモリ装置は、アドレスの組合わせに
よりメモリセルアレイ中の所定のメモリセルを選択して
ライト及びリードを行う半導体メモリ装置において、前
記アドレスの変化を検出したとき、所定のパルス信号を
出力するアドレス変化検出手段と、該アドレス変化検出
手段の出力信号を受けて等化信号を発生する等化信号生
成手段と、書き込みを制御するライト制御信号と該等化
信号生成手段の等化信号とに基づいてライトゲート制御
信号及びデータ駆動制御信号を生成する制御信号生成手
段と、該制御信号生成手段からデータ駆動制御信号を入
力し、該データ駆動制御信号によりイネーブルされてデ
ータを出力するライトデータ駆動手段と、前記制御信号
生成手段からライトゲート制御信号を入力し、該ライト
ゲート制御信号によりイネーブルされて該ライトデータ
駆動手段の出力データをデータラインに伝送するライト
ゲートと、を備えて構成され、前記制御信号生成手段
は、メモリセルアレイへのデータ書き込み動作時、書き
込みを許可するライト制御信号が出力された後、等化信
号がイネーブル状態になったときにライトゲート制御信
号の出力をイネーブルし、等化信号がディスエーブル状
態になったときにデータ駆動制御信号の出力をイネーブ
ルして、書き込みを禁止するライト制御信号が出力され
た後、等化信号がイネーブル状態になったときにデータ
駆動制御信号の出力をディスエーブルし、等化信号がデ
ィスエーブル状態になったときにライトゲート制御信号
の出力をディスエーブルするように構成されている。
【００２２】かかる構成によれば、アドレスの変化が検
出されたとき、所定のパルス信号がアドレス変化検出手
段から出力される。このパルス信号に基づいて等化信号
生成手段により等化信号が生成され、ライト制御信号と
等化信号とに基づいてライトゲート制御信号及びデータ
駆動制御信号が制御信号生成手段により生成される。デ
ータ駆動制御信号は、ライトデータ駆動手段に入力さ
れ、データ駆動制御信号によりイネーブルされてデータ
が出力される。また、ライトゲート制御信号は、ライト
ゲートに入力され、ライトゲート制御信号に基づいてデ
ータをデータラインに伝送がイネーブルされ、データが
伝送される。ここで、メモリセルアレイへのデータ書き
込み動作時には、ライト制御信号により書き込みが許可
され、等化信号が出力されたときから、書き込みが禁止
され、等化信号が出力されたときまでの間に、ライトゲ
ート制御信号及びデータ駆動制御信号が出力され、デー
タの出力とデータの伝送とがイネーブルされ、データが
出力される。
出されたとき、所定のパルス信号がアドレス変化検出手
段から出力される。このパルス信号に基づいて等化信号
生成手段により等化信号が生成され、ライト制御信号と
等化信号とに基づいてライトゲート制御信号及びデータ
駆動制御信号が制御信号生成手段により生成される。デ
ータ駆動制御信号は、ライトデータ駆動手段に入力さ
れ、データ駆動制御信号によりイネーブルされてデータ
が出力される。また、ライトゲート制御信号は、ライト
ゲートに入力され、ライトゲート制御信号に基づいてデ
ータをデータラインに伝送がイネーブルされ、データが
伝送される。ここで、メモリセルアレイへのデータ書き
込み動作時には、ライト制御信号により書き込みが許可
され、等化信号が出力されたときから、書き込みが禁止
され、等化信号が出力されたときまでの間に、ライトゲ
ート制御信号及びデータ駆動制御信号が出力され、デー
タの出力とデータの伝送とがイネーブルされ、データが
出力される。
【００２３】
【００２４】請求項２の発明にかかる半導体メモリ装置
では、前記制御信号生成手段は、メモリセルアレイから
のデータ読み込み動作時、データの出力をディスエーブ
ルするデータ駆動制御信号を出力し、ライトゲートをイ
ネーブルするライトゲート制御信号を等化信号の位相に
一致させて出力するように構成され、前記ライトデータ
駆動手段は、制御信号生成手段から、データの出力をデ
ィスエーブルするデータ駆動制御信号が出力されている
間、ハイ状態に維持されたデータを出力するように構成
されている。
では、前記制御信号生成手段は、メモリセルアレイから
のデータ読み込み動作時、データの出力をディスエーブ
ルするデータ駆動制御信号を出力し、ライトゲートをイ
ネーブルするライトゲート制御信号を等化信号の位相に
一致させて出力するように構成され、前記ライトデータ
駆動手段は、制御信号生成手段から、データの出力をデ
ィスエーブルするデータ駆動制御信号が出力されている
間、ハイ状態に維持されたデータを出力するように構成
されている。
【００２５】かかる構成によれば、メモリセルアレイか
らのデータ読み込み動作中にデータの出力をディセーブ
ルするデータ駆動制御信号がライトデータ駆動手段に出
力され、ライトデータ駆動手段によりデータの出力がデ
ィセーブルされて出力データが全てハイ状態になる。こ
のハイ状態の信号によりデータの入出力が行われるデー
タライン及びビットラインのプリチャージが行われる。
らのデータ読み込み動作中にデータの出力をディセーブ
ルするデータ駆動制御信号がライトデータ駆動手段に出
力され、ライトデータ駆動手段によりデータの出力がデ
ィセーブルされて出力データが全てハイ状態になる。こ
のハイ状態の信号によりデータの入出力が行われるデー
タライン及びビットラインのプリチャージが行われる。
【００２６】請求項３の発明にかかる半導体メモリ装置
では、前記制御信号生成手段は、ライト制御信号を反転
するインバータと、該インバータの出力信号と等化信号
生成手段の等化信号とを論理和演算する第１ＯＲゲート
と、前記ライト制御信号と前記等化信号生成手段の等化
信号とを論理和演算する第２ＯＲゲートと、アドレスの
組合わせによりメモリセルのブロックを選択するブロッ
ク選択信号と第１、第２ＯＲゲートの出力信号とを論理
積演算して、夫々、ライトゲート制御信号及びデータ駆
動制御信号を出力する第１、第２ＡＮＤゲートと、を備
えている。
では、前記制御信号生成手段は、ライト制御信号を反転
するインバータと、該インバータの出力信号と等化信号
生成手段の等化信号とを論理和演算する第１ＯＲゲート
と、前記ライト制御信号と前記等化信号生成手段の等化
信号とを論理和演算する第２ＯＲゲートと、アドレスの
組合わせによりメモリセルのブロックを選択するブロッ
ク選択信号と第１、第２ＯＲゲートの出力信号とを論理
積演算して、夫々、ライトゲート制御信号及びデータ駆
動制御信号を出力する第１、第２ＡＮＤゲートと、を備
えている。
【００２７】かかる構成によれば、ブロック選択信号が
ハイのとき、第１ＡＮＤゲート、第２ＡＮＤゲートか
ら、夫々、ライトゲート制御信号、データ駆動制御信号
が出力される。請求項４の発明にかかる半導体メモリ装
置では、前記ライトデータ駆動手段は、制御信号生成手
段のデータ駆動制御信号とデータ入力バッファ手段の出
力データとを否定論理和する第１ＮＯＲゲートと、該第
１ＮＯＲゲートの出力信号を反転して第１データを出力
する第１インバータと、前記出力データを反転する第２
インバータと、該第２インバータの出力信号と前記デー
タ駆動制御信号とを否定論理和する第２ＮＯＲゲート
と、該第２ＮＯＲゲートの出力信号を反転して第２デー
タを出力する第３インバータと、を備えている。
ハイのとき、第１ＡＮＤゲート、第２ＡＮＤゲートか
ら、夫々、ライトゲート制御信号、データ駆動制御信号
が出力される。請求項４の発明にかかる半導体メモリ装
置では、前記ライトデータ駆動手段は、制御信号生成手
段のデータ駆動制御信号とデータ入力バッファ手段の出
力データとを否定論理和する第１ＮＯＲゲートと、該第
１ＮＯＲゲートの出力信号を反転して第１データを出力
する第１インバータと、前記出力データを反転する第２
インバータと、該第２インバータの出力信号と前記デー
タ駆動制御信号とを否定論理和する第２ＮＯＲゲート
と、該第２ＮＯＲゲートの出力信号を反転して第２デー
タを出力する第３インバータと、を備えている。
【００２８】かかる構成によれば、データの出力をディ
スエーブルするデータ駆動制御信号が制御信号生成手段
から出力されている間、該データが全てハイ状態にな
る。
スエーブルするデータ駆動制御信号が制御信号生成手段
から出力されている間、該データが全てハイ状態にな
る。
【００２９】
【発明の実施の形態】以下、本発明の実施の形態を図１
〜図５に基づいて説明する。本発明に係る半導体メモリ
装置においては、図１に示すように、複数のメモリセル
がビットラインＢＬ、バーＢＬ間に複数のメモリセル２
０８’をマトリックス形態に整列させてデータを記憶す
るメモリセルアレイ２０８と、チップイネーブル信号バ
ーＣＥがアクティブされてＸ−アドレスＸａｄｄｒ１〜
ＸａｄｄｒＮを入力するＸ−アドレス入力バッファ２０
１−１〜２０１−Ｎと、Ｘ−アドレスバッファ２０１−
１〜２０１−Ｎの出力信号を組合せてメモリセルアレイ
２０８のワードラインＷＬ１〜ＷＬｎ中の該当ワードラ
インをイネーブルするＸ−ディコ−ダー２０３と、チッ
プイネーブル信号バーＣＥがアクティブされてＹ−アド
レスＹａｄｄｒを入力するＹ−アドレス入力バッファ２
０４と、該Ｙ−アドレス入力バッファ２０４の出力を受
けてデータラインＤＬ、バーＤＬとメモリセルアレイ２
０８のビットラインＢＬ、バーＢＬ間のデータ入出力を
行うカラムゲート２０７をイネーブル状態にするＹ−デ
ィコーダ２０６と、Ｘ−アドレス入力バッファ２０１−
１〜２０１−Ｎの出力信号を点検してアドレスの遷移を
検出するＸ−アドレス遷移検出部２０２−１〜２０２−
Ｎと、Ｙ−アドレス入力バッファ２０４の出力信号を点
検してＹ−アドレス遷移を検出するＹ−アドレス遷移検
出部２０５と、Ｘ−アドレス遷移検出部２０２−１〜２
０２−Ｎ及びＹ−アドレス遷移検出部２０５の各出力を
加算して所定パルスを出力するアドレス変化検出手段と
しての検出信号加算部２１２と、該検出信号加算部２１
２の出力を受けて等化信号ＥＱＢＬ、ＥＱＤＬ、ＥＱＷ
Ｄを発生する等化信号生成手段としての等化信号生成部
２１３と、該等化信号生成部２１３の等化信号ＥＱＤＬ
とブロック選択信号ＢＳとを論理演算してデータライン
ＤＬ、バーＤＬを等化させるデータライン等化部２１０
と、チップイネーブル信号バーＣＥがアクティブされて
ライト信号バーＷＥを入力する制御信号入力バッファ２
１４と、ビットライン選択信号ＢＳ、制御信号入力バッ
ファ２１４の出力バーＷＥ’、及び等化信号生成部２１
３の出力信号ＥＱＷＤを論理演算してライトゲート制御
信号ＣＷとデータ駆動制御信号バーＣＩとを出力する制
御信号生成手段としてのライトゲート制御部２１５と、
チップイネーブル信号バーＣＥがアクティブされてデー
タＤＩＮを入力するデータ入力バッファ２１７と、ライ
トゲート制御部２１５のデータ駆動制御信号バーＣＩに
より該データ入力バッファ２１７の出力データＤＩＮ’
を伝送するライトデータ駆動手段としてのライトデータ
駆動部２１８と、ライトゲート制御部２１５のライトゲ
ート制御信号ＣＷがハイになったとき、イネーブルされ
てライトデータ駆動部２１８の出力データＤＩＮ１、バ
ーＤＩＮ１を、夫々、データラインＤＬ、バーＤＬに伝
送するライトゲート２１６と、リード動作時にデータラ
インＤＬ、バーＤＬのデータを感知して出力端ＤＯＵＴ
に伝送するセンスアンプ２１１と、を備えて構成されて
いる。
〜図５に基づいて説明する。本発明に係る半導体メモリ
装置においては、図１に示すように、複数のメモリセル
がビットラインＢＬ、バーＢＬ間に複数のメモリセル２
０８’をマトリックス形態に整列させてデータを記憶す
るメモリセルアレイ２０８と、チップイネーブル信号バ
ーＣＥがアクティブされてＸ−アドレスＸａｄｄｒ１〜
ＸａｄｄｒＮを入力するＸ−アドレス入力バッファ２０
１−１〜２０１−Ｎと、Ｘ−アドレスバッファ２０１−
１〜２０１−Ｎの出力信号を組合せてメモリセルアレイ
２０８のワードラインＷＬ１〜ＷＬｎ中の該当ワードラ
インをイネーブルするＸ−ディコ−ダー２０３と、チッ
プイネーブル信号バーＣＥがアクティブされてＹ−アド
レスＹａｄｄｒを入力するＹ−アドレス入力バッファ２
０４と、該Ｙ−アドレス入力バッファ２０４の出力を受
けてデータラインＤＬ、バーＤＬとメモリセルアレイ２
０８のビットラインＢＬ、バーＢＬ間のデータ入出力を
行うカラムゲート２０７をイネーブル状態にするＹ−デ
ィコーダ２０６と、Ｘ−アドレス入力バッファ２０１−
１〜２０１−Ｎの出力信号を点検してアドレスの遷移を
検出するＸ−アドレス遷移検出部２０２−１〜２０２−
Ｎと、Ｙ−アドレス入力バッファ２０４の出力信号を点
検してＹ−アドレス遷移を検出するＹ−アドレス遷移検
出部２０５と、Ｘ−アドレス遷移検出部２０２−１〜２
０２−Ｎ及びＹ−アドレス遷移検出部２０５の各出力を
加算して所定パルスを出力するアドレス変化検出手段と
しての検出信号加算部２１２と、該検出信号加算部２１
２の出力を受けて等化信号ＥＱＢＬ、ＥＱＤＬ、ＥＱＷ
Ｄを発生する等化信号生成手段としての等化信号生成部
２１３と、該等化信号生成部２１３の等化信号ＥＱＤＬ
とブロック選択信号ＢＳとを論理演算してデータライン
ＤＬ、バーＤＬを等化させるデータライン等化部２１０
と、チップイネーブル信号バーＣＥがアクティブされて
ライト信号バーＷＥを入力する制御信号入力バッファ２
１４と、ビットライン選択信号ＢＳ、制御信号入力バッ
ファ２１４の出力バーＷＥ’、及び等化信号生成部２１
３の出力信号ＥＱＷＤを論理演算してライトゲート制御
信号ＣＷとデータ駆動制御信号バーＣＩとを出力する制
御信号生成手段としてのライトゲート制御部２１５と、
チップイネーブル信号バーＣＥがアクティブされてデー
タＤＩＮを入力するデータ入力バッファ２１７と、ライ
トゲート制御部２１５のデータ駆動制御信号バーＣＩに
より該データ入力バッファ２１７の出力データＤＩＮ’
を伝送するライトデータ駆動手段としてのライトデータ
駆動部２１８と、ライトゲート制御部２１５のライトゲ
ート制御信号ＣＷがハイになったとき、イネーブルされ
てライトデータ駆動部２１８の出力データＤＩＮ１、バ
ーＤＩＮ１を、夫々、データラインＤＬ、バーＤＬに伝
送するライトゲート２１６と、リード動作時にデータラ
インＤＬ、バーＤＬのデータを感知して出力端ＤＯＵＴ
に伝送するセンスアンプ２１１と、を備えて構成されて
いる。
【００３０】尚、前記Ｘ−アドレス入力バッファ２０１
−１〜２０１−Ｎ、Ｙ−アドレス入力バッファ２０４、
カラムゲート２０７、メモリセルアレイ２０８、ビット
ライン等化部２０９は、夫々、従来のものと構成は同じ
なので、その説明を省略する。前記データ入力バッファ
２１７においては、チップイネーブル信号バーＣＥと入
力データＤＩＮとを否定論理和するＮＯＲゲート１３
と、該ＮＯＲゲート１３の出力信号を反転してデータＤ
ＩＮ’をライトデータ駆動部２１８に出力するインバー
タ２３と、を備えている。
−１〜２０１−Ｎ、Ｙ−アドレス入力バッファ２０４、
カラムゲート２０７、メモリセルアレイ２０８、ビット
ライン等化部２０９は、夫々、従来のものと構成は同じ
なので、その説明を省略する。前記データ入力バッファ
２１７においては、チップイネーブル信号バーＣＥと入
力データＤＩＮとを否定論理和するＮＯＲゲート１３
と、該ＮＯＲゲート１３の出力信号を反転してデータＤ
ＩＮ’をライトデータ駆動部２１８に出力するインバー
タ２３と、を備えている。
【００３１】前記データライン等化部２１０において
は、ブロック選択信号ＢＳと等化信号生成部２１３の出
力信号ＥＱＤＬとを否定論理積するＮＡＮＤゲート３２
と、該ＮＡＮＤゲート３２の出力信号によりデータライ
ンＤＬ、バーＤＬを等化させるＰＭＯＳトランジスタＱ
５〜Ｑ７と、を備えている。前記ライトゲート制御部２
１５においては、図２に示すように、制御信号入力バッ
ファ２１４の出力信号バーＷＥ’と等化信号生成部２１
３の出力信号ＥＱＷＤとを論理和演算するＯＲゲート９
３と、制御信号入力バッファ２１４の出力信号バーＷ
Ｅ’を反転するインバータ９１と、該インバータ９１の
出力信号ＷＥ’と等化信号生成部２１３の出力信号ＥＱ
ＷＤとを論理和演算するＯＲゲート９２と、該ＯＲゲー
ト９２の出力信号とブロック選択信号ＢＳとを論理積演
算してライトゲート制御信号ＣＷを出力するＡＮＤゲー
ト９４と、ブロック選択信号ＢＳとＯＲゲート９３の出
力信号とを論理積演算してデータ駆動制御信号バーＣＩ
を出力するＡＮＤゲート９５と、を備えている。
は、ブロック選択信号ＢＳと等化信号生成部２１３の出
力信号ＥＱＤＬとを否定論理積するＮＡＮＤゲート３２
と、該ＮＡＮＤゲート３２の出力信号によりデータライ
ンＤＬ、バーＤＬを等化させるＰＭＯＳトランジスタＱ
５〜Ｑ７と、を備えている。前記ライトゲート制御部２
１５においては、図２に示すように、制御信号入力バッ
ファ２１４の出力信号バーＷＥ’と等化信号生成部２１
３の出力信号ＥＱＷＤとを論理和演算するＯＲゲート９
３と、制御信号入力バッファ２１４の出力信号バーＷ
Ｅ’を反転するインバータ９１と、該インバータ９１の
出力信号ＷＥ’と等化信号生成部２１３の出力信号ＥＱ
ＷＤとを論理和演算するＯＲゲート９２と、該ＯＲゲー
ト９２の出力信号とブロック選択信号ＢＳとを論理積演
算してライトゲート制御信号ＣＷを出力するＡＮＤゲー
ト９４と、ブロック選択信号ＢＳとＯＲゲート９３の出
力信号とを論理積演算してデータ駆動制御信号バーＣＩ
を出力するＡＮＤゲート９５と、を備えている。
【００３２】前記ライトデータ駆動部２１８において
は、図３に示すように、ライトゲート制御部２１５のデ
ータ駆動制御信号バーＣＩとデータ入力バッファ２１７
の出力データＤＩＮ’とを否定論理和演算するＮＯＲゲ
ート８２と、該ＮＯＲゲート８２の出力信号を反転して
データＤＩＮ１をライトゲート２１６に出力するインバ
ータ８４と、データ入力バッファ２１７の出力データＤ
ＩＮ’を反転するインバータ８１と、該インバータ８１
の出力データとライトゲート制御部２１５のデータ駆動
制御信号バーＣＩとを否定論理和演算するＮＯＲゲート
８３と、該ＮＯＲゲート８３の出力信号を反転してデー
タバーＤＩＮ１をライトゲート２１６に出力するインバ
ータ８５と、を備えている。
は、図３に示すように、ライトゲート制御部２１５のデ
ータ駆動制御信号バーＣＩとデータ入力バッファ２１７
の出力データＤＩＮ’とを否定論理和演算するＮＯＲゲ
ート８２と、該ＮＯＲゲート８２の出力信号を反転して
データＤＩＮ１をライトゲート２１６に出力するインバ
ータ８４と、データ入力バッファ２１７の出力データＤ
ＩＮ’を反転するインバータ８１と、該インバータ８１
の出力データとライトゲート制御部２１５のデータ駆動
制御信号バーＣＩとを否定論理和演算するＮＯＲゲート
８３と、該ＮＯＲゲート８３の出力信号を反転してデー
タバーＤＩＮ１をライトゲート２１６に出力するインバ
ータ８５と、を備えている。
【００３３】次に動作を説明する。先ず、ライト動作を
行うに際して、チップイネーブル信号バーＣＥがハイか
らローになり、イネーブルされてＸ−アドレス入力バッ
ファ２０１−１〜２０１−Ｎ及びＹ−アドレス入力バッ
ファ２０４の各ＮＯＲゲート１１は該当アドレスを入力
する。
行うに際して、チップイネーブル信号バーＣＥがハイか
らローになり、イネーブルされてＸ−アドレス入力バッ
ファ２０１−１〜２０１−Ｎ及びＹ−アドレス入力バッ
ファ２０４の各ＮＯＲゲート１１は該当アドレスを入力
する。
【００３４】該入力されたアドレスはインバータ２１を
通ってＸ−ディコーダ２０３及びＹ−ディコーダ２０６
に夫々出力される。このとき、図４（Ａ）に示すように
アドレスの組合せによりブロック選択信号ＢＳがハイに
なり、イネーブルされる。ライト信号バーＷＥがハイに
なり、ディスエーブルされた状態であるときは、制御信
号入力バッファ２１４のＮＯＲゲート１２の出力信号Ｗ
Ｅ’がローになって、インバータ２２の出力信号バーＷ
Ｅ’はハイとなる。
通ってＸ−ディコーダ２０３及びＹ−ディコーダ２０６
に夫々出力される。このとき、図４（Ａ）に示すように
アドレスの組合せによりブロック選択信号ＢＳがハイに
なり、イネーブルされる。ライト信号バーＷＥがハイに
なり、ディスエーブルされた状態であるときは、制御信
号入力バッファ２１４のＮＯＲゲート１２の出力信号Ｗ
Ｅ’がローになって、インバータ２２の出力信号バーＷ
Ｅ’はハイとなる。
【００３５】次いで、ライトゲート制御部２１５のＯＲ
ゲート９２の出力信号はローとなってＡＮＤゲート９４
からローのライトゲート制御信号ＣＷが出力され、ＯＲ
ゲート９３の出力信号はハイとなってＡＮＤゲート９５
はデータ駆動制御信号バーＣＩをハイにする。その後、
ライト信号バーＷＥがローになり、イネーブルされた時
点でデータＤＩＮが入力され、データ入力バッファ２１
７のＮＯＲゲート１３の出力はローとなり、図４（Ｈ）
に示すようにインバータ２３の出力信号ＤＩＮ’がハイ
となる。
ゲート９２の出力信号はローとなってＡＮＤゲート９４
からローのライトゲート制御信号ＣＷが出力され、ＯＲ
ゲート９３の出力信号はハイとなってＡＮＤゲート９５
はデータ駆動制御信号バーＣＩをハイにする。その後、
ライト信号バーＷＥがローになり、イネーブルされた時
点でデータＤＩＮが入力され、データ入力バッファ２１
７のＮＯＲゲート１３の出力はローとなり、図４（Ｈ）
に示すようにインバータ２３の出力信号ＤＩＮ’がハイ
となる。
【００３６】このとき、ライトゲート制御部２１５のデ
ータ駆動制御信号バーＣＩがハイ状態であるため、ライ
トデータ駆動部２１８の出力信号ＤＩＮ１、バーＤＩＮ
１は、全てハイとなる。また、Ｘ−アドレス遷移検出部
２０２−１〜２０２−Ｎ、Ｙ−アドレス遷移検出部２０
５は、夫々、Ｘ−アドレス入力バッファ２０１−１〜２
０１−Ｎのインバータ２１、Ｘ−アドレス入力バッファ
２０４のインバータ２１の入出力信号を点検して遷移検
出信号を遷移検出信号加算部２１２に出力する。
ータ駆動制御信号バーＣＩがハイ状態であるため、ライ
トデータ駆動部２１８の出力信号ＤＩＮ１、バーＤＩＮ
１は、全てハイとなる。また、Ｘ−アドレス遷移検出部
２０２−１〜２０２−Ｎ、Ｙ−アドレス遷移検出部２０
５は、夫々、Ｘ−アドレス入力バッファ２０１−１〜２
０１−Ｎのインバータ２１、Ｘ−アドレス入力バッファ
２０４のインバータ２１の入出力信号を点検して遷移検
出信号を遷移検出信号加算部２１２に出力する。
【００３７】該遷移検出信号加算部２１２は遷移検出信
号を加算して等化信号生成部２１３に出力し、該等化信
号生成部２１３は遷移検出信号加算部２１２の出力信号
を受けて等化信号ＥＱＢＬ、ＥＱＤＬ、ＥＱＷＤを夫々
生成する。ここで、図４（Ｃ）に示すように、等化信号
ＥＱＷＤがハイとなったときにイネーブル状態となる。
尚、他の等化信号ＥＱＢＬ、ＥＱＤＬについても同様で
あるが、等化信号ＥＱＷＤとは、パルスの幅だけが相互
に異なっている。
号を加算して等化信号生成部２１３に出力し、該等化信
号生成部２１３は遷移検出信号加算部２１２の出力信号
を受けて等化信号ＥＱＢＬ、ＥＱＤＬ、ＥＱＷＤを夫々
生成する。ここで、図４（Ｃ）に示すように、等化信号
ＥＱＷＤがハイとなったときにイネーブル状態となる。
尚、他の等化信号ＥＱＢＬ、ＥＱＤＬについても同様で
あるが、等化信号ＥＱＷＤとは、パルスの幅だけが相互
に異なっている。
【００３８】このとき、等化信号生成部２１３の出力信
号ＥＱＢＬ、ＥＱＤＬがハイになり、イネーブル状態に
なると、ビットライン等化部２０９のＮＡＮＤゲート３
１の出力信号はローとなり、ＰＭＯＳトランジスタＱ１
３〜Ｑ１５はターンオンしてビットラインＢＬ、バーＢ
Ｌを等化させる。又、データライン等化部２１０のＮＡ
ＮＤゲート３２の出力信号もローとなって、ＰＭＯＳト
ランジスタＱ５がターンオンしてデータラインＤＬ、バ
ーＤＬが等化する。
号ＥＱＢＬ、ＥＱＤＬがハイになり、イネーブル状態に
なると、ビットライン等化部２０９のＮＡＮＤゲート３
１の出力信号はローとなり、ＰＭＯＳトランジスタＱ１
３〜Ｑ１５はターンオンしてビットラインＢＬ、バーＢ
Ｌを等化させる。又、データライン等化部２１０のＮＡ
ＮＤゲート３２の出力信号もローとなって、ＰＭＯＳト
ランジスタＱ５がターンオンしてデータラインＤＬ、バ
ーＤＬが等化する。
【００３９】そして、等化信号生成部２１３のハイ状態
の出力信号ＥＱＷＤを受けたライトゲート制御部２１５
のＯＲゲート９２はハイ信号をＡＮＤゲート９４に出力
し、該ＡＮＤゲート９４はハイ状態のライトゲート制御
信号ＣＷを出力する。又、ＯＲゲート９３もハイ状態の
信号をＡＮＤゲート９５に出力し、該ＡＮＤゲート９５
はハイ状態のデータ駆動制御信号バーＣＩを出力し、そ
の状態を維持する。
の出力信号ＥＱＷＤを受けたライトゲート制御部２１５
のＯＲゲート９２はハイ信号をＡＮＤゲート９４に出力
し、該ＡＮＤゲート９４はハイ状態のライトゲート制御
信号ＣＷを出力する。又、ＯＲゲート９３もハイ状態の
信号をＡＮＤゲート９５に出力し、該ＡＮＤゲート９５
はハイ状態のデータ駆動制御信号バーＣＩを出力し、そ
の状態を維持する。
【００４０】よって、ライトゲート２１６の伝送スイッ
チ４３、４４がオンし、ライトデータ駆動部２１８のハ
イの出力信号ＤＩＮ１、バーＤＩＮ１は、夫々、データ
ラインＤＬ、バーＤＬに出力される。このとき、データ
ラインＤＬ、バーＤＬは、初期でデータライン等化部２
１０により等化されるが、以後、ライトゲート２１６を
通って伝送されるライトデータ駆動部２１８のハイ信号
ＤＩＮ１、バーＤＩＮ１により等化される。
チ４３、４４がオンし、ライトデータ駆動部２１８のハ
イの出力信号ＤＩＮ１、バーＤＩＮ１は、夫々、データ
ラインＤＬ、バーＤＬに出力される。このとき、データ
ラインＤＬ、バーＤＬは、初期でデータライン等化部２
１０により等化されるが、以後、ライトゲート２１６を
通って伝送されるライトデータ駆動部２１８のハイ信号
ＤＩＮ１、バーＤＩＮ１により等化される。
【００４１】その後、制御信号入力バッファ２１４で
は、ロー状態のライト信号バーＷＥとロー状態のチップ
イネーブル信号バーＣＥとがＮＯＲゲート１２及びイン
バータ２２を順次通って論理演算され、図４（Ｅ）に示
すようにライト制御信号バーＷＥ’がローになったと
き、ライトゲート制御部２１５のインバータ９１の出力
ＷＥ’がハイとなって、ＯＲゲート９２はハイ状態の信
号をＡＮＤゲート９４に出力し、該ＡＮＤゲート９４は
ハイ状態のライトゲート制御信号ＣＷを出力して、その
状態を維持し、ＯＲゲート９３の出力もハイ状態を維持
して、ＡＮＤゲート９５から出力されたデータ駆動制御
信号バーＣＩもハイ状態を維持する。
は、ロー状態のライト信号バーＷＥとロー状態のチップ
イネーブル信号バーＣＥとがＮＯＲゲート１２及びイン
バータ２２を順次通って論理演算され、図４（Ｅ）に示
すようにライト制御信号バーＷＥ’がローになったと
き、ライトゲート制御部２１５のインバータ９１の出力
ＷＥ’がハイとなって、ＯＲゲート９２はハイ状態の信
号をＡＮＤゲート９４に出力し、該ＡＮＤゲート９４は
ハイ状態のライトゲート制御信号ＣＷを出力して、その
状態を維持し、ＯＲゲート９３の出力もハイ状態を維持
して、ＡＮＤゲート９５から出力されたデータ駆動制御
信号バーＣＩもハイ状態を維持する。
【００４２】以後、等化信号生成部２１３の出力信号Ｅ
ＱＷＤがローになったとき、ライトゲート制御部２１５
のＯＲゲート９３の出力信号がローとなって、ＡＮＤゲ
ート９５から出力されたデータ駆動信号バーＣＩは図４
（Ｇ）に示すようにローとなり、インバータ９１の出力
信号がハイ状態であるから、ＯＲゲート９２の出力信号
がハイ状態を維持し、ＡＮＤゲート９４はライトゲート
制御信号ＣＷを図４（Ｆ）に示すように継続してハイ状
態に維持する。
ＱＷＤがローになったとき、ライトゲート制御部２１５
のＯＲゲート９３の出力信号がローとなって、ＡＮＤゲ
ート９５から出力されたデータ駆動信号バーＣＩは図４
（Ｇ）に示すようにローとなり、インバータ９１の出力
信号がハイ状態であるから、ＯＲゲート９２の出力信号
がハイ状態を維持し、ＡＮＤゲート９４はライトゲート
制御信号ＣＷを図４（Ｆ）に示すように継続してハイ状
態に維持する。
【００４３】ライトデータ駆動部２１８では、ハイの入
力信号ＤＩＮ’によりＮＯＲゲート８２の出力信号がロ
ーとなってインバータ８４を通ってハイのデータＤＩＮ
１が出力され、インバータ８１の出力信号がローである
から、ＮＯＲゲート８３の両入力端にロー信号が印加さ
れ、ＮＯＲゲート８３の出力信号はハイとなり、インバ
ータ８５を通ってローのデータＤＩＮ１が出力される。
力信号ＤＩＮ’によりＮＯＲゲート８２の出力信号がロ
ーとなってインバータ８４を通ってハイのデータＤＩＮ
１が出力され、インバータ８１の出力信号がローである
から、ＮＯＲゲート８３の両入力端にロー信号が印加さ
れ、ＮＯＲゲート８３の出力信号はハイとなり、インバ
ータ８５を通ってローのデータＤＩＮ１が出力される。
【００４４】次いで、ライトデータ駆動部２１８の出力
データＤＩＮ１、バーＤＩＮ１は、夫々、ライトゲート
２１６を通って伝送されてデータラインＤＬ、バーＤＬ
に出力される。このとき、Ｘ−ディコーダ２０３はＸ−
アドレス入力バッファ２０１−１〜２０１−Ｎの出力信
号を組合せてメモリセルアレイ２０８のワードラインＷ
Ｌ１〜ＷＬｎ中の該当ワードラインをイネーブルし、Ｙ
−ディコーダ２０６はＹ−アドレス入力バッファ２０４
の出力信号を受けてカラム選択信号ＣＳをイネーブル状
態にするから、カラムゲート２０７の伝送スイッチ４
１、４２はオンする。よって、データラインＤＬ、バー
ＤＬに出力されたデータがビットラインＢＬ、バーＢＬ
に伝送されてメモリセルアレイ２０８中のワードライン
により選択されたセルに記憶される。
データＤＩＮ１、バーＤＩＮ１は、夫々、ライトゲート
２１６を通って伝送されてデータラインＤＬ、バーＤＬ
に出力される。このとき、Ｘ−ディコーダ２０３はＸ−
アドレス入力バッファ２０１−１〜２０１−Ｎの出力信
号を組合せてメモリセルアレイ２０８のワードラインＷ
Ｌ１〜ＷＬｎ中の該当ワードラインをイネーブルし、Ｙ
−ディコーダ２０６はＹ−アドレス入力バッファ２０４
の出力信号を受けてカラム選択信号ＣＳをイネーブル状
態にするから、カラムゲート２０７の伝送スイッチ４
１、４２はオンする。よって、データラインＤＬ、バー
ＤＬに出力されたデータがビットラインＢＬ、バーＢＬ
に伝送されてメモリセルアレイ２０８中のワードライン
により選択されたセルに記憶される。
【００４５】その後、Ｘ−ディコーダ２０３が、選択さ
れたワードラインをディスエーブルし、Ｙ−ディコーダ
２０６がカラムゲート２０７の伝送スイッチ４１、４２
をオフする。以後、ライト信号バーＷＥがハイになって
ディスエーブルされ、所定時間が経過して等化信号生成
部２１３の出力信号ＥＱＷＤがハイになってイネーブル
状態になったとき、ライトゲート制御部２１５のＯＲゲ
ート９３の出力信号がハイとなって、ＡＮＤゲート９５
から出力されたデータ駆動制御信号バーＣＩがハイに遷
移し、ＯＲゲート９２の出力信号がハイ状態を維持す
る。そして、ＡＮＤゲート９４から出力されたライトゲ
ート制御信号ＣＷはハイ状態を継続する。
れたワードラインをディスエーブルし、Ｙ−ディコーダ
２０６がカラムゲート２０７の伝送スイッチ４１、４２
をオフする。以後、ライト信号バーＷＥがハイになって
ディスエーブルされ、所定時間が経過して等化信号生成
部２１３の出力信号ＥＱＷＤがハイになってイネーブル
状態になったとき、ライトゲート制御部２１５のＯＲゲ
ート９３の出力信号がハイとなって、ＡＮＤゲート９５
から出力されたデータ駆動制御信号バーＣＩがハイに遷
移し、ＯＲゲート９２の出力信号がハイ状態を維持す
る。そして、ＡＮＤゲート９４から出力されたライトゲ
ート制御信号ＣＷはハイ状態を継続する。
【００４６】このとき、ライトゲート制御部２１５のハ
イの出力信号バーＣＩを受けたライトデータ駆動部２１
８のＮＯＲゲート８２、８３の出力は夫々ロー状態を維
持し、インバータ８４、８５から出力されたデータＤＩ
Ｎ１、バーＤＩＮ１は、全てハイになる。よって、ライ
トデータ駆動部２１８の出力データＤＩＮ１、バーＤＩ
Ｎ１はライトゲート２１６を通ってデータラインＤＬ、
バーＤＬに伝送されて等化される。
イの出力信号バーＣＩを受けたライトデータ駆動部２１
８のＮＯＲゲート８２、８３の出力は夫々ロー状態を維
持し、インバータ８４、８５から出力されたデータＤＩ
Ｎ１、バーＤＩＮ１は、全てハイになる。よって、ライ
トデータ駆動部２１８の出力データＤＩＮ１、バーＤＩ
Ｎ１はライトゲート２１６を通ってデータラインＤＬ、
バーＤＬに伝送されて等化される。
【００４７】具体的に説明すると、制御信号入力バッフ
ァ２１４のＮＯＲゲート１２は、ハイに遷移したライト
信号バーＷＥとチップイネーブル信号バーＣＥとを論理
演算し、図４（Ｅ）に示すようにインバータ２２から出
力されたライト制御信号バーＷＥ’がハイになり、ディ
スエーブル状態となる。ディスエーブル状態になったと
き、ライトゲート制御部２１５のＯＲゲート９３の出力
がハイ状態に維持されているから、ＡＮＤゲート９５は
ハイ状態のデータ駆動制御信号バーＣＩを出力してその
状態を維持する。又、インバータ９１はロー状態を維持
するが、等化信号生成部２１３の出力信号ＥＱＷＤがハ
イであるから、ＯＲゲート９２の出力はハイとなってＡ
ＮＤゲート９４から出力されたライトゲート制御信号Ｃ
Ｗもハイ状態に維持される。
ァ２１４のＮＯＲゲート１２は、ハイに遷移したライト
信号バーＷＥとチップイネーブル信号バーＣＥとを論理
演算し、図４（Ｅ）に示すようにインバータ２２から出
力されたライト制御信号バーＷＥ’がハイになり、ディ
スエーブル状態となる。ディスエーブル状態になったと
き、ライトゲート制御部２１５のＯＲゲート９３の出力
がハイ状態に維持されているから、ＡＮＤゲート９５は
ハイ状態のデータ駆動制御信号バーＣＩを出力してその
状態を維持する。又、インバータ９１はロー状態を維持
するが、等化信号生成部２１３の出力信号ＥＱＷＤがハ
イであるから、ＯＲゲート９２の出力はハイとなってＡ
ＮＤゲート９４から出力されたライトゲート制御信号Ｃ
Ｗもハイ状態に維持される。
【００４８】その後、等化信号生成部２１３の出力信号
ＥＱＷＤがローになり、ディスエーブル状態になる。デ
ィスエーブル状態になったとき、ライトゲート制御部２
１５のＯＲゲート９２の出力信号はローとなってＡＮＤ
ゲート９４から出力されたライトゲート制御信号ＣＷ
は、図４（Ｆ）に示すようにローとなる。よって、ライ
トゲート２１６の伝送スイッチ４３、４４がオフし、デ
ータＤＩＮ１、バーＤＩＮ１の出力端とデータラインＤ
Ｌ、バーＤＬとの間の接続が遮断されて、ライト動作が
終了する。
ＥＱＷＤがローになり、ディスエーブル状態になる。デ
ィスエーブル状態になったとき、ライトゲート制御部２
１５のＯＲゲート９２の出力信号はローとなってＡＮＤ
ゲート９４から出力されたライトゲート制御信号ＣＷ
は、図４（Ｆ）に示すようにローとなる。よって、ライ
トゲート２１６の伝送スイッチ４３、４４がオフし、デ
ータＤＩＮ１、バーＤＩＮ１の出力端とデータラインＤ
Ｌ、バーＤＬとの間の接続が遮断されて、ライト動作が
終了する。
【００４９】即ち、ライトゲート制御部２１５では、ラ
イト動作が開始される時に等化信号生成部２１３の出力
信号ＥＱＷＤがハイになってライトゲート制御信号ＣＷ
の出力がイネーブルされ、出力信号ＥＱＷＤがローとな
ってライト動作が開始したときにデータ駆動制御信号バ
ーＣＩの出力がイネーブルされる。この出力信号ＥＱＷ
Ｄは、ライト動作が終了するときにハイとなってからロ
ーになり、出力信号ＥＱＷＤがローになったときに、ラ
イトゲート制御信号ＣＷ及びデータ駆動制御信号バーＣ
Ｉの出力がディスエーブルされる。
イト動作が開始される時に等化信号生成部２１３の出力
信号ＥＱＷＤがハイになってライトゲート制御信号ＣＷ
の出力がイネーブルされ、出力信号ＥＱＷＤがローとな
ってライト動作が開始したときにデータ駆動制御信号バ
ーＣＩの出力がイネーブルされる。この出力信号ＥＱＷ
Ｄは、ライト動作が終了するときにハイとなってからロ
ーになり、出力信号ＥＱＷＤがローになったときに、ラ
イトゲート制御信号ＣＷ及びデータ駆動制御信号バーＣ
Ｉの出力がディスエーブルされる。
【００５０】従って、図４（Ｆ）に示すような波形のラ
イトゲート制御信号ＣＷ、図４（Ｇ）に示すような波形
のデータ駆動制御信号バーＣＩが出力される。そして、
ライトゲート２１６の動作が制御され、ライトデータ駆
動部２１８の出力信号のレベルが決定される。以上、ラ
イト動作は、図４のタイミング図に示すように、５個の
期間に分けられて行われる。
イトゲート制御信号ＣＷ、図４（Ｇ）に示すような波形
のデータ駆動制御信号バーＣＩが出力される。そして、
ライトゲート２１６の動作が制御され、ライトデータ駆
動部２１８の出力信号のレベルが決定される。以上、ラ
イト動作は、図４のタイミング図に示すように、５個の
期間に分けられて行われる。
【００５１】一番目として、期間ｔ１、ｔ５は、ライト
ゲート制御信号ＣＷとデータ駆動制御信号バーＣＩとの
出力が全てディスエーブルされる期間であって、ライト
動作とは無関係な期間である。二番目として、期間ｔ
２、ｔ４は、ライトゲート制御信号ＣＷの出力はイネー
ブル、データ駆動制御信号バーＣＩの出力がディスエー
ブルされる期間であって、ライトゲート２１６の伝送ス
イッチ４３、４４がオンした状態で、ライトデータ駆動
部２１８がハイレベルの出力信号ＤＩＮ１、バーＤＩＮ
１によりデータラインＤＬ、バーＤＬをプリチャージン
グ及び等化させる動作を行う期間である。
ゲート制御信号ＣＷとデータ駆動制御信号バーＣＩとの
出力が全てディスエーブルされる期間であって、ライト
動作とは無関係な期間である。二番目として、期間ｔ
２、ｔ４は、ライトゲート制御信号ＣＷの出力はイネー
ブル、データ駆動制御信号バーＣＩの出力がディスエー
ブルされる期間であって、ライトゲート２１６の伝送ス
イッチ４３、４４がオンした状態で、ライトデータ駆動
部２１８がハイレベルの出力信号ＤＩＮ１、バーＤＩＮ
１によりデータラインＤＬ、バーＤＬをプリチャージン
グ及び等化させる動作を行う期間である。
【００５２】三番目として、期間ｔ３は、ライトゲート
制御信号ＣＷとデータ駆動制御信号バーＣＩの全てがイ
ネーブルされて、ライトデータ駆動部２１８がデータラ
インＤＬ、バーＤＬとビットラインＢＬ、バーＢＬを通
ってメモリセルアレイ２０８中の選択されたセルにデー
タをライトする動作を行う期間である。即ち、本発明で
は、ライト動作の前後にアドレス遷移検出信号の加算信
号と同様な期間で、データラインＤＬ、バーＤＬとビッ
トラインＢＬ、バーＢＬをプリチャージさせて等化させ
る動作を行うように構成されている。
制御信号ＣＷとデータ駆動制御信号バーＣＩの全てがイ
ネーブルされて、ライトデータ駆動部２１８がデータラ
インＤＬ、バーＤＬとビットラインＢＬ、バーＢＬを通
ってメモリセルアレイ２０８中の選択されたセルにデー
タをライトする動作を行う期間である。即ち、本発明で
は、ライト動作の前後にアドレス遷移検出信号の加算信
号と同様な期間で、データラインＤＬ、バーＤＬとビッ
トラインＢＬ、バーＢＬをプリチャージさせて等化させ
る動作を行うように構成されている。
【００５３】以後、リード動作を行うに際しては、アド
レスバッファ２０１−１〜２０１−Ｎ、アドレス遷移検
出部２０２−１〜２０２−Ｎ、Ｘ−ディコーダ２０３、
Ｙ−ディコーダ２０６、遷移検出信号加算部２１２、及
び等化信号生成部２１３は前述のライト動作と同じよう
な動作を行う。このとき、ブロック選択信号ＢＳはハイ
になり、チップイネーブル信号バーＣＥはローになって
イネーブルされた状態である。
レスバッファ２０１−１〜２０１−Ｎ、アドレス遷移検
出部２０２−１〜２０２−Ｎ、Ｘ−ディコーダ２０３、
Ｙ−ディコーダ２０６、遷移検出信号加算部２１２、及
び等化信号生成部２１３は前述のライト動作と同じよう
な動作を行う。このとき、ブロック選択信号ＢＳはハイ
になり、チップイネーブル信号バーＣＥはローになって
イネーブルされた状態である。
【００５４】このとき、図５（Ａ）に示すようにライト
信号バーＷＥはハイ状態を維持し、制御信号入力バッフ
ァ２１４のＮＯＲゲート１２の出力信号はローとなり、
インバータ２２を通ってハイのライト制御信号バーＷ
Ｅ’がライトゲート制御部２１５に出力される。次い
で、ライトゲート制御部２１５のＯＲゲート９３の出力
信号が継続してハイであるから、ＡＮＤゲート９５から
出力されたデータ駆動制御信号バーＣＩは図５（Ｄ）に
示すように継続してハイ状態を維持し、等化信号発生部
２１３の出力信号ＥＱＷＤが図５（Ｂ）に示すようにハ
イにイネーブルされたときにのみにＯＲゲート９２の出
力がハイとなって、ＡＮＤゲート９４から出力されたラ
イトゲート制御信号ＣＷは図５（Ｃ）に示すようにハイ
になり、イネーブルされる。
信号バーＷＥはハイ状態を維持し、制御信号入力バッフ
ァ２１４のＮＯＲゲート１２の出力信号はローとなり、
インバータ２２を通ってハイのライト制御信号バーＷ
Ｅ’がライトゲート制御部２１５に出力される。次い
で、ライトゲート制御部２１５のＯＲゲート９３の出力
信号が継続してハイであるから、ＡＮＤゲート９５から
出力されたデータ駆動制御信号バーＣＩは図５（Ｄ）に
示すように継続してハイ状態を維持し、等化信号発生部
２１３の出力信号ＥＱＷＤが図５（Ｂ）に示すようにハ
イにイネーブルされたときにのみにＯＲゲート９２の出
力がハイとなって、ＡＮＤゲート９４から出力されたラ
イトゲート制御信号ＣＷは図５（Ｃ）に示すようにハイ
になり、イネーブルされる。
【００５５】その後、ライトデータ駆動部２１８は、ラ
イトゲート制御部２１５のハイの出力信号バーＣＩを受
け、ＮＯＲゲート８２、８３の出力信号がローとなって
インバータ８４、８５を通って、図５（Ｅ）に示すよう
にデータＤＩＮ1 、バーＤＩＮ１はハイになる。そし
て、ライトゲート制御部２１５の出力信号ＣＷがハイに
なってイネーブルされると、ライトゲート２１６の伝送
スイッチ４３、４４はオンし、データ駆動部２１８のハ
イのデータＤＩＮ１，バーＤＩＮ１がデータラインＤ
Ｌ、バーＤＬに伝送されて等化される。
イトゲート制御部２１５のハイの出力信号バーＣＩを受
け、ＮＯＲゲート８２、８３の出力信号がローとなって
インバータ８４、８５を通って、図５（Ｅ）に示すよう
にデータＤＩＮ1 、バーＤＩＮ１はハイになる。そし
て、ライトゲート制御部２１５の出力信号ＣＷがハイに
なってイネーブルされると、ライトゲート２１６の伝送
スイッチ４３、４４はオンし、データ駆動部２１８のハ
イのデータＤＩＮ１，バーＤＩＮ１がデータラインＤ
Ｌ、バーＤＬに伝送されて等化される。
【００５６】以後、等化信号生成部２１３の出力信号Ｅ
ＱＷＤがローになってＡＮＤゲート９４から出力される
ライトゲート制御信号ＣＷがローになり、ディスエーブ
ルされる。その後、Ｘ−ディコーダ２０３によりメモリ
セルアレイ２０８のワードラインＷＬ１〜ＷＬｎ中の該
当ワードラインが選択されたとき、該当メモリセルのト
ランジスタＱ１、Ｑ２がターンオンして、セルＱ３，Ｑ
４に記憶されたデータがビットラインＢＬ、バーＢＬに
出力される。このとき、Ｙ−ディコーダ２０６によりカ
ラムゲート２０７の伝送スイッチ４１、４２がオンした
とき、ビットラインＢＬ、バーＢＬに出力されたデータ
がデータラインＤＬ、バーＤＬに伝送される。
ＱＷＤがローになってＡＮＤゲート９４から出力される
ライトゲート制御信号ＣＷがローになり、ディスエーブ
ルされる。その後、Ｘ−ディコーダ２０３によりメモリ
セルアレイ２０８のワードラインＷＬ１〜ＷＬｎ中の該
当ワードラインが選択されたとき、該当メモリセルのト
ランジスタＱ１、Ｑ２がターンオンして、セルＱ３，Ｑ
４に記憶されたデータがビットラインＢＬ、バーＢＬに
出力される。このとき、Ｙ−ディコーダ２０６によりカ
ラムゲート２０７の伝送スイッチ４１、４２がオンした
とき、ビットラインＢＬ、バーＢＬに出力されたデータ
がデータラインＤＬ、バーＤＬに伝送される。
【００５７】よって、センスアンプ２１１がデータライ
ンＤＬ、バーＤＬに出力されたデータを感知して外部出
力端ＤＯＵＴに出力し、リード動作が終了する。このと
き、等化信号ＥＱＷＤのレベル遷移に従ってライトゲー
ト制御信号ＣＷのレベルが決定され、データ駆動制御信
号バーＣＩはディスエーブルされた状態となる。
ンＤＬ、バーＤＬに出力されたデータを感知して外部出
力端ＤＯＵＴに出力し、リード動作が終了する。このと
き、等化信号ＥＱＷＤのレベル遷移に従ってライトゲー
ト制御信号ＣＷのレベルが決定され、データ駆動制御信
号バーＣＩはディスエーブルされた状態となる。
【００５８】即ち、ディスエーブル状態のデータ駆動制
御信号バーＣＩによりライトデータ駆動部２１８の出力
信号ＤＩＮ１、バーＤＩＮ１は、全てハイレベルとな
る。従って、ライトゲート制御信号ＣＷが等化信号ＥＱ
ＷＤと同じ位相でライトゲート２１６をイネーブルする
ため、リード動作中、ライトデータ駆動部２１８による
データラインＤＬ、バーＤＬ及びビットラインＢＬ、バ
ーＢＬのプリチャージング及び等化効果を得ることがで
きる。
御信号バーＣＩによりライトデータ駆動部２１８の出力
信号ＤＩＮ１、バーＤＩＮ１は、全てハイレベルとな
る。従って、ライトゲート制御信号ＣＷが等化信号ＥＱ
ＷＤと同じ位相でライトゲート２１６をイネーブルする
ため、リード動作中、ライトデータ駆動部２１８による
データラインＤＬ、バーＤＬ及びビットラインＢＬ、バ
ーＢＬのプリチャージング及び等化効果を得ることがで
きる。
【００５９】このような動作は図５に示す通りである。
かかる構成によれば、ライト制御信号をアドレス遷移検
出信号の全てに等化させ、さらに、ライト制御信号ＣＷ
を出力するときに、ライトゲート制御部２１５で生成し
たデータ駆動制御信号バーＣＩをライトデータ駆動部２
１８に出力し、制御信号間のタイミングの余裕を確保し
たため、高速動作が可能であるという効果がある。
かかる構成によれば、ライト制御信号をアドレス遷移検
出信号の全てに等化させ、さらに、ライト制御信号ＣＷ
を出力するときに、ライトゲート制御部２１５で生成し
たデータ駆動制御信号バーＣＩをライトデータ駆動部２
１８に出力し、制御信号間のタイミングの余裕を確保し
たため、高速動作が可能であるという効果がある。
【００６０】特に、ライト動作後、ライトデータ駆動部
２１８を用いてデータラインＤＬ、バーＤＬ及びビット
ラインＢＬ、バーＢＬのプリチャージを等化させること
により、ライト時間の余裕を確保することができる。ま
た、リード動作中にもライトデータ駆動部２１８を通っ
てデータラインＤＬ、バーＤＬ及びビットラインＢＬ、
バーＢＬをプリチャージし、等化させて、データライン
ＤＬ、バーＤＬとビットラインＢＬ、バーＢＬの等化回
路のローディングを減らして一層安定した動作を確保し
得るという効果がある。
２１８を用いてデータラインＤＬ、バーＤＬ及びビット
ラインＢＬ、バーＢＬのプリチャージを等化させること
により、ライト時間の余裕を確保することができる。ま
た、リード動作中にもライトデータ駆動部２１８を通っ
てデータラインＤＬ、バーＤＬ及びビットラインＢＬ、
バーＢＬをプリチャージし、等化させて、データライン
ＤＬ、バーＤＬとビットラインＢＬ、バーＢＬの等化回
路のローディングを減らして一層安定した動作を確保し
得るという効果がある。
【００６１】
【発明の効果】以上説明したように、請求項１の発明に
かかる半導体メモリ装置によれば、ライト制御信号をア
ドレス遷移検出信号の全てに等化させ、さらに、ライト
ゲート制御部２１５で生成したデータ駆動制御信号に基
づいてデータを出力し、制御信号間のタイミングの余裕
を確保しているため、高速動作が可能であるという効果
がある。尚、データ書き込み動作時は、ライトゲート制
御信号と共に、略同じタイミングでデータ駆動制御信号
を出力することができる。
かかる半導体メモリ装置によれば、ライト制御信号をア
ドレス遷移検出信号の全てに等化させ、さらに、ライト
ゲート制御部２１５で生成したデータ駆動制御信号に基
づいてデータを出力し、制御信号間のタイミングの余裕
を確保しているため、高速動作が可能であるという効果
がある。尚、データ書き込み動作時は、ライトゲート制
御信号と共に、略同じタイミングでデータ駆動制御信号
を出力することができる。
【００６２】請求項２の発明にかかる半導体メモリ装置
によれば、書き込み動作後，データライン及びビットラ
インの等化時にプリチャージし、ライト時間の余裕を確
保することができる。また、読み込み動作中にもライト
データ駆動手段を通ってデータライン及びビットライン
をプリチャージし、等化させて、データラインとビット
ラインの等化回路のローディングを減らして一層安定し
た動作を確保し得るという効果がある。
によれば、書き込み動作後，データライン及びビットラ
インの等化時にプリチャージし、ライト時間の余裕を確
保することができる。また、読み込み動作中にもライト
データ駆動手段を通ってデータライン及びビットライン
をプリチャージし、等化させて、データラインとビット
ラインの等化回路のローディングを減らして一層安定し
た動作を確保し得るという効果がある。
【００６３】請求項３の発明にかかる半導体メモリ装置
によれば、ライトゲート制御信号とデータ駆動制御信号
とを略同時に出力することができる。請求項４の発明に
かかる半導体メモリ装置によれば、データの出力をディ
スエーブルするデータ駆動制御信号が出力されている
間、該出力データが全てハイ状態に維持することができ
る。
によれば、ライトゲート制御信号とデータ駆動制御信号
とを略同時に出力することができる。請求項４の発明に
かかる半導体メモリ装置によれば、データの出力をディ
スエーブルするデータ駆動制御信号が出力されている
間、該出力データが全てハイ状態に維持することができ
る。
【図１】本発明に係る実施の形態の構成図。
【図２】図１のライトゲート制御部の構成図。
【図３】図１のライトデータ駆動部の構成図。
【図４】図１のライト動作のためのタイミング図。
【図５】図１の動作時の波形図。
【図６】従来の半導体メモリの構成図。
【図７】図６のタイミング図。
２０１−１〜２０１−Ｎ アドレス入力バッファ ２０２−１〜２０２−Ｎ アドレス遷移検出部 ２０３ Ｘ−ディコーダ ２０６ Ｙ−ディコーダ ２０７ カラムゲート ２０８ メモリセルアレイ ２０９ ビットライン等化部 ２１０ データライン等化部 ２１１ センスアンプ ２１２ 検出信号加算部 ２１３ 等化信号生成部 ２１４ 制御信号入力バッファ ２１５ ライトゲート制御部 ２１６ ライトゲート ２１７ データ入力バッファ ２１８ ライトデータ駆動部
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平８−50791（ＪＰ，Ａ) 特開 平１−251496（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 11/41 - 11/419
Claims (4)
- 【請求項１】アドレスの組合わせによりメモリセルアレ
イ中の所定のメモリセルを選択してライト及びリードを
行う半導体メモリ装置において、 前記アドレスの変化を検出したとき、所定のパルス信号
を出力するアドレス変化検出手段と、 該アドレス変化検出手段の出力信号を受けて等化信号
（ＥＱＷＤ）を発生する等化信号生成手段と、 書き込みを制御するライト制御信号（バーＷＥ')と該等
化信号生成手段の等化信号（ＥＱＷＤ）とに基づいてラ
イトゲート制御信号（ＣＷ）及びデータ駆動制御信号
（バーＣＩ）を生成する制御信号生成手段と、 該制御信号生成手段からデータ駆動制御信号（バーＣ
Ｉ）を入力し、該データ駆動制御信号（バーＣＩ）によ
りイネーブルされてデータ（ＤＩＮ１、バーＤＩＮ１）
を出力するライトデータ駆動手段と、 前記制御信号生成手段からライトゲート制御信号（Ｃ
Ｗ）を入力し、該ライトゲート制御信号（ＣＷ）により
イネーブルされて該ライトデータ駆動手段の出力データ
（ＤＩＮ１、バーＤＩＮ１）をデータライン（ＤＬ、バ
ーＤＬ）に伝送するライトゲートと、を備えて構成さ
れ、 前記制御信号生成手段は、メモリセルアレイへのデータ
書き込み動作時、書き込みを許可するライト制御信号
（バーＷＥ')が出力された後、等化信号（ＥＱＷＤ）が
イネーブル状態になったときにライトゲート制御信号
（ＣＷ）の出力をイネーブルし、等化信号（ＥＱＷＤ）
がディスエーブル状態になったときにデータ駆動制御信
号（バーＣＩ）の出力をイネーブルして、書き込みを禁
止するライト制御信号（バーＷＥ')が出力された後、等
化信号（ＥＱＷＤ）がイネーブル状態になったときにデ
ータ駆動制御信号（バーＣＩ）の出力をディスエーブル
し、等化信号（ＥＱＷＤ）がディスエーブル状態になっ
たときにライトゲート制御信号（ＣＷ）の出力をディス
エーブルするように構成されたことを特徴とする半導体
メモリ装置。 - 【請求項２】前記制御信号生成手段は、メモリセルアレ
イからのデータ読み込み動作時、データ（ＤＩＮ１、バ
ーＤＩＮ１）の出力をディスエーブルするデータ駆動制
御信号（ＣＩ）を出力し、ライトゲートをイネーブルす
るライトゲート制御信号（ＣＷ）を等化信号（ＥＱＷ
Ｄ）の位相に一致させて出力するように構成され、 前記ライトデータ駆動手段は、制御信号生成手段から、
データ（ＤＩＮ１、バーＤＩＮ１）の出力をディスエー
ブルするデータ駆動制御信号（バーＣＩ）が出力されて
いる間、ハイ状態に維持されたデータ（ＤＩＮ１，バー
ＤＩＮ１）を出力するように構成されたことを特徴とす
る請求項１記載の半導体メモリ装置。 - 【請求項３】前記制御信号生成手段は、 ライト制御信号（バーＷＥ')を反転するインバータと、 該インバータの出力信号と等化信号生成手段の等化信号
（ＥＱＷＤ）とを論理和演算する第１ＯＲゲートと、 前記ライト制御信号（バーＷＥ')と前記等化信号生成手
段の等化信号（ＥＱＷＤ）とを論理和演算する第２ＯＲ
ゲートと、 アドレスの組合わせによりメモリセルのブロックを選択
するブロック選択信号（ＢＳ）と第１、第２ＯＲゲート
の出力信号とを論理積演算して、夫々、ライトゲート制
御信号（ＣＷ）及びデータ駆動制御信号（バーＣＩ）を
出力する第１、第２ＡＮＤゲートと、 を備えたことを特徴とする請求項１又は請求項２に記載
の半導体メモリ装置。 - 【請求項４】前記ライトデータ駆動手段は、 制御信号生成手段のデータ駆動制御信号（バーＣＩ）と
出力データ（ＤＩＮ')とを否定論理和する第１ＮＯＲゲ
ートと、 該第１ＮＯＲゲートの出力信号を反転して第１データ
（ＤＩＮ１）を出力する第１インバータと、 前記出力データ（ＤＩＮ')を反転する第２インバータ
と、 該第２インバータの出力信号と前記データ駆動制御信号
（バーＣＩ）とを否定論理和する第２ＮＯＲゲートと、 該第２ＮＯＲゲートの出力信号を反転して第２データ
（バーＤＩＮ１）を出力する第３インバータと、 を備えたことを特徴とする請求項１〜請求項３のいずれ
か１つに記載の半導体メモリ装置。
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