KR19980013828A - 반도체 메모리의 라이트 제어 회로 - Google Patents

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Abstract

본 발명은 반도체 메모리의 라이트 제어 회로에 관한 것으로 특히, 본 발명은 라이트 제어 신호 및 등화 신호를 논리 조합함에 의한 제어 신호에 따라 데이타의 라이트 시점을 결정함으로써 안정된 쓰기 동작을 수행함은 물론 제어 신호간의 정확한 타이밍 여유를 확보하여 고속 처리가 가능하도록 함을 목적으로 한다. 이러한 목적의 본 발명은 어드레스 천이 검출 신호를 합산하는 검출 신호 덧셈부(212)의 출력을 입력받아 등화 신호(EQBL)(EQDL)(EQWD)를 발생시키는 등화 신호 생성부(213)와, 비트 라인 선택 신호(BS)와 등화 신호 입력 버퍼(214)의 출력(W

Description

반도체 메모리의 라이트 제어 회로
제1도는 일반적인 반도체 메모리의 구성을 보인 예시도.
제2도는 제1도에서의 타이밍도.
제3도는 본 발명의 실시예의 구성을 보인 예시도.
제4도는 제3도에서 라이트 게이트 제어부의 구성도.
제5도는 제3도에서 라이트 데이타 구동부의 구성도.
제6도는 제3도에서 라이트 동작을 위한 타이밍도.
제7도는 제3도에서 리드 동작시의 파형도.
*도면의 주요부분에 대한 부호의 설명*
201-1~201-N, 204 : 어드레스 입력 버퍼
202-1~202-N, 205 : 어드레스 천이 검출부
203 : X-디코더206 : Y-디코더
207 : 컬럼 게이트208 : 메모리 셀 어레이
209 : 비트 라인 등화부210 : 데이타 라인 등화부
211 : 센스 앰프212 : 검출 신호 덧셈부
213 : 등화 신호 생성부214 : 제어 신호 입력 버퍼
215 : 라이트 게이트 제어부216 : 라이트 게이트
217 : 데이타 입력 버퍼218 : 라이트 데이타 구동부
본 발명은 반도체 메모리의 라이트 드라이버 회로에 관한 것으로 특히, 외부입력 신호의 천이시 발생하는 천이 검출 신호에 의하여 라이트 드라이버의 동작을 제어함으로써 타이밍의 여유를 확보하여 안정된 동작을 수행할 수 있도록 한 반도체 메모리의 라이트 제어 회로에 관한 것이다.
일반적으로 에스램(SRAM)은 어드레스의 조합에 의하여 다수의 메모리 셀중 해당 셀을 선택하고 비트 라인과 데이타 라인을 통해 데이타의 쓰기 및 읽기 동작을 수행하게 된다.
종래의 반도체 메모리는 제1도에 도시된 바와 같이, 다수개의 메모리 셀가비트 라인(BL)(BL) 사이에 매트릭스 형태로 정렬되어 데이타를 저장하는 메모리 셀어레이(108)와, 칩 인에이블 신호(C)가 액티브되면 X-어드레스를 입력시키는 X-어드레스 입력 버퍼(101-1~101-N)와, 이 X-어드레스 입력 버퍼(101-1~101-N)의 출력신호를 조합하여 상기 메모리 셀 어레이(108)의 워드 라인(WL1~WLn)중 해당 워드라인을 인에이블시키는 X-디코더(103)와, 칩 인에이블 신호(C)가 액티브되면 Y-어드레스를 입력시키는 Y-어드레스 입력 버퍼(104)와, 이 Y-어드레스 입력 버퍼(104)의 출력을 입력으로 하여 데이타 라인(DL)(DL)과 상기 메모리 셀 어레이(108)의 비트라인(BL)(BL) 간의 데이타 입출력을 수행하는 컬럼 게이트(107)를 인에이블시키는 Y-디코더(106)와, 상기 X-어드레스 입력 버퍼(101-1~101-N)의 출력 신호를 점검하여 어드레스의 천이를 검출하는 X-어드레스 천이 검출부(102-1~102-N)와, 상기 Y-어드레스 버퍼(104)의 출력 신호를 점검하여 어드레스 천이를 검출하는 Y-어드레스 천이 검출부(105)와, 상기 어드레스 천이 검출부(101-1~101-N)(105)의 출력을 합산하여 소정 펄스를 출력하는 검출 신호 덧셈부(112)와, 이 검출 신호 덧셈부(112)의 출력을 입력받아 등화 신호(EQBL) (EQDL) (EQWD)를 발생시키는 등화 신호 생성부(113)와, 블럭 선택 신호(BS)와 상기 등화 신호 생성부(113)의 등화 신호(EQBL)를 논리 조합하여 상기 메모리 셀 어레이(108)의 비트 라인(BL)(BL)을 등화시키는 비트 라인 등화부(109)와, 상기 블럭 선택 신호(BS)와 상기 등화 신호 생성부(113)의 등화 신호(EQDL)를 논리 조합하여 상기 데이타 라인(DL)(DL)을 등화시키는 데이타 라인 등화부(110)와, 칩 인에이블 신호(C)가 액티브되면 쓰기 제어 신호(W)를 입력시키는 등화 신호 입력 버퍼(114)와, 비트 라인 선택 신호(BS)와 상기 등화 신호 입력 버퍼(114)의 출력(W') 및 상기 등화 신호 생성부(113)의 출력 신호(EQWD)를 논리 조합하여 라이트 게이트(116)에 라이트 게이트 제어 신호(CW)를 출력하는 라이트 게이트 제어부(115)와, 칩 인에이블 신호(C)가 액티브되면 데이타(DIN)를 입력시키는 데이타 입력 버퍼(117)와, 이 데이타 입력 버퍼(117)의 출력을 입력받아 서로 반전된 데이타(DIN1)(DN1)를 상기 라이트 게이트(116)를 통해 데이타 라인(DL)(DL)에 전송하는 라이트 데이타 구동부(118)와, 리드 동작시 상기 데이타 라인(DL)(DL)의 데이타를 감지하여 출력단(DOUT)에 전송하는 센스 앰프(111)로 구성된다.
상기 어드레스 입력 버퍼(101-1~101-N)(105)는 칩 인에이블 신호(C)가 로우로 인에이블되면 어드레스를 입력시키는 노아 게이트(11)와 이 노아 게이트(11)의 출력 신호를 반전시키는 인버터(21)로 각기 구성된다.
상기 컬럼 게이트(107)는 Y-디코더(106)의 출력 신호(CS)가 하이로 인에이블되면 온되어 비트 라인(BL)(BL)을 데이타 라인(DL)(DL)에 각기 접속시키는 전송 스위치(41)(42)로 구성된다.
상기 메모리 셀 어레이(108)는 트랜지스터(Q1~Q4)와 저항(R1)(R2)으로 이루어진 N개의 메모리 셀로 구성된다.
상기 비트 라인 등화부(109)는 낸드 게이트(31)와 피모스 트랜지스터(Q11~Q15)로 구성되어 블럭 선택 신호(BS)와 등화 신호 생성부(113)의 출력 신호(EQBL)가 하이로 인에이블되면 비트 라인 (BL)(BL)을 등화시키게 된다.
상기 데이타 라인 등화부(110)는 낸드 게이트(32)와 피모스 트랜지스터(Q5~Q7)으로 구성되어 블럭 선택 신호(BS)와 등화 신호 생성부(113)의 출력 신호(EQDL)가 하이로 인에이블되면 데이타 라인(DL)(DL)을 등화시키게 된다.
상기 제어 신호 입력 버퍼(114)는 칩 인에이블 신호(C)가 로우로 인에이블되면 라이트 제어 신호(W)를 입력시키는 노아 게이트(12)와 이 노아 게이트(12)의 출력을 반전시키는 인버터(22)로 구성된다.
상기 라이트 게이트 제어부(115)는 등화 신호 생성부(113)의 출력 신호(EQWD)가 로우로 인에이블되면 제어 신호 입력 버퍼(114)의 출력 신호(W')를 입력시키는 노아 게이트(14)와, 블럭 선택 신호(BS)가 인에이블되면 상기 노아 게이트(14)의 출력신호를 입력받아 라이트 게이트 제어 신호(CW)를 출력하는 앤드 게이트(51)로 구성된다.
상기 라이트 게이트(116)는 라이트 게이트 제어부(115)의 출력 신호(CW)가 하이로 인에이블되면 온되어 라이트 데이타 구동부(118)의 출력 데이타(DIN1)(DN1)를 데이타 라인(DL)(DL)으로 전송하는 전송 스위치(43)(44)로 구성된다.
상기 데이타 입력 버퍼(117)는 칩 인에이블 신호(C)가 로우로 인에이블되면 데이타(DIN)를 입력시키는 노아 게이트(13)와, 이 노아 게이트(13)의 출력 데이타를 소정 시간 지연하는 인버터(23)(24)로 구성된다.
상기 라이트 데이타 구동부(118)는 데이타 입력 버퍼(117)의 출력 신호(DN')를 반전하여 데이타(DIN1)를 출력하는 인버터(25)와, 이 인버터(25)의 출력 데이타(DIN1)를 반전하여 데이타(DN1)를 출력하는 인버터(26)로 구성된다.
이와 같은 종래 회로의 동작 과정을 설명하면 다음과 같다.
먼저, 라이트 동작시 칩 인에이블 신호(C)가 로우로 인에이블되면 각각의 X-어드레스 입력 버퍼(101-1~101-N)(104)는 노아 게이트(11)가 해당 어드레스를 입력시키고 이 입력된 어드레스는 인버터(21)를 통해 X-디코더(103)와 Y-디코더(105)에 출력되어진다.
이때, 어드레스 천이 검출부(102-1~102-N)(105)는 어드레스 입력 버퍼(101-1~101-N)(104)의 각각의 인버터(21)의 입출력 신호를 점검하여 천이 검출 신호를 천이 검출 신호 덧셈부(112)에 출력하면 천이 검출 신호를 합산하여 등화 신호 생성부(113)에 출력하게 된다.
이에 따라, 등화 신호 생성부(113)는 천이 검출 신호 덧셈부(112)의 출력 신호를 입력받아 등화 신호(EQBL)(EQDL)(EQWD)를 생성하게 된다.
그리고, X-디코더(103)는 X-어드레스 입력 버퍼(101-1~101-N)의 출력 신호를 조합하여 메모리 셀 어레이(108)의 워드 라인(WL1~WLn)중 해당 워드 라인을 인에이블시키게 된다.
이때, 어드레스를 조합함에 의해 블럭 선택 신호(BS)가 제2도(가)와 같이 하이로 인에이블된 후 제2도(나)와 같이 라이트 신호(W)가 로우로 인에이블되면 제어신호 입력 버퍼(114)는 노아 게이트(12)가 상기 라이트 신호(W)를 입력으로 하여 칩 인에이블 신호(C)와 노아링하고 이 노아링된 신호를 인버터(22)에서 로우로 반전함에 의해 제2도(라)와 같은 라이트 제어 신호(W')를 라이트 게이트 제어부(115)에 출력하게 된다.
이에 따라, 라이트 게이트 제어부(115)는 노아 게이트(14)가 제2도(다)와 같은 등화 신호 생성부(113)의 출력 신호(EQWD)와 제2도 (라)와 같은 제어 신호 입력 버퍼(114)의 출력 신호(W')를 노아링하면 앤드 게이트(51)가 그 노아링된 신호와 제2도(가)와 같은 블럭 선택 신호(BS)를 논리곱하여 상기 신호(EQWD)가 로우인 동안 제2도(마)와 같이 하이 상태인 라이트 게이트 제어 신호(CW)를 라이트 게이트(116)에 출력하게 된다.
또한, 비트 라인 등화부(109)는 등화 신호 생성부(113)의 출력 신호(EQBL)가 하이가 되면 낸드 게이트(31)의 출력 신호가 로우가 되어 피모스 트랜지스터(Q13~Q15)를 턴온시킴에 의해 비트 라인(BL)(BL)을 동일한 하이 레벨로 등화시키게 되며, 데이타 라인 등화부(110)는 상기 등화 신호 생성부(113)의 출력 신호(EQDL)가 하이가 되면 낸드 게이트(32)의 출력 신호가 로우가 되어 피모스 트랜지스터(Q15~Q7)를 턴온시킴에 의해 데이타 라인(DL)(DL)을 동일한 하이 레벨로 등화시키게 된다.
그리고, 데이타 입력 버퍼(117)는 노아 게이트(13)가 입력 데이타(DIN)를 칩 인에이블 신호(C)와 노아링하면 2개의 인버터(23)(24)를 순차 통해 데이타(DN')를 출력하며, 라이트 데이타 구동부(118)는 상기 데이타(DN')를 2개의 인버터(25)(26)를 순차 통해 반전시킴에 의해 제2도(바)와 같이 데이타(DIN1)(DN1)를 라이트 게이트(116)에 출력하게 된다.
상기 데이타(DIN1)(DN1)는 인버터(23~26)을 통해 일정 시간 지연된 신호이다.
이때, 라이트 게이트 제어부(115)의 라이트 게이트 제어 신호(CW)가 제2도(마)와 같이 하이로 인에이블되면 라이트 게이트(116)는 데이타 라인(DL)(DL)에 접속된 전송 스위치(43)(44)가 온되어 라이트 데이타 구동부(118)의 출력 데이타(DIN1)(DN1)를 상기 데이타 라인(DL)(DL)에 전송하게 된다.
이에 따라, Y-디코더(106)가 어드레 입력 버퍼(104)의 출력 신호를 입력받아 하이인 컬럼 선택 신호(CS)를 출력하면 컬럼 게이트(107)는 전송 스위치(41)(42)가 온되어 데이타 라인(DL)(DL)에 실린 데이타(DIN1)(DiN1)가 어드레스의 조합에 의한 워드 라인과 상기 컬럼 게이트(107)에 의해 선택된 메모리 셀 어레이(108)의 메모리 셀중 해당 메모리 셀에 인가됨에 의해 라이트 동작이 수행되어진다.
이후, 라이트 신호(W)가 제2도(나)와 같이 하이로 디스에이블된 후 등화 신호 생성부(113)의 출력 신호(EQWD)가 제2도(다)와 같이 하이로 되면 라이트 게이트 제어부(115)의 출력(CW)이 로우로 디스에이블되어 라이트 동작이 종료되어진다.
그러나, 종래에는 라이트동작을 수행하기 위한 라이트 제어 신호의 발생 방법과 원하는 데이타의 입력 조절이 서로 독립적으로 이루어져 있으므로 이들 신호사이의 미스매치(mismatch)를 최소화함은 물론 여러 라이트 파라미터를 만족하기 위하여 충분한 시간적인 여유를 확보하여야 함으로써 고속 동작이 어려운 문제점이 있다.
또한, 종래에는 라이트 동작 후 비트 라인과 데이타 라인의 프리 챠징 및 등화 회로만으로 비트 라인의 전위를 올려야 하므로 라이트 복구 시간이 길어져 라이트 시간의 여유를 확보하기 어려운 문제점이 있다.
본 발명은 종래의 문제점을 개선하기 위하여 라이트 제어 신호 및 등화 신호를 논리 조합함에 의한 제어 신호에 따라 데이타의 라이트 시점을 결정함으로써 안정된 쓰기 동작을 수행함은 물론 고속 처리가 가능하도록 창안한 반도체 메모리의 라이트 제어 장치를 제공함에 목적이 있다.
또한, 본 발명은 메모리 셀에 데이타의 라이트한 직후 데이타 라인의 전압을 복구하는 기능을 제공함에 목적이 있다.
그리고, 본 발명은 메모리 셀의 리드시 프리차지 기능을 라이트 데이타 구동을 위한 회로에 의하여 수행될 수 있도록 하는 것을 목적으로 한다.
특히, 본 발명은 어드레스의 조합에 의하여 메모리 셀 어레이중 해당 메모리셀을 선택하고 비트 라인과 데이타 라인을 통하여 데이타를 쓰고 읽는 반도체 메모리에서 라이트 게이트 제어 및 라이트 데이타 구동을 위한 회로를 개선한 것이다.
즉, 본 발명은 상기의 목적을 달성하기 위하여 어드레스의 조합에 의하여 메모리 셀 어레이중 해당 메모리 셀을 선택하고 비트 라인과 데이타 라인을 통하여 데이타의 쓰기, 읽기를 수행하는 반도체 메모리에 있어서, 어드레스 입력 버퍼 수단의 출력 신호를 덧셈하는 검출 신호 덧셈 수단과, 이 검출 신호 덧셈 수단의 출력신호를 입력으로 3개의 등화 신호를 발생시키는 등화 신호 생성 수단과, 제어 신호 입력 버퍼 수단의 라이트 제어 신호와 상기 등화 신호 생성 수단의 특정 등화 신호를 논리 조합하여 라이트 게이트 제어 신호와 데이타 구동 제어 신호를 출력하는 라이트 게이트 제어 수단과, 이 라이트 게이트 제어 수단의 데이타 구동 제어 신호에 따라 데이타 입력 버퍼의 출력 데이타를 전송하는 라이트 데이타 구동 수단과, 상기 라이트 게이트 제어 수단의 라이트 게이트 제어 신호에 따라 상기 라이트 데이타 구동 수단의 출력 데이타를 데이타 라인으로 전송하는 라이트 게이트 수단으로 구성한다.
상기 라이트 게이트 제어 수단은 라이트 제어 신호가 인에이블된 후 특정 등화신호가 인에이블되는 시점부터 라이트 제어 신호가 디스에이블된 후 인에이블된 특정 등화 신호가 디스에이블되는 시점동안 라이트 게이트 제어 신호를 인에이블시키고, 라이트 제어 신호가 인에이블된 후 특정 등화 신호가 디스에이블되는 시점부터 라이트 제어 신호가 디스에이블된 후 특정 등화 신호가 인에이블되는 시점동안 데이타 구동 제어 신호를 인에이블 시키도록 구성한다.
즉, 라이트 게이트 제어 수단은 제어 신호 입력 버퍼 수단의 라이트 제어 신호를 반전하는 인버터와, 이 인버터의 출력 신호와 등화 신호 생성 수단의 특정 등화 신호를 논리합하는 제1 오아 게이트와, 상기 제어 신호 입력 버퍼 수단의 라이트 제어 신호와 상기 등화 신호 생성 수단의 특정 등화 신호를 논리합하는 제2 오아 게이트와, 블럭 선택 신호와 상기 제1, 제2 오아 게이트의 출력 신호를 각기 논리곱하여 라이트 게이트 제어 신호와 데이타 구동 제어 신호를 출력하는 제1, 제2 앤드 게이트로 구성한다.
상기 라이트 데이타 구동 수단은 데이타 구동 제어 신호가 디스에이블된 동안 출력 데이타를 모두 하이 상태로 출력하고, 상기 데이타 구동 제어 신호가 인에이블된 동안 해당 데이타를 출력하도록 구성한다.
즉, 라이트 데이타 구동 수단은 데이타 입력 버퍼 수단의 출력 신호를 라이트 게이트 제어 수단의 데이타 구동 제어 신호와 노아링하는 제1 노아 게이트와, 이 제1 노아 게이트의 출력 신호를 반전하여 제1 데이타를 출력하는 제1 인버터와, 상기 데이타 입력 버퍼 수단의 출력 신호를 반전하는 제2 인버터와, 이 제2 인버터의 출력 신호와 상기 라이트 구동 제어 신호를 노아링하는 제2 노아 게이트와, 이 제2 노아 게이트의 출력 신호를 반전하여 제2 데이타를 출력하는 제3 인버터로 구성한다.
이러한 본 발명은 라이트 게이트 제어 신호와 데이타 구동 제어 신호가 하이인 동안 데이타 라인을 프리 챠지시키고 등화시키는 동작을 수행하게 된다.
따라서, 리드 동작시에도 특정 등화 신호가 인에이블되는 시점에서 라이트 게이트 제어 신호가 인에이블됨으로 데이타 라인 및 비트 라인의 프리 챠지 및 등화를 수행할 수 있다.
이하, 본 발명을 도면에 의거 상세히 설명하면 다음과 같다.
본 발명의 실시예는 제3도에 도시한 바와 같이, 다수개의 메모리 셀이 비트라인(BL)(BL) 사이에 매트릭스 형태로 정렬되어 데이타를 저장하는 메모리 셀 어레이(208)와, 칩 인에이블 신호(C)가 액티브되면 X-어드레스(Xaddr1~XaddrN)를 입력시키는 X-어드레스 입력 버퍼(201-1~201-N)와, 이 X-어드레스 입력 버퍼(201-1~201-N)의 출력 신호를 조합하여 상기 메모리 셀 어레이(208)의 워드 라인(WL1~WLn)중 해당 워드 라인을 인에이블시키는 X-디코더(203)와, 칩 인에이블 신호(C)가 액티브되면 Y-어드레스(Yaddr)를 입력시키는 Y-어드레스 입력 버퍼(204)와, 이 Y-어드레스 입력 버퍼(204)의 출력을 입력으로 하여 데이타 라인(DL)(DL)과 상기 메모리 셀 어레이(208)의 비트 라인(BL)(BL)간의 데이타 입출력을 수행하는 컬럼 게이트(207)를 인에이블시키는 Y-디코더(206)와, 상기 X-어드레스 입력 버퍼(201-1~201-N)의 출력 신호를 점검하여 어드레스의 천이를 검출하는 X-어드레스 천이 검출부(202-1~202-N)와, 상기 Y-어드레스 입력 버퍼(204)의 출력 신호를 점검하여 어드레스 천이를 검출하는 Y-어드레스 천이 검출부(205)와, 상기 어드레스 천이 검출부(201-1~201-N)(105)의 출력을 합산하여 소정 펄스를 출력하는 검출 신호 덧셈부(212)와, 이 검출 신호 덧셈부(212)의 출력을 입력받아 등화 신호(EQBL)(EQDL)(EQWD)를 발생시키는 등화 신호 생성부(213)와, 블럭 선택 신호(BS)와 상기 등화 신호 생성부(213)의 등화 신호(EQBL)를 논리 조합하여 상기 메모리 셀 어레이(208)의 비트 라인(BL)(BL)을 등화시키는 비트 라인 등화부(209)와, 상기 블럭선택 신호(BS)와 상기 등화 신호 생성부(213)의 등화 신호(EQDL)를 논리 조합하여 상기 데이타 라인(DL)(DL)을 등화시키는 데이타 라인 등화부(210)와, 칩 인에이블 신호(C)가 액티브되면 라이트 신호(W)를 입력시키는 제어 신호 입력 버퍼(214)와, 비트 라인 선택 신호(BS)와 상기 등화 신호 입력 버퍼(214)의 출력(W') 및 상기 등화 신호 생성부(213)의 출력 신호(EQWD)를 논리 조합하여 라이트 게이트 제어 신호(CW) 및 데이타 구동 제어 신호(C)를 출력하는 라이트 게이트 제어부(215)와, 칩 인에이블 신호(C)가 액티브되면 데이타(DIN)를 입력시키는 데이타 입력 버퍼(217)와, 상기 라이트 게이트 제어부(215)의 데이타 구동 제어 신호(C)에 따라 상기 데이타 입력 버퍼(217)의 출력 데이타를 전송하는 라이트 데이타 구동부(218)와, 상기 라이트 게이트 제어부(215)의 라이트 게이트 제어 신호(CW)가 하이로 인에이블되면 상기 라이트 데이타 구동부(218)의 출력 데이타(DIN1)(DN1)를 데이타 라인(DL)(DL)에 전송하는 라이트 게이트(216)와, 리드 동작시 상기 데이타 라인(DL)(DL)의 데이타를 감지하여 출력단(DOUT)에 전송하는 센스 앰프(211)로 구성한다.
상기 어드레스 입력 버퍼(201-1~201-N)(204), 컬럼 게이트(207), 메모리 셀 어레이(208) 및 비트 라인 등화부(209)는 제1도의 종래 회로와 동일하게 구성한다.
상기 데이타 입력 버퍼(217)는 칩 인에이블 신호(C)와 입력 데이타(DIN)를 노아링하는 노아 게이트(13)와, 이 노아 게이트(13)의 출력 신호를 반전하여 그 반전 데이타(DIN')를 라이트 데이타 구동부(218)에 출력하는 인버터(23)로 구성한다.
상기 데이타 라인 등화부(210)는 블럭 선택 신호(BS)와 등화 신호 생성부(213)의 출력 신호(EQWD)를 낸딩하는 낸드 게이트(32)와, 이 낸드 게이트(32)의 출력 신호에 따라 데이타 라인(DL)(DL)을 등화시키는 피모스 트랜지스터(Q5)로 구성한다.
상기 라이트 게이트 제어부(215)는 제4도에 도시한 바와 같이, 제어 신호 입력 버퍼(214)의 출력 신호(W')와 등화 신호 생성부(213)의 출력 신호(EQWD)를 논리합하는 오아 게이트(93)와, 제어 신호 입력 버퍼(214)의 출력 신호(W')를 반전하는 인버터(91)와, 이 인버터(91)의 출력 신호(W)와 상기 등화 신호 생성부(213)의 출력 신호(EQWD)를 논리합하는 오아 게이트(92)와, 블럭 선택 신호(BS)와 상기 오아게이트(92)의 출력 신호를 논리곱하여 라이트 게이트 제어 신호(CW)를 출력하는 앤드 게이트(94)와, 블럭 선택 신호(BS)와 상기 오아 게이트(93)의 출력 신호를 논리 곱하여 데이타 구동 제어 신호(C)를 출력하는 앤드 게이트(95)로 구성한다.
상기 라이트 데이타 구동부(218)는 제5도에 도시한 바와 같이, 라이트 게이트 제어부(215)의 데이타 구동 제어 신호(C)와 데이타 입력 버퍼(217)의 출력 데이타(DIN')를 노아링하는 노아 게이트(82)와, 이 노아 게이트(82)의 출력 신호를 반전하여 데이트(DIN1)를 라이트 게이트(216)에 출력하는 인버터(84)와, 상기 데이타 입력 버퍼(217)의 출력 데이타(DIN')를 반전하는 인버터(81)와, 이 인버터(81)의 출력 데이타와 상기 라이트 게이트 제어부(215)의 출력 신호(C)를 노아링하는 노아 게이트(83)와, 이 노아 게이트(83)의 출력 신호를 반전하여 데이타(DN1)를 상기 라이트 게이트(216)에 출력하는 인버터(85)로 구성한다.
이와 같이 구성한 본 발명의 실시예에 대한 동작 및 작용 효과를 설명하면 다음과 같다.
먼저, 라이트 동작시 칩 인에이블 신호(C)가 하이에서 로우로 인에이블되면 각각의 X-어드레스 입력 버퍼(201-1~201-N)(204)는 노아 게이트(11)가 해당 어드레스를 입력시키고 이 입력된 어드레스는 인버터(21)를 통해 X-디코더(203)와 Y-디코더(205)에 출력되어진다.
이때, 어드레스의 조합에 의해 블럭 선택 신호(BS)가 제6도(가)와 같은 하이로 인에이블된다.
만일, 라이트 신호(W)가 하이로 디스에이블 상태이면 제어신호 입력 버퍼(214)는 노아 게이트(12)의 출력 신호(WE')가 로우가 되어 인버터(22)의 출력 신호(W')는 하이로 출력된다.
이에 따라, 라이트 게이트 제어부(215)는 오아 게이트(92)의 출력 신호가 로우가 되어 앤드 게이트(94)가 라이트 게이트 제어 신호(CW)를 로우로 출력하고 오아 게이트(93)의 출력 신호가 하이가 되어 앤드 게이트(95)는 데이타 구동 제어 신호(C)를 하이로 출력하게 된다,
이 후, 라이트 신호(W)가 로우로 인에이블되는 시점에서 데이타(DIN)가 입력되면 데이타 입력 버퍼(217)는 노아 게이트(13)의 출력이 로우가 되어 인버터(23)의 출력 신호(DIN')가 제6도(아)와 같이 하이로 출력되어진다.
이때, 라이트 게이트 제어부(215)의 데이타 구동 제어 신호(C)가 하이 상태임으로 라이트 데이타 구동부(218)는 노아 게이트(82)(83)의 출력 신호가 로우가 되어 인버터(84)(84)의 출력 신호(DIN1)(DN1)는 모두 하이로 출력되어진다.
한편, 어드레스 천이 검출부(202-1~202-N)(205)는 각각의 어드레스 입력 버퍼(201-1~201-N)(204)의 인버터(21)의 입출력 신호를 점검하여 천이 검출 신호를 천이 검출 신호 덧셈부(212)에 출력하면 천이 검출 신호를 합산하여 등화 신호 생성부(213)에 출력하게 된다.
이에 따라, 등화 신호 생성부(213)는 천이 검출 신호 덧셈부(212)의 출력 신호를 입력받아 등화 신호(EQBL)(EQDL)(EQWD)를 생성하게 된다.
여기서, 등화 신호(EQWD)는 제6도(다)와 같은 시점에서 인에이블되며, 다른 등화 신호(EQBL)(EQDL)도 상기 등화 신호(EQWD)와 동일한 시점에서 인에이블되지만 펄스폭만이 다른 신호이다.
이때, 등화 신호 생성부(213)의 출력 신호(EQWD)(EQDL)가 하이로 인에이블되면 비트 라인 등화부(209)는 낸드 게이트(31)의 출력 신호가 로우가 되어 피모스 트랜지스터(Q13~Q15)를 턴온시킴에 의해 비트 라인(BL)(BL)을 등화시키게 되며, 데이타 라인 등화부(210)는 낸드 게이트(32)의 출력 신호가 로우가 되어 피모스 트랜지스터(Q5)를 턴온시킴에 의해 데이타 라인(DL)(DL)을 등화시키게 된다.
그리고, 등화 신호 생성부(213)의 하이인 출력 신호(EQWD)를 입력받은 라이트 게이트 제어부(215)는 오아 게이트(92)의 하이가 되어 앤드 게이트(94)에서 출력되는 라이트 게이트 제어 신호(CW)가 하이가 되고, 오아 게이트(93)의 출력이 하이상태를 유지하여 앤드 게이트(95)에서 출력되는 데이타 구동 제어 신호(C)는 하이상태를 계속 유지하게 된다.
이에 따라, 라이트 게이트(216)는 전송 스위치(43)(44)가 온되어 라이트 데이타 구동부(218)의 하이인 출력 신호(DIN1)(DN1)를 데이타 라인(DL)(DL)으로 출력하게 된다.
여기서, 데이타 라인(DL)(DL)은 초기에는 비트 라인 등화부(210)에 의해 등화되지만 이 후, 라이트 게이트(216)을 통해 전송되는 라이트 데이타 구동부(218)의 하이 신호(DIN1)(DN1)에 의해 등화되어진다.
이 후, 제어 신호 입력 버퍼(214)는 로우로 인에이블된 라이트 신호(W)와 로우인 칩 인에이블 신호(C)를 노아 게이트(12), 인버터(22)를 순차 통해 논리 조합함에 의해 제6도(마)와 같이 라이트 제어 신호(W')를 로우로 출력하게 된다.
이때, 라이트 게이트 제어부(215)는 인버터(91)의 출력(WE')이 하이가 되어 오아 게이트(92)의 출력이 하이 상태를 유지함으로 앤드 게이트(94)에서 출력되는 라이트 게이트 제어 신호(CW)를 하이 상태로 유지하고, 오아 게이트(93)의 출력도 하이 상태를 유지함으로 앤드 게이트(95)에서 출력되는 데이타 구동 제어 신호(C)도 하이 상태를 유지하게 된다.
이 후, 등화 신호 생성부(213)의 출력 신호(EQWD)가 로우로 되면 라이트 게이트 제어부(215)는 오아 게이트(93)의 출력 신호가 로우가 되어 앤드 게이트(85)에서 출력되는 데이타 구동 제어 신호(C)는 제6도(사)와 같이 로우가 되며, 인버터(91)의 출력 신호가 하이 상태임으로 오아 게이트(92)의 출력 신호가 하이 상태를 유지하여 앤드 게이트(94)는 라이트 게이트 제어 신호(CW)를 제6도(바)와 같이 계속 하이 상태로 유지하게 된다.
이때, 라이트 데이타 구동부(218)는 하이인 입력 신호(DIN')에 의해 노아 게이트(82)의 출력 신호가 로우 상태를 유지하여 인버터(84)를 통해 하이인 데이타(DIN1)를 출력하고 인버터(81)의 출력 신호가 로우임으로 양측 입력단에 로우 신호가 인가된 노아 게이트(83)의 출력 신호가 하이가 되어 인버터(85)를 통해 로우인 데이타(DN1)가 출력되어진다.
이에 따라, 라이트 데이타 구동부(218)의 출력 데이타(DIN1)(DN1)는 라이트 게이트(216)을 통해 전송되어 데이타 라인(DL)(DL)에 각기 실리게 된다.
이때, X-디코더(203)는 어드레스 입력 버퍼(201-1~201-N)의 출력 신호를 조합하여 메모리 셀 어레이(108)의 워드 라인(WL1~WLn)중 해당 워드 라인을 인에이블시키고, Y-디코더(206)는 어드레스 입력 버퍼(204)의 출력 신호를 입력으로 하여 컬럼 선택 신호(CS)를 인에이블시킴에 의해 컬럼 게이트(297)의 전송 스위치(41)(42)가 온되어진다.
이에 따라, 데이타 라인(DL)(DL)에 실린 데이타가 비트 라인(BL)(BL)으로 전송되어 메모리 셀 어레이(108)중 워드 라인에 의해 선택된 셀에 저장되어진다.
이후, X-디코더(203)가 선택한 워드 라인을 디스에이블시키고 Y-디코더(206)가 컬럼 게이트(207)의 전송 스위치(41)(42)를 오프시키게 된다.
이 후, 라이트 신호(W)가 하이로 디스에이블되고 소정 시간이 경과하여 등화신호 생성부(213)의 출력 신호(EQWD)가 하이로 인에이블되면 라이트 게이트 제어부(215)는 오아 게이트(93)의 출력 신호가 하이가 되어 앤드 게이트(95)에서 출력되는 데이타 구동 제어 신호(C)가 하이로 천이되며, 오아 게이트(94)의 출력 신호가 하이 상태를 유지함으로 앤드 게이트(94)에서 출력되는 라이트 게이트 제어 신호(CW)는 하이 상태를 계속 유지하게 된다.
이때, 라이트 게이트 제어부(215)의 하이인 출력 신호(C)를 입력받은 라이트 데이타 구동부(218)는 노아 게이트(82)(83)의 출력이 로우가 되어 인버터(84)(85)에서 출력되는 데이타(DIN1)(DN1)가 모두 하이로 출력되어진다.
이에 따라, 라이트 데이타 구동부(218)의 출력 데이타(DIN12)(DN1)는 라이트 게이트(216)을 통해 데이타 라인(DL)(DL)으로 전송되어 등화시키게 된다.
이 후, 로우로 천이된 라이트 신호(W)를 입력받은 제어 신호 입력 버퍼(214)는 노아 게이트(12), 인버터(22)를 통해 칩 에이블 신호(C)와 논리 조합함에 의해 제6도(마)와 같이 라이트 제어 신호(W')를 하이로 디스에이블시키게 된다.
이때, 라이트 게이트 제어부(215)는 오아 게이트(93)의 출력이 하이 상태를 유지함으로 앤드 게이트(95)에서 출력되는 데이타 구동 제어 신호(C)를 하이 상태로 유지하고, 인버터(91)의 출력이 로우로 되지만 등화 신호 생성부(213)의 출력 신호(EQWD)가 하이임으로 오아 게이트(92)의 출력이 하이가 되어 앤드 게이트(94)에서 출력되는 라이트 게이트 제어 신호(CW)도 하이 상태를 유지하게 된다.
이 후, 등화 신호 생성부(213)의 출력 신호(EQWD)가 로우로 디스에이블되면 라이트 게이트 제어부(215)는 오아 게이트(92)의 출력 신호가 로우가 되어 앤드 게이트(94)에서 출력되는 라이트 게이트 제어 신호(CW)가 제6도(바)와 같이 로우로 출력되어진다,
이에 따라, 라이트 게이트(216)는 전송 스위치(43)(44)가 오프되어 라이트 데이타 구동부(218)의 출력단(DIN1)(DN1)과 데이타 라인(DL)(DL)간의 접속을 차단하게 되고, 라이트 동작을 종료하게 된다.
즉, 상기에서 라이트 게이트 제어부(215)는 라이트 게이트 제어 신호(CW)를 라이트 동작이 시작되는 시점에서 발생하는 등화 신호 생성부(213)의 출력 신호(EQWD)의 인에이블 시점에서 인에이블시키고 라이트 동작이 종료되는 시점에서 발생하는 상기 출력 신호(EQWD)의 디스에이블 시점에서 디스에이블시킴에 의해 제6도(바)와 같은 파형으로 출력하며, 데이타 구동 제어 신호(C)를 라이트 동작이 시작되는 시점에서 발생하는 상기 출력 신호(EQWD)의 디스에이블 시점에서 인에이블시키고 라이트 동작이 종료되는 시점에서 발생되는 상기 출력 신호(EQWD)의 인에이블 시점에서 디스에이블시킴에 의해 제6도(사)와 같은 파형으로 출력하게 된다.
이에 따라, 라이트 게이트(216)의 동작이 제어되고, 라이트 데이타 구동부(218)의 출력 신호의 레벨이 결정되어진다.
이러한 본 발명의 라이트 동작은 제6도의 타이밍도에 도시한 바와 같이, 5개의 구간으로 나뉘어 수행된다.
첫째, 구간(t1, t5)은 라이트 게이트 제어 신호(CW)와 데이타 구동 제어 신호(C)가 모두 디스에이블되어 있는 구간으로 라이트 동작과는 무관하다.
둘째, 구간(t2, t4)은 라이트 게이트 제어 신호(CW)는 인에이블, 데이타 구동 제어 신호(C)는 디스에이블되어 있는 구간으로, 라이트 게이트(216)의 전송 스위치(43)(44)가 온된 상태로서 라이트 데이타 구동부(218)가 하이 레벨의 출력 신호(DIN1)(DN1)로 데이타 라인(DL)(DL)을 프리 챠징 및 등화시키는 동작을 수행한다.
셋째, 구간(t3)은 라이트 게이트 제어 신호(CW)와 데이타 구동 제어 신호(C)가 모두 인에이블되어 라이드 데이타 구동부(218)가 데이타 라인(DL)(DL)과 비트 라인(BL)(BL)을 통해 메모리 셀 어레이(208)중 선택된 셀에 데이타를 라이트하는 동작을 수행한다.
즉, 본 발명은 라이트 동작의 전후에 어드레스 천이 검출 신호의 덧셈 신호와 동일 시간동안 데이타 라인(DL)(DL)과 비트 라인(BL)(BL)을 프리-챠지시키고 등화시키는 동작을 수행한다.
이 후, 리드 동작을 수행하면 어드레스 버퍼(201-1~201-N)(204), 어드레스 천이 검출부(202-1~202-N), X-디코더(203), Y-디코더(206), 천이 검출 신호 덧셈부(212) 및 등화 신호 생성부(213)는 라이트 동작과 동일한 동작을 수행한다.
여기서, 블럭 선택 신호(BS)는 하이로 인에이블된 상태이며, 칩 인에이블 신호(C)는 로우로 인에이블된 상태이다.
이때, 라이트 신호(W)는 하이 상태를 유지함으로 제어 신호 입력 버퍼(214)는 노아 게이트(12)의 출력 신호가 로우가 되어 인버터(22)를 통해 하이인 라이트 제어 신호(W')가 라이트 게이트 제어부(215)에 출력되어진다.
이에 따라, 라이트 게이트 제어부(215)는 오아 게이트(93)의 출력 신호가 계속 하이임으로 앤드 게이트(95)에서 출력되는 데이타 구동 제어 신호(Ci)가 제7도(라)와 같이 계속 하이 상태를 유지하며, 등화 신호 발생부(213)의 출력 신호(EQWD)가 제7도(라)와 같이 하이로 인에이블되는 경우에만 오아 게이트(92)의 출력이 하이가 되어 앤드 게이트(94)에서 출력되는 라이트 게이트 제어 신호(CW)가 제7도(다)와 같이 하이로 인에블된다.
이때, 라이트 데이타 구동부(218)는 라이트 게이트 제어부(215)의 하이인 출력 신호(Ci)를 입력받아 노아 게이트(82)(83)의 출력 신호가 로우가 되어 인버터(9/84)(85)를 통해 데이타(DIN1)(DiN1)가 하이로 출력되어진다.
따라서, 라이트 게이트 제어부(215)의 출력 신호(CW)가 하이로 인에이블되면 라이트 게이트(216)의 전송 스위치(43)(44)가 온됨으로 라이트 데이타 구동부(218)의 하이인 데이타(DIN1)(DiN1)가 데이타 라인(DL)(DL)으로 전송되어 등화시키게 된다.
이 후, 등화 신호 생성부(213)의 출력 신호(EQWD)가 로우로 디스에이블되면 라이트 게이트 제어부(215)는 오아 게이트(92)의 출력이 로우가 되어 앤드 게이트(94)에서 출력되는 라이트 게이트 제어 신호(CW)가 로우로 디스에이블된다.
이 후, X-디코더(203)에 의해 메모리 셀 어레이(108)의 워드 라인(WL1~WLn)중 해당 워드 라인이 선택되면 해당 메모리 셀은 트랜지스터(Q1)(Q2)가 턴온되어 셀(Q3)(Q4)에 저장된 데이타가 비트 라인(BL)(BL)으로 실리게 된다.
이때, Y-디코더(206)에 의해 컬럼 게이트(207)의 전송 스위치(41)(42)가 온되면 비트 라인(BL)(BL)에 실린 데이타가 데이타 라인(DL)(DL)으로 전송되어진다.
이에 따라, 센스 앰프(211)가 데이타 라인(DL)(DL)에 실린 데이타를 감지하여 외부 출력단(DOUT)으로 출력하게 된다.
이 후, 리드 동작을 종료하게 된다.
상기에서 등화 신호(EQWD)의 레벨 천이에 따라 라이트 게이트 제어 신호(CW)의 레벨이 결정되며, 데이타 구동 제어 신호(Ci)는 디스에이블 상태이다.
따라서, 디스에이블 상태인 데이타 구동 제어 신호(Ci)에 의해 라이트 데이타 구동부(218)의 출력 신호(DIN1)(DiN1)는 모두 하이 레벨이다.
이에 따라, 라이트 게이트 제어 신호(CW)가 등호 신호(EQWD)와 같은 위상에서 라이트 게이트(216)를 인에이블시키므로 리드 동작중에서 라이트 데이타 구동부(218)에 의한 데이타 라인(DL)(DL) 및 비트 라인(BL)(BL)의 프리 챠지 및 등화 효과를 얻을 수 있다.
이러한 동작은 제7도의 파형도에 도시한 바와 같다.
상기에서 상세히 설명한 바와 같이 본 발명은 라이트 제어 신호를 어드레스 천이 검출 신호에 모두 동기시킴으로써 제어 신호 사이의 정확한 타이밍 여유를 확보할 수 있어 고속 동작이 가능하도록 하는 효과가 있다.
특히, 본 발명은 라이트 동작 후 라이트 데이타 구동 회로에 의해 데이타 라인과 비트 라인의 프리 챠지 및 등화시킴으로써 라이트 시간의 여유를 확보할 수 있다.
또한, 본 발명은 리드 동작중에도 라이트 데이타 구동 회로를 통해 데이타 라인과 비트 라인을 프리 챠지 및 등화시킴으로써 데이타 라인과 비트 라인의 등화회로의 로딩을 줄일 수 있어 더욱 안정된 동작을 확보할 수 있다.

Claims (6)

  1. 어드레스의 조합에 의하여 메모리 셀 어레이중 임의의 메모리 셀을 선택하여 데이타의 쓰기 및 읽기를 수행하는 반도체 메모리에 있어서, 어드레스 입력 버퍼 수단의 출력 신호를 덧셈하여 임의의 폭의 펄스를 출력하는 검출 신호 덧셈 수단과, 이 검출 신호 덧셈 수단의 출력 신호를 입력으로 등화 신호(EQWD)를 발생시키는 등화 신호 생성 수단과, 제어 신호 입력 버퍼 수단의 라이트 제어 신호(W')와 상기 등화 신호 생성 수단의 등화 신호(EQWD)를 논리 조합하여 라이트 게이트 제어 신호(CW)와 데이타 구동 제어 신호(Ci)를 출력하는 라이트 게이트 제어 수단과, 이 라이트 게이트 제어 수단의 데이타 구동 제어 신호(Ci)에 따라 데이타 입력 버퍼의 출력 데이타를 입력받아 데이타(DIN1)(DiN1)를 출력하는 라이트 데이타 구동 수단과, 상기 라이트 게이트 제어 수단의 라이트 게이트 제어 신호(CW)에 따라 상기 라이트 데이타 구동 수단의 출력 데이타(DIN1)(DiN1)를 데이타 라인(DL)(DL)으로 전송하는 라이트 게이트 수단으로 구성한 것을 특징으로 하는 반도체 메모리의 라이트 제어 회로.
  2. 제1항에 있어서, 라이트 게이트 제어 수단은 라이트 동작시 라이트 제어 신호(W')가 인에이블된 후 등화 신호(EQWD)가 인에이블되는 시점부터 라이트 제어 신호(W')가 디스에이블된 후 등화 신호(EQWD)가 디스에이블되는 시점까지 라이트 게이트 제어 신호(CW)를 인에이블시키고, 라이트 제어 신호(W')가 인에이블된 후 등화 신호(EQWD)가 디스에이블되는 시점부터 라이트 제어 신호(W')가 디스에이블된 후 등화 신호(EQWD)가 인에이블되는 시점까지 데이타 구동 제어 신호(Ci)를 인에이블시키도록 구성한 것을 특징으로 하는 반도체 메모리의 라이트 제어 회로.
  3. 제1항에 있어서, 라이트 게이트 제어 수단은 리드 동작시 데이타 구동 제어 신호(Ci)는 하이 상태를 유지하고, 라이트 게이트 제어 신호(CW)는 등화 신호(EQWD)의 위상에 일치하게 인에이블시키도록 구성한 것을 특징으로 하는 반도체 메모리의 라이트 제어 회로.
  4. 제2항 또는 제3항에 있어서, 라이트 게이트 제어 수단은 제어 신호 입력 버퍼 수단의 라이트 제어 신호(W')를 반전하는 인버터와, 이 인버터의 출력 신호와 등화 신호 생성 수단의 등화 신호(EQWD)를 논리합하는 제1 오아 게이트와, 상기 제어 신호 입력 버퍼 수단의 라이트 제어 신호(W')와 상기 등화 신호 생성 수단의 등화 신호(EQWD)를 논리합하는 제2 오아 게이트와, 블럭 선택 신호(BS)와 상기 제1, 제2 오아 게이트의 출력 신호를 각기 논리곱하여 라이트 게이트 제어 신호(CW)와 데이타 구동 제어 신호(Ci)를 각기 출력하는 제1, 제2 앤드 게이트로 구성한 것을 특징으로 하는 반도체 메모리의 라이트 제어 회로.
  5. 제1항에 있어서, 라이트 데이타 구동 수단은 라이트 게이트 제어 수단의 데이타 구동 제어 신호(Ci)가 디스에이블된 동안 출력 데이타(DIN1)(DiN1)를 모두 하이 상태로 출력하도록 구성한 것을 특징으로 하는 반도체 메모리의 라이트 제어 회로.
  6. 제5항에 있어서, 라이트 데이타 구동 수단은 데이타 입력 버퍼 수단의 출력 신호(DIN')를 라이트 게이트 제어 수단의 데이타 구동 제어 신호(Ci)와 노아링하는 제1 노아 게이트와, 이 제1 노아 게이트의 출력 신호를 반전하여 제1 데이타(DIN)를 출력하는 제1 인버터와, 상기 데이타 입력 버퍼 수단의 출력 신호(DIN')를 반전하는 제2 인버터와, 이 제2 인버터의 출력 신호와 상기 라이트 구동 제어 신호(Ci)를 노아링하는 제2 노아 게이트와, 이 제2 노아 게이트의 출력 신호를 반전하여 제2 데이타(DiN1)를 출력하는 제3 인버터로 구성한 것을 특징으로 하는 반도체 메모리의 라이트 제어 회로.
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