KR100562980B1 - 반도체 메모리 장치 - Google Patents

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Abstract

본 발명은 반도체 메모리 장치에 관한 것으로, 어드레스 천이 검출 회로에서 발생된 어드레스 천이 검출 신호를 조합하여 센스 증폭기의 데이터를 래치시키는 제 1 제어 신호와 센스 증폭기 및 글로벌 비트라인 전달 게이트를 디스에이블시키고 로컬 비트라인 전달 게이트 및 비트라인 클램프 회로를 인에이블시키는 제 2 제어 신호를 출력하는 어드레스 천이 검출 신호 조합 회로를 더 포함하여 이루어져 독출 동작을 실시하는 동안의 센싱 시간 이후에 비트라인 클램프 회로를 접지 상태로 유지함으로써 비트라인 클램프 회로의 플로팅 상태를 단지 센싱 시간 동안만 유지하게 하여 소자의 신뢰성을 향상시킬 수 있는 반도체 메모리 장치에 관한 것이다.
반도체 메모리 장치, 글로벌 비트라인, 로컬 비트라인, 비트라인 클램프

Description

반도체 메모리 장치{Semiconductor memory device}
도 1은 본 발명에 따른 반도체 메모리 장치의 구성도.
도 2는 본 발명에 따른 반도체 메모리 장치의 출력 파형도.
<도면의 주요 부분에 대한 부호의 설명>
11 : 어드레스 천이 검출 회로
12 : 어드레스 천이 검출 신호 조합 회로
13 : 출력 멀티플렉서 14 : 어드레스 로직 콘트롤러
15 : 센스 증폭기 콘트롤러 16 : 센스 증폭기
17 : 글로벌 비트라인 프리디코더 18 : 로컬 비트라인 프리디코더
19 : 글로벌 비트라인 전달 게이트 20 : 글로벌 비트라인 클램프
21 : 제 1 로컬 비트라인 전달 게이트
22 : 제 n 로컬 비트라인 전달 게이트
23 : 제 1 메모리 셀 어레이 24 : 제 n 메모리 셀 어레이
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 독출 동작을 실시하는 동안의 센싱 시간 이후에 비트라인 클램프 회로를 접지 상태로 유지함으로써 비트라인 클램프 회로의 플로팅 상태를 단지 센싱 시간 동안만 유지하게 하여 소자의 신뢰성을 향상시킬 수 있는 반도체 메모리 장치에 관한 것이다.
일반적인 반도체 메모리 장치의 구성을 설명하면 다음과 같다.
다수의 메모리 셀의 드레인이 하나의 로컬 비트라인에 공통으로 연결되며, 다수의 메모리 셀로 메모리 셀 어레이(이하 섹터라 함)를 구성하기 때문에 하나의 섹터에는 다수의 로컬 비트라인이 연결되어 있다. 한 섹터안의 각각의 로컬 비트라인들이 각각의 로컬 비트라인 전달 게이트(일반적으로 트랜지스터를 사용)에 연결되고, 다수의 로컬 비트라인 전달 게이트는 하나의 글로벌 비트라인 전달 게이트에 연결되며, 글로벌 비트라인 전달 게이트는 센스 증폭기로 연결된다. 이때, 로컬 비트라인 전달 게이트를 구동시키기 위한 로컬 비트라인 선택 신호(YA), 글로벌 비트라인 전달 게이트를 구동시키기 위한 글로벌 비트라인 선택 신호(YB), 그리고 글로벌 비트라인 클램프 회로를 구동시키기 위한 신호(YBb)는 각각 어드레스 조합으로 로컬 비트라인 전달 게이트, 글로벌 비트라인 전달 게이트 및 글로벌 비트라인 글램프 회로를 제어하여 메모리 셀의 데이터를 센스 증폭기로 보내는 역할을 한다.
비트라인 클램프(bit line clamp) 회로는 스탠바이 상태나 독출 동작에서 선택되지 않은 메모리 셀의 드레인의 전하를 디스차지(접지 전압 레벨)하여 장시간 인가되는 바이어스에 의한 스트레스로 플로팅 게이트에 저장된 데이터가 손실되는 것을 방지하기 위해 사용된다. 상기와 같이 글로벌 비트라인에 클램프 회로를 이용하면 선택되지 않은 글로벌 비트라인은 글로벌 비트라인 선택 신호에 의해 클램프 회로가 구동되어 접지 전위로 될 수 있으나, 로컬 비트라인은 로컬 비트라인 선택 신호가 선택된 비트라인 이외에는 디스에이블되므로 플로팅 상태로 존재하게 된다. 따라서, 셀의 신뢰성에 악영향을 미치게 될 수 있다.
만일 로컬 비트라인에 클램프 회로를 이용하면 메모리 셀 어레이에 하나마다 로컬 비트라인 클램프 회로를 구성하여야 하기 때문에 다수의 섹터로 구성된 메모리 칩에서는 많은 로컬 비트라인 클램프 회로를 구성하여야 한다. 따라서, 클램프 회로가 차지하는 면적이 커지게 된다.
따라서, 본 발명은 반도체 메모리 장치의 독출 동작을 수행할 때 비트라인 클램프 회로를 접지 상태로 만들 수 있어 소자의 신뢰성을 향상시킬 수 있는 반도체 메모리 장치를 제공하는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명은 다수의 메모리 셀 어레이와, 상기 메모리 셀 어레이 각각과 접속된 다수의 로컬 비트라인 전달 게이트와, 상기 다수의 로컬 비트라인 전달 게이트의 출력 단자와 접속된 글로벌 비트라인 전달 게이트 와, 비트라인 클램프 회로로 이루어진 반도체 메모리 장치에 있어서, 어드레스 천이 검출 회로에서 발생된 어드레스 천이 검출 신호를 조합하여 센스 증폭기의 데이터를 래치시키는 제 1 제어 신호와 센스 증폭기 및 상기 글로벌 비트라인 전달 게이트를 디스에이블시키고 상기 로컬 비트라인 전달 게이트 및 비트라인 클램프 회로를 인에이블시키는 제 2 제어 신호를 출력하는 어드레스 천이 검출 신호 조합 회로를 더 포함하여 이루어진 것을 특징으로 하는 반도체 메모리 장치.
첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 1은 본 발명에 따른 반도체 메모리 장치의 구성도이고, 도 2는 도 1의 출력 파형도이다.
어드레스가 천이될 때 어드레스 천이 검출 회로(11)에서 이를 검출하여 어드레스 천이 검출 신호(ATD)를 발생시킨다. 어드레스 천이 검출 신호 조합 회로(12)는 어드레스 천이 검출 신호(ATD)에 따라 제 1 제어 신호(S1)와 이 신호가 소정 시간 지연된 신호인 제 2 제어 신호(S2)를 발생시킨다. 제 1 신호(S1)는 출력 멀티플렉서(13)에 입력되고, 제 2 제어 신호(S2)는 어드레스 로직 콘트롤러(14) 및 센스 증폭기 콘트롤러(15)에 입력된다. 어드레스 로직 콘트롤러(14)는 제 2 제어 신호(S2)에 따라 제 3 제어 신호(S3) 및 제 4 제어 신호(S4)를 발생시키고, 센스 증폭기 콘트롤러(15)는 센스 증폭기 인에이블 신호(SAEN)를 발생시켜 센스 증폭기(16)에 입력시킨다. 글로벌 비트라인 프리디코더(17)는 어드레스 로직 콘트 롤러(14)에서 발생된 제 3 제어 신호(S3)와 어드레스 신호(ADDRESS)를 입력하여 글로벌 비트라인 선택 신호(YB)를 발생시켜 글로벌 비트라인 전달 게이트(19)에 입력시키고, 반전된 글로벌 비트라인 선택 신호(YBb)를 발생시켜 글로벌 비트라인 클램프 회로(20)에 입력시킨다. 로벌 비트라인 프리디코더(18)는 어드레스 로직 콘트롤러(14)에서 발생된 제 4 제어 신호(S4)와 어드레스 신호(ADDRESS)를 입력하여 제 1 내지 제 n 메모리 셀 어레이(23, 24)와 각각 접속된 제 1 내지 제 n 로컬 비트라인 전달 게이트(21, 22)를 각각 선택하기 위한 다수의 로컬 비트라인 선택 신호(YA<0:m>)을 출력한다.
상기와 같이 구성되는 본 발명에 따른 반도체 메모리 장치의 구동 방법을 도 2의 파형도를 참조하여 설명하면 다음과 같다.
어드레스가 천이될 경우 어드레스 천이 검출 회로(11)에서 이를 검출하여 어드레스 천이 검출 신호(ATD)가 발생된다. 어드레스 천이 검출 신호 조합 회로(12)는 어드레스 천이 검출 신호(ATD)를 입력하여 제 1 제어 신호(S1) 및 이 신호가 소정 시간 지연된 제 2 제어 신호(S2)를 출력한다. 제 1 제어 신호(S1)는 출력 멀티플렉서(13)에 입력되어 센스 증폭기(16)의 데이터를 래치시키고, 제 1 제어 신호(S1)이 소정 시간 지연된 신호인 제 2 제어 신호(S2)에 의해 센스 증폭기(16)가 디스에이블된다. 즉, 제 2 제어 신호(S2)가 로우 상태를 유지하는 동안 센스 증폭기 콘트롤러(15)에 의해 출력되는 센스 증폭기 인에이블 신호(SAEN)가 하이 상태로 출력되어 센스 증폭기(16)를 인에이블시키지만, 어드레스가 천이되어 어드레스 천이 검출 신호(ATD)가 발생되면 제 2 제어 신호(S2)가 하이 상태를 유지하게 되어 센스 증폭기(16)를 디스에이블시킨다. 한편, 제 2 제어 신호(S2)가 어드레스 로직 콘트롤러(14)에 입력되면 제 3 및 제 4 제어 신호(S3 및 S4)를 출력한다. 제 2 제어 신호(S2)가 로우 상태로 인가되면 제 3 제어 신호(S3)가 하이 상태로 출력되어 글로벌 비트라인 프리디코더(17)에서 선택된 글로벌 비트라인 전달 게이트를 인에이블시키는 글로벌 비트라인 선택 신호(YB)를 출력하고, 비트라인 클램프 회로(20)을 디스에이블시키는 신호(YBb)를 출력시킨다. 하지만, 어드레스가 천이되어 어드레스 천이 검출 신호(ATD)가 발생되면 제 2 제어 신호(S2)가 하이 상태로 인가되고, 이에 따라 글로벌 비트라인 선택 신호(YB)가 로우 상태로 인가되므로 모든 글로벌 비트라인 전달 게이트를 디스에이블시키고, 비트라인 클램프 회로(20)를 인에이블시키는 신호(YBb)를 출력시킨다. 한편, 제 2 제어 신호(S2)가 로우 상태로 인가되면 로컬 비트라인 프리디코더(18)의 출력 신호(YA<0:m>)에 의해 선택된 로컬 비트라인 전달 게이트가 인에이블되고, 어드레스가 천이되어 어드레스 천이 검출 신호(ATD)가 발생되어 제 2 제어 신호(S2)가 하이 상태로 인가되면 모든 로컬 비트라인 전달 게이트가 인에이블된다.
상기한 바와 같이 어드레스가 천이되어 어드레스 천이 검출 회로에서 발생된 어드레스 천이 검출 신호에 따라 어드레스 천이 검출 신호 조합 회로에서 제 1 제어 신호를 발생시켜 센스 증폭기의 데이터를 래치시킨다. 한편, 어드레스 천이 검출 신호 조합 회로에서 제 1 제어 신호와 함께 제 1 제어 신호의 지연 신호인 제 2 제어 신호를 발생시켜 센스 증폭기를 디스에이블시키고, 모든 로컬 비트라인 전달 게이트를 인에이블시킨다. 또한, 제 2 제어 신호에 의해 모든 글로벌 비트라인 전달 게이트를 디스에이블시키고, 비트라인 클램프 회로를 인에이블시킨다.
상술한 바와 같이 본 발명에 의하면 독출 동작을 실시하는 동안에 비트라인 클램프 회로는 플로팅 상태를 유지하던 종래의 방식을 독출 동작을 실시하는 동안의 센싱 시간 이후에 비트라인 클램프 회로를 접지 상태로 유지함으로써 비트라인 클램프 회로의 플로팅 상태를 단지 센싱 시간 동안만 유지하게 하고, 이로 인해 소자의 신뢰성을 향상시킬 수 있다.

Claims (2)

  1. 다수의 메모리 셀 어레이와,
    상기 메모리 셀 어레이 각각과 접속된 다수의 로컬 비트라인 전달 게이트와,
    상기 다수의 로컬 비트라인 전달 게이트의 출력 단자와 접속된 글로벌 비트라인 전달 게이트와,
    비트라인 클램프 회로로 이루어진 반도체 메모리 장치에 있어서,
    어드레스 천이 검출 회로에서 발생된 어드레스 천이 검출 신호를 조합하여 센스 증폭기의 데이터를 래치시키는 제 1 제어 신호와 센스 증폭기 및 상기 글로벌 비트라인 전달 게이트를 디스에이블시키고 상기 로컬 비트라인 전달 게이트 및 비트라인 클램프 회로를 인에이블시키는 제 2 제어 신호를 출력하는 어드레스 천이 검출 신호 조합 회로를 더 포함하여 이루어진 것을 특징으로 하는 반도체 메모리 장치.
  2. 제 1 항에 있어서, 상기 제 2 제어 신호는 상기 제 1 제어 신호의 지연 신호인 것을 특징으로 하는 반도체 메모리 장치.
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