KR20010065280A - 반도체 메모리 장치 - Google Patents
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Abstract
본 발명은 반도체 메모리 장치에 관한 것으로, 한 섹터의 로컬 비트라인을 제 1 패스 트랜지스터로 제어하고, 제 1 패스 트랜지스터에는 비트라인 클램프 회로를 구성하지 않는 대신에 제 1 패스 트랜지스터의 드레인을 글로벌 비트라인에 연결하며, 글로벌 비트라인의 마지막에 제 2 패스 트랜지스터의 드레인(또는 소오스)을 연결한다. 제 2 패스 트랜지스터의 소오스(또는 드레인)는 센스 증폭기에 연결하고, 제 2 패스 트랜지스터의 드레인(또는 소오스)과 공통으로 비트라인 클램프 회로를 구성하며, 비트라인 클램프 회로는 어드레스의 조합으로 제어한다.
따라서, 칩 면적을 상당히 줄일 수 있다.
Description
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 반도체 메모리 장치의 구성에서 다수의 섹터에 하나의 비트라인 클램프 회로를 구성함으로써 면적을 줄일 수 있는 반도체 메모리 장치에 관한 것이다.
일반적인 반도체 메모리 장치의 구성을 설명하면 다음과 같다.
다수의 메모리 셀의 드레인이 하나의 비트라인에 공통으로 연결되어 있으며, 다수의 메모리 셀로 메모리 셀 어레이(이하 섹터라 함)를 구성하기 때문에 하나의 섹터에는 다수의 비트라인이 연결되어 있다.
한 섹터안의 각각의 비트라인들이 어드레스 조합의 제어에 의해 비트라인의 게이트 역할을 하는 제 1 패스 트랜지스터의 드레인(또는 소오스)에 연결되고, 제 1 패스 트랜지스터의 소오스(또는 드레인)는 제 2 패스 트랜지스터의 드레인(또는 소오스)에 직렬로 연결되며, 제 2 패스 트랜지스터의 소오스(또는 드레인)는 제 3 패스 트랜지스터와 직렬 연결되거나 또는 바로 센스 증폭기로 연결된다. 이때, 제 1 패스 트랜지스터의 게이트로 인가되는 제 1 신호를 YA라고 하고, 제 2 패스 트랜지스터의 게이트로 인가되는 제 2 신호를 YB라고 하며, 제 3 패스 트랜지스터의 게이트로 인가되는 제 3 신호를 YBb라 하면, 제 1, 제 2 및 제 3 신호는 각각 어드레스 조합으로 제 1, 제 2 및 제 3 패스 트랜지스터의 게이트를 제어하여 메모리 셀의 데이터를 센스 증폭기로 보내는 역할을 한다.
비트라인 클램프(bit line clamp) 회로는 스탠바이 상태나 독출 동작에서 선택되지 않은 메모리 셀의 드레인의 전하를 디스차지(접지 전압 레벨)하여 장시간 인가되는 바이어스에 의한 스트레스로 플로팅 게이트에 저장된 데이터가 손실되는 것을 방지하기 위해 사용되는 것으로, 상기와 같이 구성되는 반도체 메모리 장치의 비트라인 클램프 회로는 다음가 같이 구성된다. 비트라인 클램프 회로의 드레인을 제 1 패스 트랜지스터의 드레인(또는 소오스)에 공통으로 연결하며, 비트라인 클램프 회로의 소오스는 그라운드로 연결된다. 그리고 비트라인 클램프 회로의 게이트는 제 1 패스 트랜지스터를 제어하는 어드레스의 조합으로 제 1 패스 트랜지스터가 선택되었을 경우 선택되지 않고, 제 1 패스 트랜지스터가가 선택되지 않았을 경우 선택되어 비트라인을 접지 전위로 만들어 준다.
상기한 비트라인 클램프 회로는 각각의 섹터마다 구성되고, 이러한 섹터가 다수로 구성되어 하나의 메모리 칩을 구성한다.
따라서, 종래에는 이 회로를 각기 다른 드레인을 가지는 다수의 메모리 셀 어레이(섹터)에 각각 설치하여 제어함으로써 섹터가 많은 고밀도 메모리 칩에서는 클램프 회로 자체와 그를 제어하기 위한 제어 신호선이 칩 면적을 많이 차지하는 원인이 되어 메모리 소자의 전체 면적을 증가시키는 원인이 되었다.
따라서, 본 발명은 다수의 섹터에 하나의 비트라인 클램프 회로를 구성함으로써 면적을 줄일 수 있는 반도체 메모리 장치를 제공하는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명은 하나의 섹터를 구성하는 다수의 메모리 셀 각각에 접속된 다수의 로컬 비트라인과, 상기 로컬 비트라인에 각각 접속되어 제 1 제어 신호에 따라 구동되는 다수의 패스 트랜지스터와, 어드레스 천이 검출 회로의 출력 신호 및 어드레스 신호에 따라 상기 제 1 제어 신호를 발생시키기 위한 제 1 제어 신호 발생 수단과, 상기 다수의 패스 트랜지스터의 드레인 단자 사이에 접속된 글로벌 비트라인과, 상기 글로벌 비트라인 및 센스 증폭기 사이에 접속되어 제 2 제어 신호에 따라 구동되는 제 2 패스 트랜지스터와, 상기 제 2 패스 트랜지스터 및 접지 단자 사이에 접속되어 제 3 제어 신호에 따라 구동되는 비트라인 클램프 회로와, 어드레스 천이 검출 회로의 반전된 출력 신호 및 어드레스 신호에 따라 상기 제 2 제어 신호를 출력하는 제 2 제어 신호 발생 수단을 포함하여 이루어진 것을 특징으로 한다.
도 1은 본 발명에 따른 반도체 메모리 장치의 구성도.
도 2는 도 1의 각 타이밍도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 메모리 셀 어레이(섹터) 2 : 제 1 제어 신호 발생부
3 : 어드레스 천이 검출 회로 4 : 제 2 제어 신호 발생부
5 : 로컬 비트라인 6 : 글로벌 비트라인
N1 내지 Nn : 패스 트랜지스터
N12 : 제 2 패스 트랜지스터
N13 : 제 3 패스 트랜지스터
I11 : 인버터
첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 1은 본 발명에 따른 반도체 메모리 장치의 구성도이고, 도 2는 도 1의 각 단에서의 파형도로서, 본 발명에 따른 반도체 메모리 장치의 구성은 다음과 같다.
하나의 섹터(1)를 구성하는 다수의 메모리 셀 각각에 연결된 로컬 비트라인(5) 각각에 패스 트랜지스터(N1 내지 Nn)가 연결되고, 상기 패스 트랜지스터(N1 내지 Nn)는 제 1 제어 신호(YA)에 의해 제어된다. 또한 상기 패스 트랜지스터(N1 내지 Nn)에는 비트라인 클램프가 접속되지 않는다. 제 1 제어 신호(YA)는 어드레스 천이 검출 회로(3) 및 어드레스 신호에 따라 제 1 제어 신호 발생부(2)에서 발생된다. 상기 패스 트랜지스터(N1 내지 Nn)의 드레인 단자는 로컬 비트라인(5)과 다른층의 금속 배선(이하 글로벌 비트라인이라 함)에 연결되며, 글로벌 비트라인(6)은 다른 섹터의 위로 지나가게 된다. 글로벌 비트라인(6)에 제 2 패스 트랜지스터(N12)의 드레인(또는 소오스)과 연결된다. 제 2 패스 트랜지스터(N12)의 소오스(또는 드레인)는 센스 증폭기에 연결되고, 제 2 패스 트랜지스터(N12)의 드레인(또는 소오스)와 접지 단자(Vss) 사이에 비트라인 클램프 회로인 제 3 패스 트랜지스터(N13)가 연결된다. 제 2 패스 트랜지스터(N12)는 제 2 제어 신호(YB)에 따라 구동되고, 제 3 패스 트랜지스터(N13)는 제 2 제어 신호(YB)의 반전 신호인 제 3 제어 신호(YBb)에 따라 구동된다. 제 2 제어 신호(YB)는 어드레스 천이 검출 회로(3)의 출력 신호가 인버터(I11)을 통해 반전된 신호와 어드레스 신호에 따라 제 2 제어 신호 발생부(4)에서 발생된다.
한편, 본 발명에 따른 반도체 메모리 장치는 스탠바이에서 로컬 비트라인이 그라운드 상태, 독출 동작에서는 선택되지 않은 로컬 비트라인이 그라운드 상태로 되어야 한다.
그럼, 도 2의 타이밍도를 참조하여 본 발명에 따른 반도체 메모리 장치의 구동 방법을 설명하면 다음과 같다.
어드레스의 천이를 검출하여 하이 상태의 펄스를 생성하면 제 1 제어 신호발생부에서 어드레스 천이 발생 회로에서 생성된 펄스와 동일한 위상의 제 1 제어 신호를 생성하고, 제 2 제어 신호 발생부에서 어드레스 천이 검출 회로의 출력 신호 및 제 1 제어 신호와 반대의 위상을 갖는 제 2 제어 신호를 발생시킨다. 한편, 제 3 제어 신호는 제 2 제어 신호와 반대의 위상을 갖는다. 하이 상태의 제 1 제어 신호에 의해 섹터의 각 셀과 연결된 비트라인과 접속된 패스 트랜지스터가 턴온되고, 제 2 패스 트랜지스터는 턴오프, 제 3 패스 트랜지스터는 턴온되어 모든 메모리 셀이 접지 전위를 갖게 된다. 이러한 동작은 스탠바이 상태에서 실시된다.
한편, 독출 동작을 실시할 때에는 제 1 제어 신호가 선택적으로 하이 상태로 되고, 패스 트랜지스터(N1 내지 Nn)를 선택적으로 턴온시켜 접지 전위 상태로 한다.
상술한 바와 같이 본 발명에 의하면 각각의 섹터마다 비트라인 클램프 회로가 따로 구성되어 각각 제어되던 종래의 방법에서 다수의 섹터에 하나의 비트라인 클램프 회로를 구성함으로써 칩 사이즈 감소 및 이에 따른 비용을 절감할 수 있다.
Claims (3)
- 하나의 섹터를 구성하는 다수의 메모리 셀 각각에 접속된 다수의 로컬 비트라인과,상기 로컬 비트라인에 각각 접속되어 제 1 제어 신호에 따라 구동되는 다수의 패스 트랜지스터와,어드레스 천이 검출 회로의 출력 신호 및 어드레스 신호에 따라 상기 제 1 제어 신호를 발생시키기 위한 제 1 제어 신호 발생 수단과,상기 다수의 패스 트랜지스터의 드레인 단자 사이에 접속된 글로벌 비트라인과,상기 글로벌 비트라인 및 센스 증폭기 사이에 접속되어 제 2 제어 신호에 따라 구동되는 제 2 패스 트랜지스터와,상기 제 2 패스 트랜지스터 및 접지 단자 사이에 접속되어 제 3 제어 신호에 따라 구동되는 비트라인 클램프 회로와,어드레스 천이 검출 회로의 반전된 출력 신호 및 어드레스 신호에 따라 상기 제 2 제어 신호를 출력하는 제 2 제어 신호 발생 수단을 포함하여 이루어진 것을 특징으로 하는 반도체 메모리 장치.
- 제 1 항에 있어서, 상기 제 3 제어 신호는 상기 제 2 제어 신호의 반전 신호인 것을 특징으로 하는 반도체 메모리 장치.
- 제 1 항에 있어서, 상기 글로벌 비트라인은 다수의 섹터가 접속되는 것을 특징으로 하는 반도체 메모리 장치.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990065153A KR20010065280A (ko) | 1999-12-29 | 1999-12-29 | 반도체 메모리 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990065153A KR20010065280A (ko) | 1999-12-29 | 1999-12-29 | 반도체 메모리 장치 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20010065280A true KR20010065280A (ko) | 2001-07-11 |
Family
ID=19632357
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990065153A KR20010065280A (ko) | 1999-12-29 | 1999-12-29 | 반도체 메모리 장치 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20010065280A (ko) |
-
1999
- 1999-12-29 KR KR1019990065153A patent/KR20010065280A/ko not_active Application Discontinuation
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