KR970060212A - 반도체 메모리 장치 - Google Patents

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KR970060212A
KR970060212A KR1019960053680A KR19960053680A KR970060212A KR 970060212 A KR970060212 A KR 970060212A KR 1019960053680 A KR1019960053680 A KR 1019960053680A KR 19960053680 A KR19960053680 A KR 19960053680A KR 970060212 A KR970060212 A KR 970060212A
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KR
South Korea
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bit line
precharge
connection node
memory cells
transistor
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KR1019960053680A
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Inventor
후미히로 료호
히로아키 칸노
Original Assignee
기다오까 다까시
미쓰비시 뎅끼 가부시끼가이샤
야마우치 야츠시
미쓰비시 뎅끼 엔지니어링 가부시끼가이샤
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
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    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
    • G—PHYSICS
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    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/067—Single-ended amplifiers

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  • Read Only Memory (AREA)
  • Dram (AREA)

Abstract

저조시 전류를 가진 반도체 메모리 장치를 얻는다.비트선 선택회로(3)는 비트선 접속/선택 신호(SB0∼SB4)에 근거하여, 판독시에 선택된 비트선(BL)과 노 드(N2)를 전기적으로 접속한다.챠지업 회고(7)는 PMOS 트랜지스터(Q29 및 Q30)으로 구성된다.PMOS트랜지스터(Q29)는 전원(VDD)에 접속된 소스, 비트선 선택회로(3)의 트랜지스터(Q10)의 드레인에 접속된 드레인, 및 판독 제어 신호(SC)를 받는 게이트를 구비한다.PMOS 트랜지스터(Q30)는 전원(VDD)에 접속된 소스, 비트선 선택회로(3)의 트랜지스터(Q10)의 드레인에 접속된 드레인, 및 접지레벨에 고정된 게이트를 구비한다.

Description

반도체 메모리 장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발영의 실시의 형태 1에 따른 반도체 메모리 장치의 구성을 나타내는 설명도.
제2도는 제1도를 상세히 나타내는 회로도.
제3도는 실시의 형태 1의 반도체 메모리 장치의 동작을 나타내는 타이밍 챠트.

Claims (3)

  1. 복수의 메모리셀을 가지고, 판독기간 전에 프로챠지 기간이 설정되는 반도체 메모리 장치에 있어서, 상기 복수의 메모리셀중의 적어도 1개의 메모리셀에 각각 접속되는 복수의 비트선; 상기 복수의 비트선과 접속노드와의 사이에 삽입되고, 상기 프리챠지 기간 및 상기 판독 기간중에 상기 복수의 비트선중의 하나의 비트선을 선택 비트선으로서 선택하여, 상기 선택 비트선과 상기 접속노드를 전기적으로 접속하는 비트선 선택 수단; 상기 접속 노드에 프리챠지 전압을 부여하는 프리챠지수단; 및 상기 접속노드에서의 신호에 근거하여 출력신호를 출력하는 출력수단을 구비하고, 상기 프리챠지수단은 상기 프리챠지 전압을 받는 제1의 전극, 상기 접속노드에 접속된 제2의 전극, 및 상시 온상태를 지시하는 고정전압을 받는 제어전극을 가지는 제1의 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 프리챠지 수단은 상기 프리챠지 전압을 받는 제1의 전극, 상기 접속노드에 접속된 제2의 전극, 및 상기 프리챠지 기간중에 온 상태를 지시하는 제어전압을 받는 제어전극을 가지는 제2의 트랜지스터를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제2항에 있어서, 복수의 워드선을 더 구비하고, 상기 복수의 메모리셀은 매트릭스형으로 배치되어 있고, 상기 복수의 비트선의 각각은 상기 복수의 메모리셀의 열에 접속되고, 상기 복수의 워드선의 각각은 상기 복수의 메모리셀의 행에 접속되어 있는 것을 특징으로 하는 반도체 메모리 장치.
    ※참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019960053680A 1996-01-30 1996-11-13 반도체 메모리 장치 KR100221801B1 (ko)

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