KR20010030349A - 비트 라인 전압에 독립적으로 오프셋 전압을 발생시킬 수있는 반도체 메모리 장치 - Google Patents

비트 라인 전압에 독립적으로 오프셋 전압을 발생시킬 수있는 반도체 메모리 장치 Download PDF

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KR20010030349A
KR20010030349A KR1020000053655A KR20000053655A KR20010030349A KR 20010030349 A KR20010030349 A KR 20010030349A KR 1020000053655 A KR1020000053655 A KR 1020000053655A KR 20000053655 A KR20000053655 A KR 20000053655A KR 20010030349 A KR20010030349 A KR 20010030349A
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가네꼬 히사시
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Abstract

복수의 워드 라인 (WL1, WL2,…), 복수의 비트 라인쌍 (BL1,, BL2,

Description

비트 라인 전압에 독립적으로 오프셋 전압을 발생시킬 수 있는 반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE CAPABLE OF GENERATING OFFSET VOLTAGE INDEPENDENT OF BIT LINE VOLTAGE}
본 발명은 강유전성 RAM과 같은 반도체 메모리 장치에 관한 것으로, 좀더 구체적으로는 반도체 메모리 장치의 신뢰도 테스트 또는 번인(burn-in) 테스트의 개선점에 관한 것이다.
복수의 워드 라인, 복수의 비트 라인쌍, 이러한 워드 라인중 하나와 이러한 비트 라인중 하나 사이에 각각 접속된 복수의 메모리 셀들, 이러한 비트 라인의 쌍 사이의 전위차를 증폭하기 위한, 복수의 감지 증폭기를 구비하는 종래의 반도체 메모리 장치에는, 감지 증폭기가 동작하기 전에 비트 라인들의 쌍 사이의 전위차를 줄이기 위해 비트 라인들의 쌍중 적어도 하나에 오프셋 전압을 인가하기 위한 복수의 오프셋 회로가 제공되어 신뢰도 테스트 즉, 번인(burn-in) 테스트(JP-A-11-149796 참조)를 행한다. 이에 대해서는 이하 상세히 설명한다.
그러나, 상술한 종래의 반도체 메모리 장치에서는 오프셋 전압이 비트 라인에서의 전압에 크게 의존한다. 그 결과, 만약 오프셋 전압이 너무 크면, 정상의 반도체 메모리 장치중 몇개는 결함이 있고 폐기처분되어야 할 것으로 여겨질 것이다. 반면에, 만약 오프셋 전압이 너무 작으면, 결함이 있는 반도체 메모리 장치들 중 몇 가지는 통과될 것이다. 그러므로, 신뢰도가 높은 테스트를 수행할 수 없다.
본 발명의 목적은 신뢰도가 높은 테스트를 수행할 수 있는 반도체 메모리 장치를 제공하는 것이다.
도 1 은 종래의 FeRAM 장치를 예시하는 블록 회로도.
도 2 는 도 1 의 FeRAM 장치의 부분 상세 회로도.
도 3a 내지 도 3i 는 도 1 과 도 2 의 FeRAM 장치의 정상 동작을 설명하는 타이밍도.
도 4a 내지 도 4i 는 도 1 과 도 2 의 FeRAM 장치의 테스트 동작을 설명하는 타이밍도.
도 5 는 도 1 과 도 2 의 FeRAM 장치에서의 오프셋 전압을 도시하는 그래프.
도 6 은 본 발명에 의한 FeRAM 장치의 제 1 실시예를 예시하는 회로도.
도 7a 내지 도 7i 는 도 6 의 FeRAM 장치의 정상 동작을 설명하는 타이밍도.
도 8 은 도 6 의 FeRAM 장치에서의 오프셋 전압을 도시하는 그래프.
도 9 는 본 발명에 의한 FeRAM 장치의 제 2 실시예를 도시하는 회로도.
도 10a 내지 도 10i 는 도 9 의 FeRAM 장치의 정상 동작을 설명하는 타이밍도.
도 11 은 본 발명에 의한 FeRAM 장치의 제 3 실시예를 도시하는 회로도.
도 12a 내지 도 12i 는 도 11 의 FeRAM 장치의 정상 동작을 설명하는 타이밍도.
도 13 은 도 6 의 FeRAM 장치의 변형을 예시하는 회로도.
도 14 는 도 13 의 FeRAM 장치의 변형을 예시하는 회로도.
도 15a 와 도 15b 는 도 14 의 오프셋 회로 변형의 회로도.
도 16 은 도 6 의 FeRAM 장치의 변형을 예시하는 회로도.
※ 도면의 주요부분에 대한 부호의 설명 ※
13 : 오프셋 유효 회로 14 : 어드레스 프리디코더
61, 61′,61″,112 : 오프셋 회로 62, 62′,63 : 오프셋 제어 회로
91, 92,…,9n : 감지 증폭기 101, 102,…,10n : 오프셋 회로
131, 134, 631 : OR 회로 132, 135, 622′: AND 회로
133, 136 : 지연 회로 621, 621′,624, 624′: OR 회로
622, 625, 625′: NAND 회로 623, 623′,626, 626′: 지연 회로
632 : 지연 회로 633a, 633b : 3상 버퍼 회로
634 : Vcc/2 발생 회로
본 발명에 의하면, 복수의 워드 라인, 복수의 비트 라인쌍, 이러한 워드 라인중 하나와 이러한 비트 라인중 하나 사이에 각각 접속된 복수의 메모리 셀들, 이러한 비트 라인들의 쌍 사이의 전위차를 증폭하기 위한, 복수의 감지 증폭기를 구비하는 반도체 메모리 장치에는, 감지 증폭기가 동작하기 전에 비트 라인들의 쌍 사이의 전위차를 줄이기 위해, 비트 라인들의 쌍중 적어도 하나에 비트 라인들에서의 전압에 독립적인 오프셋 전압을 인가하기 위해 복수의 오프셋 회로가 제공된다.
바람직한 실시예를 설명하기 전에, 도 1, 도 2, 도 3a 내지 3i, 4a 내지 4i 및 도 5 를 참조하여 종래 기술의 FeRAM 장치를 설명한다.
종래 기술의 FeRAM 장치(JP-A-11-149796참조)를 나타내는 도 1 에서, 도면 부호 1 은 워드 라인 (WL1, WL2,…, WLm), 플레이트 라인 (PL1, PL2, …, PLm), 및 비트 라인 (BL1,, BL2,,…,BLn,) 사이의 교차부에 형성된 하나의 트랜지스터와 하나의 강유전성 커패시터형의 메모리 셀 MCij(i=1, 2,…,n; j=1, 2,…,n)를 포함하는 메모리 셀 어레이를 가리킨다. 예컨대, 메모리셀 (MC22) 는 워드 라인 (WL2) 에 접속된 게이트, 비트 라인 (WL2) 에 접속된 드레인, 소스, 및 트랜지스터의 소스와 플레이트 라인 (PL2) 사이에 접속된 강유전성 커패시터를 갖는 MOS 트랜지스터를 구비한다. 워드 라인 (WL1, WL2,…, WLm) 과 플레이트 라인 (PL1, PL2, …, PLm) 은 X 디코더/플레이트 디코더 (2) 에 의해 제어된다.
또한, 더미 셀을 포함하는 더미 셀 어레이 (3) 는 비트 라인 (BL1,, BL2,,…,BLn,) 에 접속된다. 더미 셀 각각은 메모리 셀의 그것과 유사한 구성을 하고 있다. 그러나, 각 더미 셀의 커패시터의 커패시턴스는 메모리 셀 어레이 (1) 의 강유전성 커패시터의 커패시턴스의 거의 반이다. 더미 셀 어레이 (3) 의 더미 셀은 더미 셀 라인 디코더 (4) 에 의해 제어되는 더미 워드 라인 (DWL,) 에 접속된다.
또, 프리차지 MOS 트랜지스터를 구비한 프리차지 회로 (5) 는 비트 라인 (BL1,, BL2,,…,BLn,) 에 접속된다. 프리차지 회로 (5) 의 프리차지 트랜지스터는 비트 라인 프리차지 회로 (6) 에 의해 제어되는 재충전 비트 라인 (PBL) 에 접속된다. 이 경우, 비트 라인 (BL1,, BL2,,…,BLn,) 은 GND 에서 비트 라인 프리차지 회로 (6) 에 의해 프리차지된다.
또한, 전송 게이트 트랜지스터를 포함하는 전송 게이트 회로 (7) 가 비트 라인 (BL1,, BL2,,…,BLn,) 에 접속된다. 전송 게이트 트랜지스터는 전송 게이트 구동 회로 (8) 에 의해 제어되는 전송 게이트 라인 (TGL) 에 접속된다.
또, 감지 증폭기 (91, 92,…,9n) 는 전송 게이트 회로 (7) 의 외측 상의 비트 라인 (BL1,, BL2,,…,BLn,) 에 접속된다. 감지 증폭기 (91, 92,…,9n) 는 감지 증폭기 구동 회로 (10) 에 의해 제어되는 감지 인에이블 라인 (SAP, SAN) 에 접속된다.
또한, 오프셋 회로 (101, 102,…,10n) 는 비트 라인 (BL1,, BL2,,…,BLn,) 에 접속된다. 오프셋 회로 (101, 102,…10n) 는 오프셋 구동 회로 (12) 에 의해 제어되는 오프셋 유효 라인 (OV1, OV2) 에 접속된다.
Y선택 전송 게이트 (YST1, YST2,…,YSTn) 는 비트 라인 (BL1,, BL2,,…,BLn,) 과 입/출력 버스 (IO,) 사이에 접속된다. Y선택 전송 게이트 (YST1, YST2,…,YSTn) 중 하나는 Y디코더 (13) 에 의해 제어되는 Y선택 스위치 신호 (YSW1, YSW2,…,YSWn) 에 의해 선택된다.
X디코더/플레이트 디코더 (2), 더미 워드 라인 디코더 (4), 비트 라인 프리차지 회로 (6), 전송 게이트 구동 회로 (8), 감지 증폭기 구동 회로 (10) 및 오프셋 구동 회로 (12) 는 X어드레스 디코드와 어드레스 프리디코더 (14) 로부터의 제어 신호 (XP) 를 수신하여 동작된다. 한편, Y디코더 (13) 는 Y어드레스 디코드와 어드레스 프리디코더 (14) 로부터의 제어 신호 (YP) 를 수신하여 동작된다. 어드레스 프리디코더 (14) 는 어드레스 신호 (Ai), 판독/기록 신호 (R/), 로 어드레스 스트로브 신호 (), 컬럼 어드레스 스트로브 신호 () 등을 수신한다는 점을 주목하라.
도 1 의 FeRAM 장치의 부분 상세 회로도인 도 2 에서, 92와 같은 감지 증폭기는 비트 라인 () 과 BL2 사이에 접속된 교차 결합된 P채널 MOS 트랜지스터 (Qp1, Qp2) 및 감지 인에이블 라인 (SAP) 과, 비트 라인 () 과 BL2 사이에 접속된 N채널 MOS 트랜지스터 (Qn1, Qn2) 및 감지 인에이블 라인 (SAN) 으로 이루어져 있다.
또한, 112와 같은 오프셋 회로는 비트 라인 BL2 와사이의 교차 결합된 N채널 MOS 트랜지스터 (Qn3, Qn4) 와, 트랜지스터 (Qn3, Qn4) 의 드레인과 비트 라인 (BL2,) 사이에 접속된 스위칭 N채널 MOS 트랜지스터 (Qn5, Qn6) 로 구성되어 있다. 트랜지스터 (Qn5, Qn6) 는 각각 오프셋 유효 라인 (OV1, OV2) 에서 전압에 의해 제어된다.
도 1 과 도 2 의 FeRAM 장치의 정상 판독 동작을, 메모리 셀 (MC22) 의 데이터가 판독되는 도 3a 내지 도 3i를 참조하여 설명한다.
먼저, 시각 t1 에서 도 3a 에 도시된 바와 같이, 프리차지 비트 라인 (PBL) 에서의 전압은 하이(high=Vcc)에서 로우(low=GND)로 변경되고, 따라서 대기 모드에서 선택 모드로 들어간다. 그 결과, 비트 라인 (BL2,) 은 부동 상태에 있게 된다. 대기 모드에서, 비트 라인 (BL2,) 이 도 3i에 도시된 바와 같이 GND 에서 프리차지된다는 점을 주목하라.
다음, 시각 t2 에서 도 3b 에 도시된 바와 같이, 더미 워드 라인()에서의 전압은 로우(=GND)에서 하이(=Vcc+Vth+α)로 변경되고, 한편 더미 워드 라인(DWL)에서의 전압은 불변이다. 여기서, Vcc는 전원 전압을 가리키고, Vth는 N채널 MOS 트랜지스터의 임계 전압을 가리키며, α는 양의 값이다. 그러므로, 더미 워드 라인(DWL)에서의 전압이 Vcc+Vth+α일 때, 해당 더미 셀들의 스위칭 트랜지스터들은 완전히 턴온된다. 그러므로, 도 3i에 도시된 바와 같이, 비트 라인()에서의 전압은 더미 셀(DC)의 커패시턴스에 따라 기준 전압(VREF)까지 상승한다.
동시에, 도 3c 에 도시된 바와 같이 워드 라인(WL2)에서의 전압은 로우(=GND)에서 하이(=Vcc+Vth+α)로 변경되고, 한편 다른 워드 라인에서의 전압은 불변이다. 유사하게, 도 3d 에 도시된 바와 같이, 플레이트 라인(PL2)에서의 전압은 로우(=GND)에서 하이(=Vcc+Vth+α)로 변경되고, 다른 플레이트 라인에서의 전압은 불변이다. 그러므로, 도 3i 에 도시된 바와 같이, 비트 라인(BL2)에서의 전압은 메모리 셀(MC22)의 커패시턴스에 따라 판독 전압(V2)까지 상승한다. 일반적으로, 메모리 셀(MC22)의 커패시터가 “0”(변경된 상태)을 저장하면, 전압(V2)은 도 3i 에 도시된 바와 같이 기준 전압(VREF)보다 높다.
다음은, 시각 t3 에서 도 3e 에 도시된 바와 같이, 전송 게이트 라인(TGL)에서의 전압은 로우(=GND)에서 하이(=Vcc+Vth+α)로 변경된다. 또한, 도 3f 에 도시된 바와 같이, 감지 인에이블 라인(SAP)에서의 전압은 하이(=Vcc)에서 로우(=GND)로 변경되고 감지 인에이블 라인(SAN)에서의 전압은 로우(=GND)에서 하이(=Vcc)로 변경되고, 따라서 감지 모드로 들어간다. 그 결과, 도 3i 에 도시된 바와 같이, 비트 라인 BL2 와사이의 전위차는 감지 증폭기 (92) 의 동작에 의해 확대된다.
다음, 시각 t4 에서 도 3h 에 도시된 바와 같이, Y선택 스위치 신호(YSW2)는 로우(=GND)에서 하이(=Vcc)로 변경되고 한편, 다른 Y선택 스위치 신호는 불변이며, 따라서 판독 모드로 들어간다. 그 결과, 도 3i 에 도시된 바와 같이, 비트 라인 (BL2,)에서의 전압은 Y선택 전송 게이트(YST2)를 경유하여 입/출력 버스 (IO,) 로 각각 전송된다.
만약 동작이 기록 동작이라면, 입/출력 버스 (IO,) 에서의 전압은 Y선택 전송 게이트(YST2)를 경유하여 도 3i 에서 X로 표시된 바와 같이, 비트 라인 (BL2,) 으로 각각 전송된다.
다음, 시각 t5 에서 도 3h 에 도시된 바와 같이, Y선택 스위치 신호(YSW2)에서의 전압은 하이에서 로우로 복귀하고, 따라서 판독 모드를 끝낸다. 이 상태에서, 도 3i 에 도시된 바와 같이 비트 라인 (BL2,) 에서의 전압은 입/출력 버스 (IO,) 로부터 전기적으로 분리되고, 따라서 부동 상태로 된다.
다음, 시각 t6에서 도 3d 에 도시된 바와 같이, 플레이트 라인 (PL2) 에서의 전압은 하이에서 로우로 변경되고, 따라서 재기록(리프레시) 모드로 들어간다. 즉, 이 상태에서는, 메모리 셀(MC22)에서 스위칭 MOS 트랜지스터가 워드 라인(WL2)의 고전압에 의해 여전히 턴온되어 있으므로, 비트 라인(BL2)에서의 전하는 스위칭 MOS 트랜지스터를 경유하여 강유전성 커패시터의 노드로 전송된다. 이러한 재기록 동작은 활성화된 감지 증폭기 (92) 로 인해 확실하게 수행될 수 있다는 점을 주목하라.
다음, 시각 t7에서 도 3f 에 도시된 바와 같이, 감지 인에이블 라인(SAP)에서의 전압은 하이에서 로우로 변경되고 감지 인에이블 라인(SAN)에서의 전압도 하이에서 로우로 변경되며, 따라서 재기록 모드와 마찬가지로 감지 모드를 끝낸다.
최종적으로, 시각 t8에서 도 3a 에 도시된 바와 같이, 프리차지 비트 라인(PBL)에서의 전압은 하이에서 로우로 변경되고, 따라서 선택 모드에서 대기 모드로 복귀한다. 그 결과, 워드 라인(WL2) 은 재차 GND까지 프리차지된다.
전송 게이트 라인(TGL)에서의 전압이 도 3e 에 도시된 바와 같이 시각 t8 근방에서 하이에서 로우로 변경되는 점을 주목하라.
도 1 과 도 2 의 FeRAM 장치의 테스트 동작은, 메모리 셀(MC22)이 테스트되는 도 4a와 도 4i 를 참조하여 다음에 설명된다.
시각 t2′에서 메모리 셀(MC22)에 대한 테스트 동작에서, 시각 t2 후와 시각 t3 전에, 오프셋 회로 (112) 는 비트 라인 (BL2,)에서의 전압중 더 높은 것을 감소시키도록 동작하고, 이것은 판독 동작을 어렵게 한다. 그러므로, 만약 이러한 테스트 동작이 시핑(shipping) 전에 수행된다면, FeRAM 장치의 신뢰도는 확신할 수 있다.
좀더 자세히 설명하면, 도 4i 에 도시된 바와 같이, 비트 라인(BL2)에서의 전압이 시각 t2′전에 비트 라인 ()에서의 전압보다 높다면, 트랜지스터 Qn1을 통해 흐르는 ON 전류는 트랜지스터 Qn2를 통해 흐르는 ON 전류보다 크고, 트랜지스터 Qp1을 통해 흐르는 ON 전류는 트랜지스터 Qp2를 통해 흐르는 ON 전류보다 작다. 이러한 상태에서, 시각 t2′에서, 오프셋 유효 라인 (OV2) 에서의 전압은 로우(=GND)에서 하이(=Vcc)로 변경되고, 반면에, 오프셋 유효 라인 (OV1) 에서의 전압은 불변이다. 그러므로, 트랜지스터 (Qn4, Qn6) 를 통해 흐르는 전류는 트랜지스터 (Qn2)를 통해 흐르는 전류에 더해지고, 따라서 비트 라인(BL2)에서의 전압은 오프셋 전압 (ΔV) 에 의해 감소된다.
그러나, 도 1 과 도 2 의 FeRAM 장치에서는 오프셋 전압 (ΔV) 이와 같은 비트 라인에서의 전압이 크게 의존한다. 예컨대, 트랜지스터 (Qn4) 를 통해 흐르는 ON 전류는 그것의 소스-게이트 전압 즉, 비트 라인 () 에서의 전압에 의존한다. 즉, 비트 라인 () 에서의 전압이 클수록, 트랜지스터 (Qn4) 를 통해 흐르는 ON전류가 커진다. 그 결과, 도 5 에 도시된 바와 같이, 비트 라인 () 에서의 전압이 높을수록, 오프셋 전압 (ΔV) 이 커진다. 도 5 에서, 트랜지스터는 0.55㎛ 게이트 길이 설계를 이용하여 제조된다는 점을 주목하라.
그러므로, 도 1 과 도 2 의 FeRAM 장치에서, 오프셋 전압은 크게 동요하므로, 신뢰도가 높은 테스트를 수행할 수 없다.
본 발명의 제 1 실시예를 나타내는 도 6 에서, 오프셋 회로 (61) 는 도 2 의 오프셋 회로 (112) 대신에 제공된다. 비트 라인 (BL2,) 이외의 비트 라인에 동일한 오프셋 회로 (61) 가 접속되어 있는 점에 주목하라. 다른 오프셋 회로와 마찬가지로, 오프셋 회로 (61) 는 오프셋 제어 회로 (62) 에 의해 제어된다.
오프셋 회로 (61) 는 비트 라인 () 에 접속된 커패시터 (CD1) 와 비트 라인 (BL2) 에 접속된 커패시터 (CD2) 로 이루어져 있다.
오프셋 제어 회로 (62) 는 플레이트 라인 (PL1, PL3,…) 의 신호를 수신하기 위한 OR 회로 (621), OR 회로 (621) 의 출력 신호와 테스트 단자에서의 테스트 신호(TE)를 수신하기 위한 NAND 회로 (622) 및 오프셋 제어 신호 (OPL1) 를 발생시키기 위한 NAND 회로 (622) 의 출력 신호를 지연시키기 위한 지연 회로 (623) 로 이루어져 있다. 또한 오프셋 제어 회로 (62) 는 플레이트 라인 (PL2, PL4,…) 의 신호를 수신하기 위한 OR 회로 (624), OR 회로 (624) 의 출력 신호와 테스트 단자에서의 테스트 신호(TE)를 수신하기 위한 NAND 회로 (625) 및 오프셋 제어 신호 (OPL2) 를 발생시키기 위한 NAND 회로 (625) 의 출력 신호를 지연시키기 위한 지연 회로 (626) 로 이루어져 있다. 오프셋 제어 신호 (OPL1, OPL2) 는 오프셋 회로 (61) 의 커패시터 (CD1, CD2) 에 공급된다.
도 6 의 FeRAM 장치의 테스트 동작은 다음에 도 7a 내지 도 7i 를 참조하여 설명되고, 거기서 메모리 셀(MC22)이 테스트되고 테스트 신호(TE)는 “1”(하이)이다.
메모리 셀(MC22)에 대한 테스트 동작시에, 오프셋 제어 회로 (62) 는 도 7f 에 도시된 바와 같이, 시각 t2 후와 시각 t3전의 시각 t2′에서 오프셋 제어 신호(OPL2)를 발생시키기 위해 동작된다. 즉, 도 7d 에 도시된 바와 같이 시각 t2에서 플레이트 라인 (PL2) 에서의 전압이 로우에서 하이로 변경될 때, OR 회로 (624) 의 출력 신호가 로우에서 하이로 변경되어 NAND 회로 (625) 의 출력 신호는 하이에서 로우로 변경된다. 그 결과, 지연 회로 (626) 에 의해 결정된 지연 시간 후에, 지연된 출력 신호 즉, 오프셋 제어 신호 (OPL2) 가 도 7f 에 도시된 바와 같이 하이에서 로우로 변경된다. 그러므로, 비트 라인(BL2)에서의 전압은 다음과 같이 정해지는 오프셋 전압 (ΔV1) 에 의해 감소된다.
ΔV1=V2·CD/(CD+CB) (1)
여기서, V2 는 오프셋 동작 바로 전의, 비트 라인 (BL2) 에서의 전압이고,
CD는 커패시터 (CD2) 의 커패시턴스이며,
CB는 비트 라인 (BL2)의 기생 커패시턴스이다.
그 다음, 시각 T6에서 도 7d 에 도시된 바와 같이, 플레이트 라인(PL2)에서의 전압이 하이에서 로우로 변경될 때, OR 회로 (624) 의 출력 신호는 하이에서 로우로 변경되어, NAND 회로 (625) 의 출력 신호는 로우에서 하이로 변경된다. 그 결과, 지연 회로 (626) 에 의해 지연 시간이 결정된 후에, 지연된 출력 신호 즉, 오프셋 제어 신호 (OPL2) 가 도 7f 에 도시된 바와 같이, 로우에서 하이로 변경된다.
제 1 실시예에서, 오프셋 전압 (ΔV1 ) 은 BL2와 같은 비트 라인에서의 전압에 의존하지 않는다. 즉, 도 8 에 도시된 바와 같이, 비트 라인 (BL2) 에서의 전압이 더 높을지라도, 오프셋 전압 (ΔV1 ) 은 불변이다. 그러므로, 도 6 의 FeRAM 장치에서 오프셋 전압이 거의 동요하지 않으므로, 신뢰도가 높은 테스트를 수행할 수 있다.
본 발명의 제 2 실시예를 나타내는 도 9 에서, 오프셋 제어 회로 (62′) 는 도 6 의 오프셋 제어 회로 (62) 대신에 제공된다.
오프셋 제어 회로 (62′) 는 플레이트 라인 (PL2, PL4,…) 의 신호를 수신하기 위한 OR 회로 (621′), OR 회로 (621′) 의 출력 신호와 테스트 신호(TE)를 수신하기 위한 AND 회로 (622′) 및 오프셋 제어 신호 (OPL1) 를 발생시키기 위한 AND 회로 (622′) 의 출력 신호를 지연시키기 위한 지연 회로 (623′) 로 이루어져 있다. 또한 오프셋 제어 회로 (62′) 는 플레이트 라인 (PL1, PL3,…)의 신호를 수신하기 위한 OR 회로 (624′), OR 회로 (624′) 의 출력 신호와 테스트 신호(TE)를 수신하기 위한 AND 회로 (625′) 및 오프셋 제어 신호 (OPL2) 를 발생시키기 위한 NAND 회로 (625′) 의 출력 신호를 지연시키기 위한 지연 회로 (626′) 로 이루어져 있다.
도 9 의 FeRAM 장치의 테스트 동작은 다음에 도 10a 내지 도 10i 를 참조하여 설명되고, 거기서 메모리 셀(MC22)이 테스트되고 테스트 신호(TE)는 “1”(하이)이다.
메모리 셀(MC22)에 대한 테스트 동작시에, 오프셋 제어 회로 (62′) 는 도 10f 에 도시된 바와 같이, 시각 t2 후와 시각 t3전의 시각 t2′에서 오프셋 제어 신호 (OPL1) 를 발생시키기 위해 동작된다. 즉, 도 10d 에 도시된 바와 같이 시각 t2에서, 플레이트 라인 (PL2) 에서의 전압이 로우에서 하이로 변경될 때, OR 회로 (621′) 의 출력 신호가 로우에서 하이로 변경되어 AND 회로 (622′) 의 출력 신호가 로우에서 하이로 변경된다. 그 결과, 지연 회로 (623′) 에 의해 결정된 지연 시간 후에, 지연된 출력 신호 즉, 오프셋 제어 신호 (OPL1) 가 도 10f 에 도시된 바와 같이 로우에서 하이로 변경된다. 그러므로, 비트 라인 () 에서의 전압은 다음과 같이 정해지는 오프셋 전압 (ΔV2) 에 의해 증가한다.
ΔV2=VREF·CD/(CD+CB) (2)
여기서, VREF 는 오프셋 동작 바로 전의, 비트 라인 () 에서의 전압이고,
CD는 커패시터 (CD1) 의 커패시턴스이며,
CB는 비트 라인 () 의 기생 커패시턴스이다.
그 다음, 시각 T6에서 도 10d 에 도시된 바와 같이, 플레이트 라인 (PL2) 에서의 전압이 하이에서 로우로 변경될 때, OR 회로 (621′) 의 출력 신호는 하이에서 로우로 변경되어, AND 회로 (622′) 의 출력 신호가 하이에서 로우로 변경된다. 그 결과, 지연 회로 (623′) 에 의해 지연 시간이 결정된 후에, 지연된 출력 신호 즉, 오프셋 제어 신호 (OPL1) 가 도 10f 에 도시된 바와 같이, 하이에서 로우로 변경된다.
심지어 제 2 실시예에서도, 오프셋 전압 (ΔV2) 은 BL2와 같은 비트 라인에서의 전압에 의존하지 않는다.
그러므로, 도 9 의 FeRAM 장치에서 오프셋 전압이 거의 동요하지 않으므로, 신뢰도가 높은 테스트를 수행할 수 있다.
본 발명의 제 3 실시예를 나타내는 도 11 에서, 오프셋 제어 회로 (63) 는 도 6 과 도 9 의 오프셋 제어 회로 (62, 62′) 대신에 제공된다.
오프셋 제어 회로 (63) 는 플레이트 라인 (PL1, PL2, PL3, PL4,…) 의 신호를 수신하기 위한 OR 회로 (631), OR 회로 (631) 의 출력 신호를 지연시키는 지연 회로 (632), 지연 회로 (632) 의 출력 신호, 테스트 신호 (TE) 및 오프셋 제어 신호 (OPL1) 를 발생시키기 위해 플래그 신호 (FG) 의 반전된 신호를 수신하는 3상 버퍼 회로 (633a), 지연 회로 (632) 의 출력 신호, 테스트 신호 (TE) 및 오프셋 제어 신호 (OPL2) 를 발생시키기 위한 플래그 신호 (FG) 를 수신하는 3상 버퍼 회로 (633b) 및 플레이트 신호 (PL1, PL2, PL3, PL4,…) 의 모든 신호가 로우(=GND) 일 때 오프셋 제어 신호 (OPL1, OPL2) 가 Vcc/2 가 되도록 하기 위해 지연 회로 (632) 의 출력 신호를 수신하는 Vcc/2 발생 회로 (634) 로 이루어져 있다.
플래그 신호 (FG) 는 오프셋 방향을 결정하는 신호라는 점을 주목하라. 즉, 선택 모드에서, 비트 라인 (, BL2) 에서의 전압이 각각 하이와 로우일 때, 플래그 신호 (FG) 의 전압은 로우(=GND)이다. 반면에, 선택 모드에서 비트 라인 (, BL2) 에서의 전압이 각각 로우와 하이일 때는, 플래그 신호 (FG) 의 전압은 하이(=Vcc)이다. 플래그 신호 (FG) 는 미리 도 1 의 어드레스 프리디코더 (14) 에 의해 세트된다.
도 11 의 FeRAM 장치의 테스트 동작은 도 12a 내지 도 12i 를 참조하여 다음 에 설명되고, 그러한 경우에 메모리 셀 (MC22) 은 테스트 신호 (TE) 가 “1”(하이) 이고 플래그 신호 (FG) 가 “1”(하이) 인 조건하에서 테스트된다.
메모리 셀 (MC22) 에 대한 테스트 동작시에, 오프셋 제어 회로 (63) 는 도 12f 에 도시된 바와 같이, 시각 t2 후와 시각 t3전의 시각 t2′에서 오프셋 제어 신호 (OPL1, OPL2) 를 발생시키기 위해 동작된다. 즉, 도 12d 에 도시된 바와 같이 시각 t2에서, 플레이트 라인 (PL2) 에서의 전압이 로우에서 하이로 변경될 때, OR 회로 (631) 의 출력 신호는 로우에서 하이로 변경된다. 그 결과, 지연 회로 (632) 에 의해 결정된 지연 시간 후에, 지연된 출력 신호는 로우에서 하이로 변경된다. 그러므로, 도 12f 에 도시된 바와 같이 오프셋 제어 신호 (OPL1) 는 Vcc/2 에서 하이(=Vcc)로 변경된다. 그러므로, 비트 라인 () 에서의 전압은 공식 (2) 에 의해 정해지는 오프셋 전압 (ΔV2) 에 의해 증가한다.
동시에, 도 12f 에 도시된 바와 같이 오프셋 제어 신호 (OPL2) 는 Vcc/2 에서 로우(=GND) 로 변경된다. 그러므로, 비트 라인 (BL2) 에서의 전압은 공식 (1) 에 의해 정해지는 오프셋 전압 (ΔV1) 에 의해 감소한다.
그 다음, 시각 t6 에서 도 12d 에 도시된 바와 같이, 플레이트 라인 (PL2) 에서의 전압이 하이에서 로우로 변경될 때, OR 회로 (631) 의 출력 신호가 하이에서 로우로 변경된다. 그 결과, 지연 회로 (632) 에 의해 결정된 지연 시간 후에, 지연된 출력 신호는 하이에서 로우로 변경된다. 그러므로, 오프셋 제어 신호 (OPL1) 는 도 12f 에 도시된 바와 같이, 하이(=Vcc)에서 Vcc/2로 변경된다. 유사하게, 오프셋 제어 신호 (OPL2) 는 로우(=GND)에서 Vcc/2로 변경된다.
제 3 실시예에서도, 오프셋 전압 (ΔV1, ΔV2) 은 BL2 와 같은 비트 라인에서의 전압에 의존하지 않는다.
그러므로, 도 11 의 FeRAM 장치에서 오프셋 전압이 거의 동요하지 않으므로, 신뢰도가 높은 테스트를 수행할 수 있다.
도 6 의 FeRAM 장치의 변형을 나타내는 도 13 에서, 오프셋 회로 (61′) 는 도 6 의 오프셋 회로 (61) 대신에 제공되고, 오프셋 유효 회로 (13) 는 도 6 의 FeRAM 장치에 첨가된다.
도 13 의 오프셋 회로 (61′) 에서, N채널 MOS 트랜지스터 (Q1) 은 비트 라인 () 과 커패시터 (CD1) 사이에 접속되고, N채널 MOS 트랜지스터 (Q2) 은 비트 라인 (BL2) 과 커패시터 (CD2) 사이에 접속된다. 트랜지스터 (Q1, Q2) 는 각각 오프셋 유효 회로 (13) 의 오프셋 유효 신호 (OC1, OC2) 에 의해 제어된다. 즉, 오프셋 회로 (61′) 가 테스트 모드에 대해서 동작하도록 요구될 때에만, 트랜지스터 (Q1 또는 Q2) 가 턴온되어 커패시터 (CD1, CD2) 가 비트 라인 (또는 BL2) 에 접속된다. 그렇지 않으면, 트랜지스터 (Q1, Q2) 는 비트 라인 (, BL2) 으로부터 분리된 커패시터 (CD1, CD2) 를 전기적으로 분리시키기 위해 턴오프되어 그것의 기생 커패시턴스는 실질적으로 감소될 수 있다. 그 결과, 정상 동작 속도는 커패시터 (CD1, CD2) 의 존재에 거의 영향을 받지 않는다.
오프셋 유효 회로 (13) 는 워드 라인 (WL1, WL3,…) 의 신호를 수신하는 OR 회로 (131), OR 회로 (131) 의 출력 신호와 테스트 신호 (TE) 를 수신하는 AND 회로 (132) 및 오프셋 유효 신호 (OC1) 를 발생시키기 위해 AND 회로 (132) 의 출력 신호를 지연시키기 위한 지연 회로 (133) 로 이루어져 있다. 또한, 오프셋 유효 회로 (13) 는 워드 라인 (WL2, WL4,…) 의 신호를 수신하는 OR 회로 (134), OR 회로 (134) 의 출력 신호와 테스트 신호 (TE) 를 수신하는 AND 회로 (135) 및 오프셋 유효 신호 (OC2) 를 발생시키기 위한 AND 회로 (135) 의 출력 신호를 지연시키기 위한 지연 회로 (136) 로 이루어져 있다.
그러므로, 오프셋 유효 신호 (OC1, OC2) 는 각각 WL1과 WL2와 같은 워드 라인의 파형과 유사한 파형을 갖는다.
도 13 에 나타낸 도 6 의 변형은 도 9 와 도 11 에 예시된 본 발명의 제 2 및 제 3 실시예에 적용할 수 있다.
도 13 의 FeRAM 장치의 변형을 예시하는 도 14 에서, 오프셋 회로 (61″) 가 도 13 의 오프셋 회로 (61′) 대신에 제공되어, 트랜지스터 (Q1, Q2) 사이의 노드들과 커패시터 (CD1, CD2) 가 오프셋 회로 (61″) 가 동작하지 않을 때 부동 상태에 있는 것을 방지한다.
또한 오프셋 회로 (61″) 는 오프셋 회로 (61′) 의 소자 외에 ,N채널 MOS 트랜지스터 (Q3, Q4) 와 인버터 (I1, I2) 를 구비한다. 이 경우, 오프셋 동작은 비트 라인 (또는 BL2) 에서의 전압을 떨어뜨리기 위해 수행되므로 트랜지스터 (Q3, Q4) 사이의 노드는 접지된다.
도 14 에 예시된 바와 같은 도 13 의 변형은 도 9 와 도 11 에 예시된 바와 같은 본 발명의 제 2 및 제 3 실시예에 적용할 수 있다. 제 2 실시예에서, 오프셋 동작이 비트 라인 (또는 BL2) 에서의 전압을 끌어올리기 위해 수행되므로, Vcc 는 도 15a 에 예시된 바와 같이, 트랜지스터 (Q3, Q4) 사이의 노드에 인가된다. 반면에, 제 3 실시예에서는 비트 라인 (또는 BL2) 에서의 전압을 끌어올리거나 떨어뜨리기 위해 오프셋 동작이 수행되므로, 도 15b 에 도시된 바와 같이 트랜지스터 (Q3, Q4) 사이의 노드에 Vcc/2 가 인가된다.
상술한 실시예에서는, 하나의 메모리 셀의 접근이 그것의 해당 더미 셀의 접근와 연계되어 있는 1 트랜지스터, 1 커패시터 (1T/1C) 형의 동작 시스템이었다. 그러나, 본 발명은 도 13 의 FeRAM 장치의 변형인 도 16 에 예시된 바와 같이, 하나의 메모리 셀의 접근이 또다른 메모리 셀의 접근에 연계된 2 트랜지스터, 2 커패시터 (2T/2C) 형의 동작에도 적용할 수 있다. 도 16 에서, 더미 셀이 제거된 점을 주목하라. 예컨대, 만약 데이터 “0”이 메모리 셀 (MC12) 에 기록되면, 데이터 “1”이 메모리 셀 (MC22) 에 기록된다.
또한, 본 발명은 FeRAM 장치들 이외에 다른 반도체 메모리 장치에 적용할 수 있다.
상술한 바와 같이, 오프셋 전압이 거의 동요하지 않으므로 신뢰도가 높은 테스트가 수행될 수 있다.

Claims (18)

  1. 복수의 워드 라인 (WL1, WL2,…),
    복수의 비트 라인쌍 (BL1,, BL2,,…),
    상기 워드 라인중 하나와 상기 비트 라인중 하나 사이에 각각 접속된 복수의 메모리 셀들(MC11, MC12,…),
    상기 비트 라인들의 상기 쌍 사이의 전위차를 증폭하기 위하여, 상기 비트 라인들의 한 쌍에 접속된 복수의 감지 증폭기 (91, 92,…) 및
    상기 감지 증폭기가 동작하기 전에 상기 비트 라인들의 상기 쌍 사이의 전위차를 줄이기 위해, 상기 비트 라인들의 상기 쌍중 적어도 하나에 오프셋 전압 (ΔV1, ΔV2) 을 인가하기 위해 상기 비트 라인들의 한 쌍에 각각 접속된 복수의 오프셋 회로 (61, 61′, 61″) 를 구비하고,
    상기 오프셋 전압은 상기 비트 라인들에서의 전압에 독립적인 것을 특징으로 하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 오프셋 회로 (61) 는
    상기 비트 라인들의 상기 쌍중 하나에 각각 접속된 제 1 및 제 2 커패시터 (CD1,CD2) 및
    오프셋 제어 신호 (OPL1, OPL2) 를 상기 제 1 및 제 2 커패시터중 하나에 공급하기 위해 상기 제 1 및 제 2 커패시터에 접속된 오프셋 제어 회로 (62) 를 구비하고
    상기 오프셋 제어 신호는 테스트 모드 동안에 제 1 레벨에서 제 2 레벨로 변경되는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제 2 항에 있어서,
    상기 제 1 및 제 2 커패시터중 상기 하나가 상기 비트 라인들의 상기 쌍중 다른 것보다 높은 전압을 갖는 상기 비트 라인들의 상기 쌍중 하나에 접속되고,
    상기 제 1 레벨이 전원 전압이고 상기 제 2 레벨이 접지 전압인 것을 특징으로 하는 반도체 메모리 장치.
  4. 제 2 항에 있어서,
    상기 제 1 및 제 2 커패시터들중 상기 하나는 상기 비트 라인들의 상기 쌍의 다른 것보다 낮은 전압을 가진 상기 비트 라인들의 상기 쌍중 하나에 접속되어 있고,
    상기 제 1 레벨은 접지 전압이고 상기 제 2 레벨은 전원 전압인 것을 특징으로 하는 반도체 메모리 장치.
  5. 제 1 항에 있어서,
    상기 오프셋 회로 (61) 는
    상기 비트 라인들의 상기 쌍중 하나에 각각 접속되어 있는 제 1 및 제 2 커패시터 (CD1, CD2) 및
    제 1 및 제 2 오프셋 제어 신호 (OPL1, OPL2) 를 상기 제 1 및 제 2 커패시터에 공급하기 위해 상기 제 1 및 제 2 커패시터에 접속된 오프셋 제어 회로 (63) 를 구비하고
    상기 제 1 오프셋 제어 신호는 테스트 모드 동안에, 제 1 및 제 2 레벨 (Vcc, GND) 사이의 중간 레벨 (Vcc/2) 에서 상기 제 1 및 제 2 레벨중 하나로 변경되고,
    상기 제 2 오프셋 제어 신호는 테스트 모드 동안에, 제 1 및 제 2 레벨 (Vcc, GND) 사이의 상기 중간 레벨에서 상기 제 1 및 제 2 레벨중 다른 하나로 변경되는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제 2 항에 있어서,
    상기 오프셋 회로 (61) 는
    상기 제 1 커패시터와 상기 비트 라인들의 상기 쌍중 하나 사이에 접속된 제 1 전계 효과 트랜지스터 (Q1),
    상기 제 2 커패시터와 상기 비트 라인들의 상기 쌍중 다른 하나 사이에 접속된 제 2 전계 효과 트랜지스터 (Q2) 및
    상기 테스트 모드 동안에 상기 제 1 및 제 2 전계 효과 트랜지스터중 적어도 하나를 턴온시키기 위해 상기 제 1 및 제 2 전계 효과 트랜지스터의 게이트에 접속된 오프셋 유효 회로 (13) 를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제 6 항에 있어서,
    상기 오프셋 회로는
    상기 제 1 커패시터와 한정된 전압이 인가되는 노드 사이에 접속된 제 3 전계 효과 트랜지스터 (Q3),
    상기 제 2 커패시터와 상기 노드 사이에 접속된 제 4 전계 효과 트랜지스터 (Q4),
    상기 제 3 전계 효과 트랜지스터의 게이트와 상기 오프셋 유효 회로 사이에 접속된 제 1 인버터 (I1) 및
    상기 제 4 전계 효과 트랜지스터의 게이트와 상기 오프셋 유효 회로 사이에 접속된 제 2 인버터 (I2) 를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제 7 항에 있어서,
    상기 한정된 전압은 상기 제 1 및 제 2 레벨중 하나인 것을 특징으로 하는 반도체 메모리 장치.
  9. 제 7 항에 있어서,
    상기 한정된 전압은 상기 제 1 및 제 2 레벨 사이의 중간 레벨인 것을 특징으로 하는 반도체 메모리 장치.
  10. 복수의 워드 라인 (WL1, WL2,…),
    복수의 플레이트 라인 (PL1, PL2,…),
    복수의 비트 라인쌍 (BL1,, BL2,,…),
    상기 워드 라인들중 하나, 상기 플레이트 라인들중 하나 및 상기 비트 라인들중 하나에 각각 접속된 1 트랜지스터, 1 강유전성 커패시터형의 복수의 메모리 셀들(MC11, MC12,…),
    상기 비트 라인들의 상기 쌍 사이에 전위차를 증폭하기 위하여, 상기 비트 라인들의 한 쌍에 접속된 복수의 감지 증폭기 (91, 92,…) 및
    상기 감지 증폭기가 동작하기 전에 상기 비트 라인들의 상기 쌍 사이의 전위차를 줄이기 위해 상기 비트 라인들의 상기 쌍중 적어도 하나에 오프셋 전압 (ΔV1, ΔV2) 을 인가하기 위해 상기 비트 라인들의 한 쌍에 각각 접속된 복수의 오프셋 회로 (61, 61′,61″) 를 구비하고,
    상기 오프셋 전압은 상기 비트 라인들에서의 전압에 독립적인 것을 특징으로 하는 강유전성 RAM 장치.
  11. 제 10 항에 있어서,
    상기 오프셋 회로 (61) 는
    상기 비트 라인들의 상기 쌍중 하나에 각각 접속된 제 1 및 제 2 커패시터 (CD1,CD2) 및
    상기 테스트 단자에서의 전압이 하이일 때, 상기 플레이트 라인에서의 전압에 따라 오프셋 제어 신호 (OPL1, OPL2) 를 상기 제 1 및 제 2 커패시터중 하나에 공급하기 위해 상기 제 1 및 제 2 커패시터, 상기 플레이트 라인 및 테스트 단자 (TE) 에 접속된 오프셋 제어 회로 (62) 를 구비하고
    테스트 모드 동안에, 상기 오프셋 제어 신호는 제 1 레벨에서 제 2 레벨로 변경되는 것을 특징으로 하는 강유전성 RAM 장치.
  12. 제 11 항에 있어서,
    상기 제 1 및 제 2 커패시터중 상기 하나가 상기 비트 라인들중 상기 쌍의 다른 것보다 높은 전압을 갖는 상기 비트 라인들의 상기 쌍중 하나에 접속되고,
    상기 제 1 레벨이 전원 전압이고 상기 제 2 레벨이 접지 전압인 것을 특징으로 하는 강유전성 RAM 장치.
  13. 제 11 항에 있어서,
    상기 제 1 및 제 2 커패시터들중 상기 하나는 상기 비트 라인들중 상기 쌍의 다른 것보다 낮은 전압을 가진 상기 비트 라인들의 상기 쌍중 하나에 접속되어 있고,
    상기 제 1 레벨은 접지 전압이고 상기 제 2 레벨은 전원 전압인 것을 특징으로 하는 강유전성 RAM 장치.
  14. 제 10 항에 있어서,
    상기 오프셋 회로 (61) 는
    상기 비트 라인들의 상기 쌍중 하나에 각각 접속되어 있는 제 1 및 제 2 커패시터 (CD1, CD2) 및
    제 1 및 제 2 오프셋 제어 신호 (OPL1, OPL2) 를 상기 테스트 단자에서의 전압이 하이일 때 상기 플레이트 라인에서의 전압에 따라 상기 제 1 및 제 2 커패시터에 공급하기 위해 상기 제 1 및 제 2 커패시터, 상기 플레이트 라인 및 테스트 단자에 접속된 오프셋 제어 회로 (63) 를 구비하고,
    상기 제 1 오프셋 제어 신호는 테스트 모드 동안에, 제 1 및 제 2 레벨 (Vcc, GND) 사이의 중간 레벨 (Vcc/2)에서 상기 제 1 및 제 2 레벨중 하나로 변경되고
    상기 제 2 오프셋 제어 신호는 상기 테스트 모드 동안에, 제 1 및 제 2 레벨 사이의 상기 중간 레벨에서 상기 제 1 및 제 2 레벨중 다른 하나로 변경되는 것을 특징으로 하는 강유전성 RAM 장치.
  15. 제 11 항에 있어서,
    상기 오프셋 회로 (61) 는
    상기 제 1 커패시터와 상기 비트 라인들의 상기 쌍중 하나 사이에 접속된 제 1 전계 효과 트랜지스터 (Q1),
    상기 제 2 커패시터와 상기 비트 라인들의 상기 쌍중 다른 하나 사이에 접속된 제 2 전계 효과 트랜지스터 (Q2) 및
    상기 제 1 및 제 2 전계 효과 트랜지스터중 적어도 하나를, 상기 테스트 단자에서의 전압이 하이일 때 상기 워드 라인에서의 전압에 따라 턴온시키기 위해 상기 제 1 및 제 2 전계 효과 트랜지스터의 게이트, 상기 워드 라인 및 상기 테스트 단자에 접속된 오프셋 유효 회로 (13) 를 더 구비하는 것을 특징으로 하는 강유전성 RAM 장치.
  16. 제 15 항에 있어서,
    상기 오프셋 회로는
    상기 제 1 커패시터와 한정된 전압이 인가되는 노드 사이에 접속된 제 3 전계 효과 트랜지스터 (Q3),
    상기 제 2 커패시터와 상기 노드 사이에 접속된 제 4 전계 효과 트랜지스터 (Q4),
    상기 제 3 전계 효과 트랜지스터의 게이트와 상기 오프셋 유효 회로 사이에 접속된 제 1 인버터 (I1) 및
    상기 제 4 전계 효과 트랜지스터의 게이트와 상기 오프셋 유효 회로 사이에 접속된 제 2 인버터 (I2) 를 더 구비하는 것을 특징으로 하는 강유전성 RAM 장치.
  17. 제 16 항에 있어서,
    상기 한정된 전압은 상기 제 1 및 제 2 레벨중 하나인 것을 특징으로 하는 강유전성 RAM 장치.
  18. 제 16 항에 있어서,
    상기 한정된 전압은 상기 제 1 및 제 2 레벨 사이의 중간 레벨인 것을 특징으로 하는 강유전성 RAM 장치.
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