KR100748556B1 - 강유전체 메모리 장치 및 그것의 구동방법 - Google Patents

강유전체 메모리 장치 및 그것의 구동방법 Download PDF

Info

Publication number
KR100748556B1
KR100748556B1 KR1020050112453A KR20050112453A KR100748556B1 KR 100748556 B1 KR100748556 B1 KR 100748556B1 KR 1020050112453 A KR1020050112453 A KR 1020050112453A KR 20050112453 A KR20050112453 A KR 20050112453A KR 100748556 B1 KR100748556 B1 KR 100748556B1
Authority
KR
South Korea
Prior art keywords
voltage
bit line
ferroelectric memory
offset
mode
Prior art date
Application number
KR1020050112453A
Other languages
English (en)
Other versions
KR20070054445A (ko
Inventor
전병길
이강운
민병준
이한주
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020050112453A priority Critical patent/KR100748556B1/ko
Priority to US11/602,280 priority patent/US7477536B2/en
Publication of KR20070054445A publication Critical patent/KR20070054445A/ko
Application granted granted Critical
Publication of KR100748556B1 publication Critical patent/KR100748556B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G11C11/225—Auxiliary circuits
    • G11C11/2273—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G11C11/225—Auxiliary circuits
    • G11C11/2297—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits

Abstract

여기에 개시된 본 발명에 의한 강유전체 메모리 장치는, 제 1 비트 라인에 연결된 복수 개의 강유전체 메모리 셀들과 제 2 비트라인에 연결된 레퍼런스 셀을 포함하는 메모리 셀 어레이와, 제 1 모드시 상기 강유전체 메모리 셀에 유기된 챠지의 양을 평가하고 제 2 모드시 상기 강유전체 메모리 셀에 저장된 데이터를 감지하는 감지 증폭회로를 포함한다. 상기 감지 증폭 회로는 제 1 모드시 외부로부터 인가된 전압을 상기 기준전압으로서 발생하고 제 2 모드시 상기 레퍼런스 셀로부터 상기 제 2 비트라인에게 제공되는 전압과 오프셋 노드에 충전된 전압에 응답해서 기준전압을 발생한다.

Description

강유전체 메모리 장치 및 그것의 구동방법{FERROELECTRICS RANDOME ACCESS MEMORY DEVICE AND DRIVING METHOD FOR THE SAME}
도 1은 일반적인 강유전체 메모리 셀의 구성을 보여주는 회로도;
도 2는 데이터 상태에 따라 강유전체 메모리 장치의 비트 라인에 유기되는 전압의 시간에 따른 변화량을 보여주는 도면;
도 3은 본 발명의 실시예에 따른 강유전체 메모리 장치의 개략적인 구성을 보여주는 블록도;
도 4는 도 3에 도시된 감지 증폭 회로의 상세 구성을 보여주는 회로도;
도 5는 강유전체 메모리 셀에 저장되어 있는 데이터 상태에 따라 비트 라인에 유기되는 전압과, 상기 데이터를 감지하는데 사용되는 기준전압의 시간에 따른 변화를 보여주는 도면;
도 6은 본 발명의 실시예에 따른 감지 증폭 회로의 정상 읽기 동작을 설명하기 위한 동작 타이밍도; 그리고
도 7은 본 발명의 실시예에 따른 감지 증폭 회로의 챠지 평가 동작을 설명하기 위한 동작 타이밍도이다.
*도면의 주요 부분에 대한 부호의 설명*
110 : 메인 셀 어레이 120 ; 레퍼런스 셀 어레이
200 : 감지 증폭 회로 210 : 디스챠지부
230 : 제 1 증폭부 250 : 기준전압발생부
270 : 제 2 증폭부
본 발명은 불휘발성 반도체 메모리 장치에 관한 것으로, 좀 더 구체적으로는 강유전체 커패시턴스 메모리 셀을 이용한 강유전체 메모리 장치(ferroelectrics random access memory ; FRAM) 및 그것의 구동 방법에 관한 것이다.
반도체 메모리 장치는 크게 휘발성 반도체 메모리 장치(volatile semiconductor memory device)와 불 휘발성 반도체 메모리 장치(non-volatile semiconductor memory device)로 구분된다. 휘발성 반도체 메모리 장치는 다시 다이내믹 랜덤 액세스 메모리(dynamic random access memory)와 스태틱 랜덤 액세스 메모리(static random access memory)로 구분된다. 휘발성 반도체 메모리 장치는 읽고 쓰는 속도가 빠르지만 외부 전원 공급이 끊기면 저장된 내용이 사라져 버리는 단점이 있다. 반면에, 불 휘발성 반도체 메모리 장치는 외부 전원 공급이 중단되더라도 그 내용을 보존한다. 그러므로, 불 휘발성 반도체 메모리 장치는 전원의 공급 여부에 관계없이 보존되어야 할 내용을 기억시키는 데 쓰인다.
불 휘발성 반도체 메모리 장치에서도 특히 강유전체 메모리 장치는, DRAM(Dynamic Random Access Memory) 수준의 고속 데이터 처리가 가능하면서도, 전 력 소모가 적고, 충격에 강한 특징을 가진다. 이와 같은 특징 때문에 강유전체 메모리 장치는 다양한 종류의 휴대용 전자 기기의 주기억장치로서, 또는 음성이나 이미지를 기록하는 기록매체로서 사용되고 있다.
도 1은 일반적인 강유전체 메모리 셀(MC)의 구성을 보여주는 회로도이다.
도 1을 참조하면, 강유전체 메모리 셀(MC)은 하나의 스위칭 트랜지스터(Tr)와 하나의 강유전체 커패시터(Cf)로 구성된다. 스위칭 트랜지스터(Tr)의 일 전극은 비트 라인(BL)에 연결되고, 그것의 다른 전극은 강유전체 커패시터(Cf)의 일 전극에 연결된다. 그리고, 스위칭 트랜지스터(Tr)의 게이트는 워드 라인에 연결되고, 강유전체 커패시터(Cf)의 타 전극은 플레이트 라인(plate line: PL)에 연결된다.
강유전체 메모리 셀(MC)은 강유전체 커패시터(Cf)의 전기적인 분극(polarization)에 기초하여 로직 상태(logic state)를 저장한다. 강유전체 커패시터(Cf)의 양 전극들 사이에는 PZT(lead zirconate titanate)와 같은 강유전체가 형성된다. 강유전체 커패시터(Cf)의 전극들(또는 플레이트들)에 전압이 인가될 때, 강유전체는 전계 방향으로 분극된다. 강유전체 커패시터(Cf)의 분극 상태를 변화시키기 위한 스위칭 드레솔드(switching threshold)를 강제 전압(coercive voltage)이라 한다. 강유전체 커패시터(Cf)는 히스테리시스(hysterisis) 특성을 나타내며, 분극 상태에 대응되는 전류가 커패시터로 흐르게 된다. 커패시터(Cf)에 인가되는 전압이 강제 전압보다 크면, 강유전체 커패시터(Cf)는 인가된 전압의 극성에 따라 분극 상태들을 변화시킨다. 강유전체 커패시터(Cf)의 분극 상태는 전원이 제거된 후에도 그대로 유지된다. 이와 같은 분극 특성으로 인해 강유전체 메모리 장치는 불휘발성 메모리로서의 특성을 나타내게 된다.
그러나, 강유전체 커패시터(Cf)는 높은 유전율(permittivity)을 갖기 때문에, 상당히 큰 커패시턴스 값을 갖는다. 게다가, 하나의 플레이트 라인(PL)에는 매우 많은 개수의 강유전체 커패시터들이 연결되기 때문에, 상기 플레이트 라인(PL)에 인가되는 펄스 신호는 상당히 긴 지연 시간(또는 긴 상승 시간)을 갖는다. 이러한 지연 시간은 강유전체 메모리 장치의 동작 속도를 느리게 하는 주요 원인으로 작용한다. 그러므로, 강유전체 메모리 장치의 동작 속도를 향상시킬 수 있는 방안이 필수적으로 요구된다.
한편, 강유전체 메모리 셀(MC)에 저장된 데이터는 다음과 같이 읽혀진다. 먼저, 메모리 셀의 강유전체 커패시터(Cf)의 전극들 양단에 전압이 인가된다. 그 다음에, 상기 메모리 셀(MC)에 연결된 비트 라인(BL) 상에 유기되는 전하들의 변화량이 감지된다. 비트 라인(BL) 상에 유기된 전하들의 변화량, 즉, 비트 라인(BL) 상의 전압 변화를 감지하기 위해서는, 데이터 "1"에 대응하는 전압과 데이터 "0"에 대응하는 전압의 중간 레벨을 갖는 기준 전압(Vref)을 발생하는 회로를 필요로 한다. 일반적으로, 상기 기준 전압(Vref)은 메모리 셀(MC)과 동일한 특성을 갖는 강유전체 커패시터(Cf)를 포함하는 레퍼런스 셀(reference cell)을 이용하여 생성한다.
메모리 셀(MC) 내의 강유전체 커패시터(Cf)의 분극 상태를 감지하는 데 있어서 주된 문제점은 시간의 경과에 따라 강유전체 커패시터(Cf)의 전계/분극 특성 루프(히스테리시스 루프)가 변화한다는 점이다. 일반적으로, 시간이 경과함에 따라 강유전체 커패시터(Cf)의 히스테리시스 곡선은 쇠약해지는 특성을 갖는다. 이는 전계/분극 순환시 강유전체의 적어도 일부분에서 생기는 비반전성(non-reversibility)으로 인한 근본적인 물질적 현상이다. 이 외에도, 강유전체 메모리 셀(MC)은 시간이 경과함에 따라 비트 라인(BL)에 유기되는 전압이 변화하는 특징을 갖는다. 시간에 따라 비트 라인(BL)에 유기되는 전압의 변화를 살펴보면 다음과 같다.
도 2는 데이터 상태에 따라 강유전체 메모리 장치의 비트 라인(BL)에 유기되는 전압의 시간에 따른 변화량을 보여주는 도면이다.
도 2를 참조하면, 데이터 "1"(D1)에 대응하는 비트 라인 전압이 감소하는 비율과 데이터 "0"(D0)에 대응하는 비트 라인 전압이 증가하는 비율이 서로 다름을 알 수 있다. 따라서, 소정의 시간(t1)이 경과하게 되면 데이터 "1"에 대응하는 비트 라인 전압(D1)과 기준 전압(Vref) 간의 감지 마진(MD1)과, 데이터 "0"에 대응하는 비트 라인 전압(D0)과 기준 전압(Vref) 간의 감지 마진(MD2)은, 서로 다른 비율로 감소하게 된다. 그로 인해, 소정의 시간(t1)이 경과한 후에는 데이터 "1"의 비트 라인 전압(D1)과 데이터 "0"의 비트 라인 전압(D0)의 중간값을 갖는 기준 전압(Vref)을 생성하는 것은 불가능하다. 이는 강유전체 메모리 장치의 신뢰성이 저하됨을 의미한다. 따라서, 강유전체 메모리 장치의 안정적인 동작과 신뢰성을 보장할 수 있는 방안이 필수적으로 요구된다. 또한, 강유전체 메모리 장치의 안정적인 동작과 신뢰성을 보장하기 위해서는 강유전체 메모리 장치의 셀 특성을 정확하게 분석할 수 있는 방안이 선행되어야 할 것이다.
따라서, 본 발명의 목적은 안정된 감지 마진을 제공할 수 있는 강유전체 메모리 장치 및 그것의 구동 방법을 제공하는 데 있다.
본 발명의 다른 목적은 고속으로 동작할 수 있는 강유전체 메모리 장치 및 그것의 구동 방법을 제공하는 데 있다.
본 발명의 또 다른 목적은 셀 특성을 평가할 수 있는 강유전체 메모리 장치 및 그것의 구동 방법을 제공하는 데 있다.
상기의 과제를 이루기 위하여 본 발명에 의한 강유전체 메모리 장치는, 제 1 비트 라인에 연결된 복수 개의 강유전체 메모리 셀들과, 제 2 비트라인에 연결된 레퍼런스 셀을 포함하는 메모리 셀 어레이; 제 1 모드시 상기 강유전체 메모리 셀에 유기된 챠지의 양을 평가하고, 제 2 모드시 상기 강유전체 메모리 셀에 저장된 데이터를 감지하는 감지 증폭회로를 포함한다. 여기서, 상기 감지 증폭 회로는, 상기 제 1 모드시 외부로부터 인가된 전압을 상기 기준전압으로서 발생하고, 상기 제 2 모드시 상기 레퍼런스 셀로부터 상기 제 2 비트라인에게 제공되는 전압과 오프셋 노드에 충전된 전압에 응답해서 기준전압을 발생하는 기준전압발생부; 그리고 선택된 강유전체 메모리 셀로부터 상기 제 1 비트라인에게 제공되는 전압과 상기 기준전압의 차이를 감지하여 증폭하는 증폭부를 포함하는 것을 특징으로 한다.
이 실시예에 있어서, 상기 감지 증폭 회로는, 상기 제 1 및 제 2 비트라인들을 접지 레벨로 초기화하는 디스챠지부를 더 포함하는 것을 특징으로 한다.
이 실시예에 있어서, 상기 제 1 모드시 상기 기준전압은 가변되는 것을 특징으로 한다.
이 실시예에 있어서, 상기 제 2 모드시 상기 기준전압은 상기 레퍼런스 셀에 1의 데이터가 저장되었을 때 발생되는 전압과, 상기 레퍼런스 셀에 0의 데이터가 저장되었을 때 발생되는 전압의 중심 값 보다 낮은 것을 특징으로 한다.
이 실시예에 있어서, 상기 제 2 모드시 상기 기준전압은 상기 오프셋 노드의 커패시턴스 값과 반비례하는 것을 특징으로 한다.
이 실시예에 있어서, 상기 기준전압발생부는 상기 제 1 비트라인과 오프셋 노드 사이에 연결되어 상기 제 1 비트라인으로부터 상기 오프셋 노드로 제공되는 전압을 스위칭하는 제 1 스위치; 상기 오프셋 노드와 상기 제 2 비트라인 사이에 연결되어 상기 제 2 비트라인으로부터 상기 오프셋 노드로 제공되는 전압을 스위칭하는 제 2 스위치; 상기 오프셋 노드로 제공되는 전압으로 상기 오프셋 노드를 충전하는 오프셋 충전부; 상기 제 1 모드시 상기 외부로부터 인가된 전압을 상기 오프셋 노드에게 직접 제공하는 제 3 스위치; 그리고 상기 오프셋 노드의 전압과, 인접한 두 개의 제 2 비트라인들에 제공되는 전압을 평활화하여 상기 기준전압을 발생하는 평활화부를 포함하는 것을 특징으로 한다.
상기의 과제를 이루기 위하여 본 발명에 의한 강유전체 메모리 셀에 유기된 챠지의 양을 평가하는 제 1 모드의 동작과, 상기 강유전체 메모리 셀에 저장된 데이터를 감지하는 제 2 모드의 동작을 수행하는 강유전체 메모리 장치의 구동 방법은, 복수 개의 강유전체 메모리 셀들과 연결된 제 1 비트라인과, 레퍼런스 셀과 연 결된 제 2 비트라인을 접지 레벨로 초기화하는 단계; 상기 제 1 모드시 외부로부터 인가된 전압을 기준전압으로서 발생하는 단계; 상기 제 2 모드시 상기 레퍼런스 셀로부터 상기 제 2 비트라인에게 제공되는 전압과 오프셋 노드에 충전된 전압에 응답하여 상기 기준전압을 발생하는 단계; 그리고 선택된 강유전체 메모리 셀로부터 상기 제 1 비트라인에게 제공되는 전압과 상기 기준전압의 차이를 감지하여 증폭하는 단계를 포함하는 것을 특징으로 한다.
이 실시예에 있어서, 상기 제 1 모드시 상기 기준전압은 가변되는 것을 특징으로 한다.
이 실시예에 있어서, 상기 제 2 모드시 상기 기준전압은 상기 레퍼런스 셀에 1의 데이터가 저장되었을 때 발생되는 전압과, 상기 레퍼런스 셀에 0의 데이터가 저장되었을 때 발생되는 전압의 중심 값 보다 낮은 것을 특징으로 한다.
이 실시예에 있어서, 상기 제 2 모드시 상기 기준전압은 상기 오프셋 노드의 커패시턴스 값과 반비례하는 것을 특징으로 한다.
이 실시예에 있어서, 상기 제 1 모드시 상기 기준 전압을 발생하는 단계는 상기 레퍼런스 셀을 비활성화하고, 외부로부터 오프셋 전압을 인가하는 단계; 테스트 될 강유전체 메모리 셀을 선택하는 단계; 상기 선택된 강유전체 메모리 셀로부터 상기 제 1 비트라인에게 제공되는 전압이 오프셋 노드로 인가되는 것을 차단하는 단계; 상기 오프셋 전압을 상기 오프셋 노드에게 직접 제공하는 단계; 그리고 상기 오프셋 노드의 전압을 상기 제 2 비트라인에게 상기 기준 전압으로서 출력하는 단계를 포함하는 것을 특징으로 한다.
이 실시예에 있어서, 상기 제 1 모드시 상기 기준 전압을 발생하는 단계는, 상기 제 2 비트라인과, 상기 제 2 비트라인에 인접해 있는 다른 하나의 제 2 비트라인에게 제공되는 전압을 평활화하는 단계를 더 포함하는 것을 특징으로 한다.
이 실시예에 있어서, 상기 평활화 결과는 상기 오프셋 전압에 해당되는 것을 특징으로 한다.
이 실시예에 있어서, 상기 제 2 모드시 상기 기준 전압을 발생하는 단계는, 감지될 강유전체 메모리 셀과, 상기 강유전체 메모리 셀에 대응되는 레퍼런스 셀을 선택하는 단계; 상기 선택된 강유전체 메모리 셀로부터 상기 제 1 비트라인에게 제공되는 전압이 오프셋 노드로 인가되는 것을 차단하는 단계; 상기 선택된 레퍼런스 셀로부터 상기 제 2 비트라인에게 제공되는 전압을 이용하여 상기 오프셋 노드를 충전하는 단계; 그리고 상기 오프셋 노드의 전압과, 상기 제 2 비트라인과, 상기 제 2 비트라인에 인접해 있는 다른 하나의 제 2 비트라인의 전압을 평활화하여 상기 기준전압을 발생하는 단계를 포함하는 것을 특징으로 한다.
(실시예)
이하 본 발명에 따른 실시예를 첨부된 도면을 참조하여 상세히 설명한다.
본 발명의 신규한 강유전체 메모리 장치는, 제 1 비트 라인에 연결된 복수 개의 강유전체 메모리 셀들과 제 2 비트라인에 연결된 레퍼런스 셀을 포함하는 메모리 셀 어레이와, 제 1 모드시 상기 강유전체 메모리 셀에 유기된 챠지의 양을 평가하고 제 2 모드시 상기 강유전체 메모리 셀에 저장된 데이터를 감지하는 감지 증폭회로를 포함한다. 상기 감지 증폭 회로는 제 1 모드시에는 외부로부터 인가된 전 압을 상기 기준전압으로서 발생하고 제 2 모드시에는 상기 레퍼런스 셀로부터 상기 제 2 비트라인에게 제공되는 전압과 오프셋 노드에 충전된 전압에 응답해서 기준전압을 발생하는 구성을 갖는다. 이에 대한 상세 구성은 다음과 같다.
도 3은 본 발명의 실시예에 따른 강유전체 메모리 장치의 개략적인 구성을 보여주는 블록도이고, 도 4는 도 3에 도시된 감지 증폭 회로(200)의 상세 구성을 보여주는 회로도이다.
도 3을 참조하면, 강유전체 메모리 장치는 메모리 셀 어레이(10)와 감지 증폭부(20)를 포함한다. 메모리 셀 어레이(10)는 메인 셀 어레이(110)와 레퍼런스 셀 어레이(120)를 포함한다. 메인 셀 어레이(110)는 복수 개의 강유전체 메모리 셀들(MC)로 구성된다. 레퍼런스 셀 어레이(120)는 강유전체 메모리 셀들(MC)과 동일 또는 유사한 구성을 갖는 레퍼런스 셀들(RC0, RC1)로 구성된다.
메인 셀 어레이(110)에서 강유전체 메모리 셀들(MC)과 접속된 각 행은, 하나의 워드 라인과 하나의 플레이트 라인으로 구성되거나, 또는 하나의 플레이트 라인이 두 개의 워드 라인들에 공유되도록 구성될 수 있다. 레퍼런스 셀 어레이(120)에서 레퍼런스 셀들(RC0, RC1)과 연결된 각 행은 메인 셀 어레이(110)의 각 행의 구성과 동일 또는 유사한 구성을 갖는다. 도 3에서는 하나의 플레이트 라인이 두 개의 워드 라인들에 공유되는 구성을 갖는 메인 셀 어레이(110) 및 레퍼런스 셀 어레이(120)의 구성이 예시되어 있다. 도 3에서 각 열은 한 쌍의 비트 라인들(BLi_E, BLi_O)로 구성된다.
강유전체 메모리 셀(MC)은 스위칭 트랜지스터(Tr)와 강유전체 커패시터(Cf) 로 구성된다. 스위칭 트랜지스터(Tr)의 일 전극은 비트 라인(BLi_E 또는 BLi_O)에 연결되고, 그것의 다른 전극은 강유전체 커패시터(Cf)의 일 전극에 연결되어 있다. 스위칭 트랜지스터(Tr)의 게이트는 메인 워드 라인(MWL_E 또는 MWL_O)에 연결되어 있다. 상기 강유전체 커패시터(Cf)의 다른 전극은 메인 플레이트 라인(MPL)에 연결되어 있다. 레퍼런스 셀들(RC0, RC1)은 기본적으로 강유전체 메모리 셀(MC)과 동일한 셀 구조를 갖는다. 그러나, 레퍼런스 셀(RC0)에는 데이터 "0"에 해당되는 고정된 데이터 값이 저장되어 있고, 레퍼런스 셀(RC1)에는 데이터 "1"에 해당되는 고정된 데이터 값이 저장되어 있다.
각 쌍의 비트 라인들(BLi_E, BLi_O) 사이에는 감지 증폭 회로(20O)가 연결된다. 비트 라인(BLi_E)에는 강유전체 메모리 셀(MC)의 분극 상태에 대응되는 전압이 인가되고, 비트 라인(BLi_O)에는 기준전압(Vref)에 대응되는 전압이 인가된다. 감지 증폭 회로(20O)는 대응되는 한 쌍의 비트 라인들(BLi_E, BLi_O)에 인가되는 전압의 차이를 감지 및 증폭한다. 여기서, 기준전압(Vref)은 감지 증폭 회로(20O) 내부에 구비된 기준전압발생부(250)로부터 발생된다. 본 발명에 따른 감지 증폭 회로(20O)는 인가되는 전압의 레벨에 따라서 강유전체 메모리 셀(MC)에 유기되는 전하의 양을 측정하는 기능을 부가적으로 더 제공한다. 강유전체 메모리 셀(MC)에 유기되는 전하의 양을 측정하는 기능은, 강유전체 메모리 장치를 제조하는 과정에서 칩의 성능을 테스트하는 테스트 기능으로서 제공된다.
도 3에서 알 수 있는 바와 같이, 각 쌍의 비트 라인들(BLi_E, BLi_O) 사이에는 서로 동일한 회로 구성을 갖는 감지 증폭 회로(20O)가 각각 구비된다. 그러므 로, 아래에서는 설명의 편의를 위해 하나의 감지 증폭 회로(200)와, 상기 감지 증폭 회로(200)에 연결된 강유전체 메모리 셀(MC)의 동작에 대해서만 살펴보기로 한다. 도 4를 참조하여 감지 증폭 회로(200)의 상세 구성을 살펴보면 다음과 같다.
도 4를 참조하면, 감지 증폭 회로(200)는 디스챠지부(210), 제 1 증폭부(230), 기준전압발생부(250), 및 제 2 증폭부(270)를 포함한다.
디스챠지부(210)는 제어신호(BLPR)에 응답하여 비트라인(BL0_E, BL0_O)을 접지 레벨로 디스챠지시키는 2개의 트랜지스터들(211, 212)을 포함한다. 트랜지스터(211)는, 비트라인(BL0_E)에 연결된 소오스 단자와, 접지전압에 연결된 드레인 단자, 그리고 제어신호(BLPR)를 받아들이는 게이트 단자를 포함한다. 트랜지스터(212)는, 비트라인(BL0_O)에 연결된 소오스 단자와, 접지전압에 연결된 드레인 단자, 그리고 제어신호(BLPR)를 받아들이는 게이트 단자를 포함한다. 트랜지스터들(211, 212)은, 감지 증폭 회로(200)를 동작시키기에 앞서 활성화된 제어신호(BLPR)에 응답해서 모든 비트라인들을 접지 레벨로 디스챠지 시킨다. 그 결과, 비트 라인들에 존재하는 비정상적인 챠지(abnormal charge)들이 모두 제거된다. 이 경우, 비트라인들 뿐만 아니라, 비트라인과 접속된 내부 노드(예를 들면, 오프셋 노드(Noff))까지도 접지 레벨로 디스챠지 된다.
제 1 증폭부(230)는 각각의 드레인 단자와 게이트 단자가 교차 연결된(cross coupled) 1 쌍의 P-타입 MOS 트랜지스터들(231, 232)과, 상기 트랜지스터들(231, 232)에게 소오스 전압을 제공하는 P-타입 MOS 트랜지스터(233)로 구성된다. 트랜지스터(231)는, 트랜지스터(233)의 드레인 단자에 연결된 소오스 단자와, 비트라인 (BL0_E)에 연결된 드레인 단자, 그리고 비트라인(BL0_O)에 연결된 게이트 단자를 포함한다. 트랜지스터(232)는, 트랜지스터(233)의 드레인 단자에 연결된 소오스 단자와, 비트라인(BL0_O)에 연결된 드레인 단자, 그리고 비트라인(BL0_E)에 연결된 게이트 단자를 포함한다. 교차연결된 트랜지스터들(231, 232)의 소오스 단자는 MOS 트랜지스터(233)의 드레인 단자에 공통으로 연결된다. MOS 트랜지스터(233)는 전원전압에 연결된 소오스 단자와, 트랜지스터들(231, 232)에게 공통으로 연결된 드레인 단자, 그리고 제어신호(SAP)를 받아들이는 게이트 단자를 포함한다.
제 2 증폭부(270)는 각각의 드레인 단자와 게이트 단자가 교차 연결된 1 쌍의 N-타입 MOS 트랜지스터들(271, 272)과, 상기 트랜지스터들(271, 272)에게 소오스 전압을 제공하는 N-타입 MOS 트랜지스터(273)로 구성된다. 트랜지스터(271)는, 트랜지스터(273)의 드레인 단자에 연결된 소오스 단자와, 비트라인(BL0_E)에 연결된 드레인 단자, 그리고 비트라인(BL0_O)에 연결된 게이트 단자를 포함한다. 트랜지스터(272)는, 트랜지스터(273)의 드레인 단자에 연결된 소오스 단자와, 비트라인(BL0_O)에 연결된 드레인 단자, 그리고 비트라인(BL0_E)에 연결된 게이트 단자를 포함한다. 교차연결된 트랜지스터들(271, 272)의 소오스 단자는 MOS 트랜지스터(273)의 드레인 단자에 공통으로 연결된다. MOS 트랜지스터(273)는 접지에 연결된 소오스 단자와, 트랜지스터들(271, 272)에게 공통으로 연결된 드레인 단자, 그리고 제어신호(SAN)를 받아들이는 게이트 단자를 포함한다.
제어신호(SAP, SAN)는 제 1 및 제 2 증폭부(230, 270)의 동작을 제어하는 제어신호이다. 제 1 및 제 2 증폭부(230, 270)는 제어신호(SAP, SAN)에 응답하여 두 개의 비트라인들(BL0_E, BL0_O) 중 전압(또는 전류) 값이 큰 쪽을 증폭한다. 제 1 및 제 2 증폭부(230, 270)는 비트라인(BL0_E)에 인가되는 강유전체 메모리 셀(MC)로부터의 전압과, 비트라인(BL0_O)에 인가되는 기준전압(Vref)의 크기를 비교하고, 비교 결과를 근거로 하여 강유전체 메모리 셀(MC)에 저장되어 있는 데이터를 감지한다. 이와 같은 차동 증폭 회로의 구성 및 동작에 대한 상세 설명은, 1989년 10월 10일, Eaton, Jr.에 의해 취득된 미국특허 제4,873,664호에 "SELF RESTORING FERROELECTRIC MEMORY"라는 제목으로 게재되어 있다.
기준전압발생부(250)는 2개의 평활화 트랜지스터(251, 252)와, 3개의 스위치 트랜지스터들(253, 254, 255)과, 1개의 오프셋 트랜지스터(256)로 구성된다. 평활화 트랜지스터(251)는 인접한 비트라인들(BL0_E, BL1_E)에 연결된 전류 통로와, 제어신호(VREQ_O) 신호를 받아들이는 제어 게이트를 포함한다. 평활화 트랜지스터(252)는 인접한 비트라인들(BL0_O, BL1_O)에 연결된 전류 통로와, 제어신호(VREQ_E) 신호를 받아들이는 제어 게이트를 포함한다. 스위치 트랜지스터(253)의 제어 게이트는 평활화 트랜지스터(251)의 제어 게이트와 연결되어, 제어신호(VREQ_O) 신호를 받아들인다. 트랜지스터(253) 및 트랜지스터(254)의 전류 통로는 비트라인들(BL0_E, BL0_O) 사이에 직렬로 연결된다. 트랜지스터(253)의 소오스 단자는 비트라인(BL0_E)에 연결되고, 트랜지스터(253)의 드레인 단자는 트랜지스터(254)의 소오스 단자에 연결된다. 트랜지스터(254)의 소오스 단자는 오프셋 노드(Noff)를 통해 트랜지스터(253)의 드레인 단자와 연결된다. 그리고, 트랜지스터(254)의 드레인 단자는 비트라인(BL0_O)에 연결된다.
트랜지스터(253)의 드레인 단자와 트랜지스터(254)의 소오스 단자가 접속되는 노드를 오프셋 노드(Noff)라 정의한다. 오프셋 노드(Noff)에서는 이후 설명될 비트라인 전압의 오프셋 전압을 제공하는데 사용된다. 트랜지스터(254)의 제어 게이트는 평활화 트랜지스터(252)의 제어 게이트와 연결되어, 제어신호(VREQ_E) 신호를 받아들인다.
오프셋 노드(Noff)에는 트랜지스터(255)의 일 단자와 오프셋 커패시터(256)의 일 단자가 공통으로 연결된다. 그리고, 트랜지스터(255)의 타 단자와 오프셋 커패시터(256)의 타 단자는 외부로부터 인가되는 오프셋 전압(VOFFSET) 공급 단자에 공통으로 연결된다. 트랜지스터(255)는 게이트 단자를 통해 제어 신호(CHG_EN)를 받아들여, 오프셋 커패시터(256)의 충전/방전 동작을 스위칭한다. 오프셋 커패시터(256)의 충전/방전 결과는 오프셋 노드(Noff)로 제공된다. 오프셋 노드(Noff)의 전압은 트랜지스터들(253, 254)의 스위칭 동작에 응답하여 대응되는 비트라인(BL0_O)에게 반영되어, 기준 전압(Vref)으로서 제공된다.
기준전압발생부(250)는 크게 2가지 동작을 수행한다. 첫 번째 동작은 정상 읽기 동작시 사용될 기준 전압(Vref)을 발생하는 동작이다. 두 번째 동작은 테스트 모드시 강유전체 메모리 셀(MC)에 충전되어 있는 챠지의 양을 측정하는데 사용될 기준 전압(Vref)을 발생하는 동작이다. 정상 읽기 동작시 발생되는 기준 전압은 레퍼런스 셀들(RC0, RC1) 내부에 구비되어 있는 강유전체 커패시터의 커패시턴스 값(Cns, Cs)과, 오프셋 커패시터(256)의 커패시턴스 값(Coff)에 의해 결정되는 반면, 테스트 동작시 발생되는 기준전압 외부로부터 인가되는 오프셋 전압(VOFFSET)에 의 해 결정된다. 정상 읽기 동작시 발생되는 기준 전압(Vref)은 오프셋 커패시터(256)의 커패시턴스 값(Coff)을 조절함에 따라 그 레벨이 달라지게 된다.
정상 읽기 동작시 기준전압발생부(250)에서 발생되는 기준 전압(Vref)의 값은 [수학식 1]과 같다.
Figure 112005067650159-pat00001
여기서, Cs는 데이터 "1"의 값이 저장된 레퍼런스 셀(RC1)의 커패시턴스 값을 의미하고, Cns는 데이터 "0"의 값이 저장된 레퍼런스 셀(RC0)의 커패시턴스 값을 의미한다. Coff는 오프셋 커패시터(256)의 커패시턴스 값을 의미하고, CBL은 비트라인에 존재하는 커패시턴스 성분의 값을 의미한다. 그리고, VRPL은 기준 플레이트 라인에 인가되는 전압을 의미한다.
[수학식 1]에서 알 수 있는 바와 같이, 기준 전압(Vref)은 오프셋 커패시터(256)의 커패시턴스 값(Coff)과 반비례하는 특성을 가진다. 만일, 오프셋 커패시터가 구비되지 않는다면, 기준 전압(Vref)은 데이터 "1"에 대응하는 전압과 데이터 "0"에 대응하는 전압의 중간 레벨을 갖게 될 것이다. 이 경우, 시간이 경과하게 되면 데이터 "1"과 데이터 "0"에 대한 감지 마진이 달라지는 문제가 발생하게 된다. 하지만, 본 발명과 같이 오프셋 커패시터가 구비되는 경우, 기준 전압(Vref)은 오프셋 커패시턴스(Coff)의 값에 영향을 받게 되어, 데이터 "1"에 대응하는 전압과 데이터 "0"에 대응하는 전압의 중간 레벨 보다 낮은 값을 갖게 된다. 그 결과, 시간이 경과 하더라도 데이터 "1"과 데이터 "0"에 대한 감지 마진을 거의 동일한 비율로 제공할 수 있게 된다. 뿐만 아니라, 오프셋 커패시터가 구비되는 경우, 기준 전압(Vref)의 발생 속도 또한 빨라지게 된다.
도 5는 강유전체 메모리 셀(MC)에 저장되어 있는 데이터 상태에 따라 비트 라인(BL0_E)에 유기되는 전압과, 상기 데이터를 감지하는데 사용되는 기준전압(Vref)의 시간에 따른 변화를 보여주는 도면이다.
도 5를 참조하면, 강유전체 메모리 셀(MC)의 물리적인 특성상 데이터 "1"(D1)에 대응하는 비트 라인 전압이 감소하는 비율과 데이터 "0"(D0)에 대응하는 비트 라인 전압이 증가하는 비율이 서로 다름을 알 수 있다. 이 경우, 기준 전압을 데이터 "1"에 대응하는 전압과 데이터 "0"에 대응하는 전압의 중간 레벨을 갖도록 고정시켜 놓으면, 처음에는 데이터 "1" 및 데이터 "0"에 대한 감지 마진이 충분히 확보되지만, 시간이 경과 할수록 데이터 "1"에 대한 감지 마진이 줄어들게 된다. 이와 같은 문제를 방지하기 위해 본 발명에 따른 기준전압발생부(250)는 오프셋 커패시터(Coff)를 이용하여 중간 레벨이 소정 레벨 낮아진 기준전압(Vref)을 발생한다. 그 결과, 시간이 경과하더라도 데이터 "1"에 대한 감지 마진을 충분히 확보할 수 있게 되어, 안정된 감지 동작을 제공할 수 있게 된다.
한편, 테스트 모드시 기준전압발생부(250)는 레퍼런스 셀들(RC0, RC1) 대신 외부로부터 인가된 오프셋 전압(VOFFSET)을 이용하여 기준전압(Vref)을 발생한다. 테스트 모드시 발생된 기준 전압(Vref)은 오프셋 전압(VOFFSET)의 변화에 따라 가 변된다. 가변된 기준 전압(Vref)은 비트라인(BL0_O)에게 인가되어, 강유전체 메모리 셀(MC)에 저장된 데이터를 감지하는데 사용된다. 이와 같이, 기준 전압(Vref)의 레벨을 다양하게 변화하면서 강유전체 메모리 셀(MC)에 저장된 데이터를 감지하게 되면, 결과적으로 강유전체 메모리 셀(MC)에 유기된 챠지의 양을 측정하는 것과 같은 결과를 가져오게 된다. 측정된 챠지의 양은 강유전체 메모리 셀(MC)의 동작 특성은 물론, 결함 유무도 판단할 수 있게 해준다. 동작 모드에 따른 기준전압발생부(250)의 동작은 도 6 및 도 7을 참조하여 후술 될 것이다.
도 6은 본 발명의 실시예에 따른 감지 증폭 회로(200)의 정상 읽기 동작을 설명하기 위한 동작 타이밍도이다.
도 4 및 도 6을 참조하면, 읽기 동작이 시작되기에 앞서 제어신호(BLPR)가 먼저 하이 레벨로 활성화된다. 디스챠지부(210)는 활성화된 제어신호(BLPR)에 응답해서 비트라인들(BL0_E, BL0_O, BL1_E, BL1_O)과, 오프셋 노드(Noff)를 접지 레벨로 디스챠지 한다. 그 결과, 비트라인들(BL0_E, BL0_O, BL1_E, BL1_O)과 오프셋 노드(Noff)에 존재하는 비정상적인 챠지들이 모두 제거된다. 본 발명에서는 정상 읽기 구간 동안 외부로부터 오프셋 전압(VOFFSET)이 인가되지 않을 뿐만 아니라, 강유전체 메모리 셀(MC)에 대한 챠지 평가 동작이 수행되지 않는다. 그러므로, 오프셋 전압(VOFFSET)과, 제어신호(CHG_EN)은 로우 레벨 상태를 유지한다. 오프셋 전압(VOFFSET)과, 제어신호(CHG_EN)가 로우 레벨 상태를 유지함에 따라, 트랜지스터(255)는 턴 오프 상태를 지속적으로 유지하게 된다.
계속해서, 외부에서 인가되는 어드레스에 따라 임의의 메인 워드 라인 (MWL_E)과 레퍼런스 워드라인(RWL_E)이 활성화되고, 상기 활성화된 워드 라인에 연결된 강유전체 메모리 셀들(MC) 및 레퍼런스 셀들(RC1, RC0) 내부의 스위칭 트랜지스터들(Tr)이 턴 온 된다. 이때, 제어신호(BLPR)는 하이 레벨에서 로우 레벨로 비활성화 되고, 비트라인들(BL0_E, BL0_O, BL1_E, BL1_O)은 플로팅 상태로 변환된다.
이어서, 제어신호(VREQ_O)가 하이 레벨에서 로우 레벨로 비활성화되고, 메인 플레이트 라인(MPL)과 레퍼런스 플레이트 라인(RPL)이 활성화된다. 이때, 제어신호(VREQ_E)는 하이 레벨 상태를 계속 유지한다. 그 결과, 메인 메모리 셀(MC)과 연결된 비트라인(BL0_E)과 접속되어 있는 트랜지스터들(251, 253)은 턴 오프되고, 레퍼런스 셀(RC0, RC1)과 연결된 비트라인들(BL0_O, BL0_1)과 접속되어 있는 트랜지스터들(252, 254)은 턴 온 된다.
메인 플레이트 라인(MPL)과 레퍼런스 플레이트 라인(RPL)이 활성화되면, 레퍼런스 셀들(RC1, RC0)로부터 제공되는 전압을 평활화하는 동작이 수행되기 시작하고, 오프셋 커패시터(256)가 충전되기 시작한다. 오프셋 커패시터(256)는 턴 온 되어 있는 트랜지스터(254)를 통해 비트라인(BL0_O)으로부터 챠지를 공급받아 일정 레벨로 충전된다. 충전된 오프셋 커패시터(256)의 커패시턴스(Coff) 값은 [수학식 1]에 표시된 바와 같이 기준전압(Vref)의 레벨을 결정하는데 사용된다.
소정의 시간이 경과하고 제어신호(VREQ_E)가 하이 레벨에서 로우 레벨로 비활성화되면 비트라인 전압에 대한 평활화가 종료된다. 그리고 나서, 제어신호(SAP, SAN)에 응답하여 선택된 메인 셀(MC)에 대한 감지 동작이 수행되기 시작한다. 감지 동작 구간 동안 제 1 및 제 2 증폭부(230, 270)는 두 개의 비트라인들(BL0_E, BL0_O) 중 전압(또는 전류) 값이 큰 쪽을 감지하여 증폭한다. 예를 들면, 만약 "1" 데이터가 강유전 커패시터(Cf)에 저장되었다면, 비트라인(BL0_E)의 전압은 비트라인(BL0_O)의 전압 보다 높은 값을 가지게 된다. 그리고, 만약 "0" 데이터가 강유전 커패시터(Cf)에 저장되었다면, 비트라인(BL0_E)의 전압은 비트라인(BL0_O)의 전압 보다 낮은 값을 가지게 된다.
도 7은 본 발명의 실시예에 따른 감지 증폭 회로(200)의 챠지 평가 동작을 설명하기 위한 동작 타이밍도이다. 감지 증폭 회로(200)의 챠지 평가 동작은 제조자에 의해 테스트 모드에서 수행된다.
도 4 및 도 7을 참조하면, 강유전체 메모리 셀(MC)에 대한 챠지 평가 동작이 시작되기에 앞서, 제어신호(BLPR)가 먼저 하이 레벨로 활성화된다. 디스챠지부(210)는 활성화된 제어신호(BLPR)에 응답해서 비트라인들(BL0_E, BL0_O, BL1_E, BL1_O)과, 오프셋 노드(Noff)를 접지 레벨로 디스챠지 한다. 그 결과, 비트라인들(BL0_E, BL0_O, BL1_E, BL1_O)과 오프셋 노드(Noff)에 존재하는 비정상적인 챠지들이 모두 제거된다.
계속해서, 외부에서 인가되는 어드레스에 따라 테스트될 메인 워드 라인(MWL_E)이 활성화되고, 상기 활성화된 워드 라인에 연결된 강유전체 메모리 셀들(MC) 내부의 스위칭 트랜지스터들(Tr)이 턴 온 된다. 이때, 제어신호(BLPR)는 하이 레벨에서 로우 레벨로 비활성화 된다. 그 결과, 비트라인들(BL0_E, BL0_O, BL1_E, BL1_O)은 플로팅 상태로 변환된다. 본 발명에서는 챠지 평가 구간 동안 레퍼런스 셀들(RC0, RC1) 대신 외부로부터 인가되는 오프셋 전압(VOFFSET)을 이용하여 기준 전압(Vref)을 발생한다. 그러므로, 챠지 평가 구간 동안 레퍼런스 워드라인(RWL_E)과 레퍼런스 플레이트 라인(RPL)은 활성화되지 않고, 외부로부터 소정 레벨의 오프셋 전압(VOFFSET)이 지속적으로 인가된다. 초기에 제어신호(CHG_EN)는 로우 레벨로 비활성화되어 있다. 그러므로, 트랜지스터(255)는 턴 오프되고, 오프셋 커패시터(256)는 오프셋 전압(VOFFSET)에 의해 충전된다.
강유전체 메모리 셀(MC)에 대한 챠지 평가 동작이 시작되면, 제어신호(CHG_EN)는 로우 레벨에서 하이 레벨로 활성화되고, 제어신호(VREQ_O)는 하이 레벨에서 로우 레벨로 비활성화 된다. 그리고 나서, 메인 플레이트 라인(MPL)이 활성화 된다. 이때, 제어신호(VREQ_E)는 하이 레벨 상태를 계속 유지한다.
제어신호(CHG_EN)가 하이 레벨로 활성화됨에 따라, 오프셋 노드(Noff)와 연결된 트랜지스터(255)는 턴 온 된다. 트랜지스터(255)가 턴 온 됨에 따라 오프셋 전압(VOFFSET)은 트랜지스터(255)를 통해 오프셋 노드(Noff)로 제공된다. 그리고, 제어신호(VREQ_O)와 제어신호(VREQ_E)에 응답하여 트랜지스터들(251, 253)은 턴 오프되고 트랜지스터들(252, 254)은 턴 온 된다. 그러므로, 오프셋 노드(Noff)로 제공되는 오프셋 전압(VOFFSET)은 턴 온 된 트랜지스터(254)을 통해 비트라인(BL0_O)에게 그대로 제공된다. 이때, 트랜지스터(252)는 비트라인(BL0_O) 및 비트라인(BL1_O)로 각각 제공되는 오프셋 전압(VOFFSET)을 평활화하는데, 평활화되는 각 비트라인(BL0_O, BL1_O)의 전압은 모두 오프셋 전압(VOFFSET)과 같은 값을 가진다. 따라서, 트랜지스터(252)에 의해 평활화된 결과는 결국은 오프셋 전압(VOFFSET)과 같은 값을 가지게 된다.
이와 같은 기준전압(Vref)의 발생 동작은 제어신호(VREQ_O)가 로우 레벨이고, 제어신호(CHG_EN, VREQ_E)와 메인 플레이트 라인(MPL)이 모두 하이 상태로 활성화 되어 있는 구간 동안 수행된다. 기준전압(Vref)이 발생되고 난 후, 제어신호(VREQ_E)와 제어신호(CHG_EN)가 순차적으로 로우 상태로 전환되면, 실질적인 메인 셀(MC)에 대한 챠지 평가 동작이 수행되기 시작한다. 챠지 평가 구간 동안 메인 셀(MC) 내부의 강유전체 커패시터(Cf)에 유기된 전하의 양이 측정된다. 이를 위해 제 1 및 제 2 증폭부(230, 270)는 제어신호(SAP, SAN)에 응답하여 선택된 메인 셀(MC)에 유기된 전하의 양과 기준 전압(Vref)(즉, 오프셋 전압(VOFFSET))을 비교한다. 제 1 및 제 2 증폭부(230, 270)에서 수행된 비교 결과에 따라서 메인 셀(MC)에 유기된 챠지의 양이 평가(charge evaluation)된다. 챠지 평가 동작에서 기준 전압(Vref)으로 사용되는 오프셋 전압(VOFFSET)은, 접지 전압과 소정의 전압 범위 내에서 다양한 레벨로 변환된다. 예를 들면, 오프셋 전압(VOFFSET)은 접지 전압 레벨로부터 점차적으로 증가될 수도 있고, 소정의 전압 레벨로부터 접지 전압 레벨로 점차적으로 감소될 수도 있다. 이는 강유전체 메모리 셀(MC)에서 수행되는 테스트 동작과 강유전체 메모리 셀(MC)에 기입되는 데이터의 값에 따라 달라지게 된다. 이와 같은 챠지 평가 방식에 따르면, 강유전체 메모리 셀(MC) 내에 유기된 챠지의 양을 정확하게 측정할 수 있게 된다.
앞에서 설명한 바와 같이, 본 발명에 따른 강유전체 메모리 장치는 강유전체 셀에 유기된 전하의 양을 측정함으로써, 셀의 특성을 평가할 수 있다. 따라서, 강유전체 메모리 장치의 드레솔드 분포를 더욱 개선시킬 수 있을 뿐만 아니라, 평가 된 챠지의 양을 근거로 하여 셀의 결함 여부도 판별할 수 있다. 그리고, 정상 읽기 동작에 사용되는 기준전압을 발생함에 있어서, 챠지 평가에 사용되는 회로 구성을 그대로 이용하여 기준전압을 발생할 수 있다. 따라서, 별도의 회로를 추가하지 않고도 안정된 감지 구간을 제공할 수 있게 된다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
이상과 같은 본 발명에 의하면, 강유전체 메모리 장치의 셀 특성을 정확하게 평가할 수 있으며, 정상 읽기 동작에 사용되는 기준전압의 레벨을 효과적으로 조절할 수 있게 된다.
특히, 본 발명에서는 챠지 평가에 사용되는 회로 구성을 사용하여 정상 읽기 동작에 사용되는 기준전압을 발생하기 때문에, 추가 회로 없이도 감지 마진을 안정되게 확보할 수 있고, 기준 전압의 발생에 소요되는 시간을 줄일 수 있다.

Claims (14)

  1. 제 1 비트라인에 연결된 복수 개의 강유전체 메모리 셀들과, 제 2 비트라인에 연결된 레퍼런스 셀을 포함하는 메모리 셀 어레이; 그리고
    상기 강유전체 메모리 셀에 저장된 데이터를 감지하는 감지 증폭 회로를 포함하며,
    상기 감지 증폭 회로는,
    제 1 모드시에는 외부로부터 인가된 전압에 응답하여 기준전압을 발생하고, 제 2 모드시에는 상기 제 2 비트라인 전압과 오프셋 노드 전압에 응답하여 기준전압을 발생하는 기준전압 발생부; 그리고
    선택된 강유전체 메모리 셀에 연결된 상기 제 1 비트라인 전압과 상기 기준전압의 차이를 감지하고 증폭하는 증폭부를 포함하는 강유전체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 감지 증폭 회로는, 상기 제 1 및 제 2 비트라인들을 접지 레벨로 초기화하는 디스챠지부를 더 포함하는 것을 특징으로 하는 강유전체 메모리 장치.
  3. 제 1 항에 있어서,
    상기 제 1 모드시 상기 기준전압은 가변되는 것을 특징으로 하는 강유전체 메모리 장치.
  4. 제 1 항에 있어서,
    상기 제 2 모드시, 상기 기준전압은 상기 레퍼런스 셀에 1의 데이터가 저장되었을 때 발생되는 전압과, 상기 레퍼런스 셀에 0의 데이터가 저장되었을 때 발생되는 전압의 중심값보다 낮은 것을 특징으로 하는 강유전체 메모리 장치.
  5. 제 1 항에 있어서,
    상기 제 2 모드시 상기 기준전압은 상기 오프셋 노드의 커패시턴스 값과 반비례하는 것을 특징으로 하는 강유전체 메모리 장치.
  6. 제 1 항에 있어서,
    상기 기준전압발생부는,
    상기 제 1 비트라인과 오프셋 노드 사이에 연결되어 상기 제 1 비트라인으로부터 상기 오프셋 노드로 제공되는 전압을 스위칭하는 제 1 스위치;
    상기 오프셋 노드와 상기 제 2 비트라인 사이에 연결되어 상기 제 2 비트라인으로부터 상기 오프셋 노드로 제공되는 전압을 스위칭하는 제 2 스위치;
    상기 오프셋 노드로 제공되는 전압으로 상기 오프셋 노드를 충전하는 오프셋 충전부;
    상기 제 1 모드시 상기 외부로부터 인가된 전압을 상기 오프셋 노드에게 직접 제공하는 제 3 스위치; 그리고
    상기 오프셋 노드의 전압과, 인접한 두 개의 제 2 비트라인들에 제공되는 전압을 평활화하여 상기 기준전압을 발생하는 평활화부를 포함하는 것을 특징으로 하는 강유전체 메모리 장치.
  7. 강유전체 메모리 장치의 구동 방법에 있어서:
    상기 강유전체 메모리 장치는 강유전체 메모리 셀에 유기된 전하의 양을 측정하는 제 1 모드의 동작과, 상기 강유전체 메모리 셀에 저장된 데이터를 감지하는 제 2 모드의 동작을 수행하며,
    상기 강유전체 메모리 장치의 구동 방법은
    복수 개의 강유전체 메모리 셀들에 연결된 제 1 비트라인과, 레퍼런스 셀에 연결된 제 2 비트라인을 접지 레벨로 초기화하는 단계;
    상기 제 1 모드시 외부로부터 인가된 전압에 응답하여 기준전압을 발생하는 단계;
    상기 제 2 모드시 상기 제 2 비트라인 전압과 오프셋 노드 전압에 응답하여 기준전압을 발생하는 단계; 그리고
    선택된 강유전체 메모리 셀에 연결된 상기 제 1 비트라인 전압과 상기 기준전압의 차이를 감지하고 증폭하는 단계를 포함하는 구동 방법.
  8. 제 7 항에 있어서,
    상기 제 1 모드시 상기 기준전압은 가변되는 것을 특징으로 하는 강유전체 메모리 장치의 구동 방법.
  9. 제 7 항에 있어서,
    상기 제 2 모드시 상기 기준전압은 상기 레퍼런스 셀에 1의 데이터가 저장되었을 때 발생되는 전압과, 상기 레퍼런스 셀에 0의 데이터가 저장되었을 때 발생되는 전압의 중심 값 보다 낮은 것을 특징으로 하는 강유전체 메모리 장치의 구동 방법.
  10. 제 7 항에 있어서,
    상기 제 2 모드시 상기 기준전압은 상기 오프셋 노드의 커패시턴스 값과 반비례하는 것을 특징으로 하는 강유전체 메모리 장치의 구동 방법.
  11. 제 7 항에 있어서,
    상기 제 1 모드시 상기 기준 전압을 발생하는 단계는,
    상기 레퍼런스 셀을 비활성화하고, 외부로부터 오프셋 전압을 인가하는 단계;
    테스트 될 강유전체 메모리 셀을 선택하는 단계;
    상기 선택된 강유전체 메모리 셀에 연결된 상기 제 1 비트라인 전압이 오프셋 노드로 인가되는 것을 차단하는 단계;
    상기 오프셋 전압을 상기 오프셋 노드에게 직접 제공하는 단계; 그리고
    상기 오프셋 노드의 전압을 상기 제 2 비트라인으로 상기 기준전압으로서 출력하는 단계를 포함하는 것을 특징으로 하는 강유전체 메모리 장치의 구동 방법.
  12. 제 11 항에 있어서,
    상기 제 1 모드시 상기 기준 전압을 발생하는 단계는, 상기 제 2 비트라인과, 상기 제 2 비트라인에 인접해 있는 다른 하나의 제 2 비트라인에게 제공되는 전압을 평활화하는 단계를 더 포함하는 것을 특징으로 하는 강유전체 메모리 장치의 구동 방법.
  13. 제 12 항에 있어서,
    상기 평활화 결과는 상기 오프셋 전압에 해당되는 것을 특징으로 하는 강유전체 메모리 장치의 구동 방법.
  14. 제 7 항에 있어서,
    상기 제 2 모드시 상기 기준 전압을 발생하는 단계는,
    감지될 강유전체 메모리 셀과, 상기 강유전체 메모리 셀에 대응되는 레퍼런스 셀을 선택하는 단계;
    상기 선택된 강유전체 메모리 셀에 연결된 상기 제 1 비트라인 전압이 오프셋 노드로 인가되는 것을 차단하는 단계;
    상기 선택된 레퍼런스 셀에 연결된 상기 제 2 비트라인 전압을 이용하여 상기 오프셋 노드를 충전하는 단계; 그리고
    상기 오프셋 노드의 전압과, 상기 제 2 비트라인과, 상기 제 2 비트라인에 인접해 있는 다른 하나의 제 2 비트라인의 전압을 평활화하여 상기 기준전압을 발생하는 단계를 포함하는 것을 특징으로 하는 강유전체 메모리 장치의 구동 방법.
KR1020050112453A 2005-11-23 2005-11-23 강유전체 메모리 장치 및 그것의 구동방법 KR100748556B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020050112453A KR100748556B1 (ko) 2005-11-23 2005-11-23 강유전체 메모리 장치 및 그것의 구동방법
US11/602,280 US7477536B2 (en) 2005-11-23 2006-11-21 Ferroelectric random access memory device and method of driving the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050112453A KR100748556B1 (ko) 2005-11-23 2005-11-23 강유전체 메모리 장치 및 그것의 구동방법

Publications (2)

Publication Number Publication Date
KR20070054445A KR20070054445A (ko) 2007-05-29
KR100748556B1 true KR100748556B1 (ko) 2007-08-10

Family

ID=38087261

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050112453A KR100748556B1 (ko) 2005-11-23 2005-11-23 강유전체 메모리 장치 및 그것의 구동방법

Country Status (2)

Country Link
US (1) US7477536B2 (ko)
KR (1) KR100748556B1 (ko)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8724367B2 (en) * 2010-12-30 2014-05-13 Texas Instruments Incorporated Method and apparatus pertaining to a ferroelectric random access memory
US8717800B2 (en) * 2010-12-30 2014-05-06 Texas Instruments Incorporated Method and apparatus pertaining to a ferroelectric random access memory
US9552864B1 (en) 2016-03-11 2017-01-24 Micron Technology, Inc. Offset compensation for ferroelectric memory cell sensing
CN110335636B (zh) * 2019-07-05 2021-04-02 中国科学院上海微系统与信息技术研究所 相变存储器的多级存储读写方法及系统

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0184449B1 (ko) * 1995-09-26 1999-04-15 김광호 반도체 메모리 장치의 센스앰프 제어회로

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE69524572T2 (de) 1995-04-28 2002-08-22 St Microelectronics Srl Leseverstärkerschaltung für Halbleiterspeicheranordnungen
DE69630758T2 (de) * 1995-09-08 2004-05-27 Fujitsu Ltd., Kawasaki Ferroelektrischer Speicher und Datenleseverfahren von diesem Speicher
DE19913108A1 (de) * 1999-03-23 2000-10-05 Siemens Ag Integrierter Speicher mit Speicherzellen und Referenzzellen sowie Betriebsverfahren für einen solchen Speicher
KR100373345B1 (ko) 1999-06-28 2003-02-25 주식회사 하이닉스반도체 강유전체 메모리 소자의 기준 전압 발생 장치
JP3551858B2 (ja) 1999-09-14 2004-08-11 日本電気株式会社 半導体メモリ装置
KR100404228B1 (ko) * 2001-08-06 2003-11-03 주식회사 하이닉스반도체 불휘발성 강유전체 메모리 장치의 레퍼런스 전압발생 회로

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0184449B1 (ko) * 1995-09-26 1999-04-15 김광호 반도체 메모리 장치의 센스앰프 제어회로

Also Published As

Publication number Publication date
US7477536B2 (en) 2009-01-13
KR20070054445A (ko) 2007-05-29
US20070121367A1 (en) 2007-05-31

Similar Documents

Publication Publication Date Title
EP1154436B1 (en) Semiconductor memory device
US6055200A (en) Variable test voltage circuits and methods for ferroelectric memory devices
JP3780713B2 (ja) 強誘電体メモリ、強誘電体メモリの製造方法及び強誘電体メモリの試験方法
EP1333446A2 (en) Circuit and method for testing a ferroelectric memory device
JP4253734B2 (ja) 強誘電体メモリ装置およびその装置からのデータ読み出し方法
KR100748556B1 (ko) 강유전체 메모리 장치 및 그것의 구동방법
US6584007B2 (en) Circuit and method for testing a ferroelectric memory device
US7330387B2 (en) Integrated semiconductor memory device
US6826099B2 (en) 2T2C signal margin test mode using a defined charge and discharge of BL and /BL
US20040095799A1 (en) 2T2C signal margin test mode using different pre-charge levels for BL and/BL
KR100308188B1 (ko) 안정된 감지 마진을 가지는 강유전체 랜덤 액세스 메모리
US6876590B2 (en) 2T2C signal margin test mode using a defined charge exchange between BL and/BL
US7120045B2 (en) Reference voltage generating apparatus for use in a ferroelectric random access memory (FRAM) and a driving method therefor
US20050063213A1 (en) Signal margin test mode for FeRAM with ferroelectric reference capacitor
US20030002318A1 (en) Reference circuit in ferroelectric memory and method for driving the same
US6731554B1 (en) 2T2C signal margin test mode using resistive element
KR100983717B1 (ko) 반도체 메모리 장치
CN117953944A (en) Switchable memory device and method of operating the same
KR20070073307A (ko) 강유전체 메모리 장치 및 그것의 기입 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
G170 Publication of correction
FPAY Annual fee payment

Payment date: 20120801

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20130731

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20140731

Year of fee payment: 8

LAPS Lapse due to unpaid annual fee