KR100245313B1 - 반도체 기억 장치 - Google Patents

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Abstract

반도체 기억장치에서, 메모리 셀 어레이(14)는 기록 테스트를 위한 테스트 메모리 영역(142)을 포함하고 있으며, 그리고 기록 테스트 신호(WTEST)를 발생하는 기록 테스트 회로; 기록 테스트시에 상기 테스트 메모리 영역(142)에 공급된 기록 전압이 기준치보다 작을 때 전압 검출 신호(WREN)를 발생하는 기록 전압 검출회로(18); 및 상기 기록 테스트 신호(WTEST)의 공급에 응답하여 테스트 출력 모드로 절환하고, 상기 전압 검출 신호(WREN)의 공급에 응답하여 기록 금지 정보를 출력하는 출력 버퍼 회로(15)가 제공되어 있다.

Description

반도체 기억 장치
본 발명은 반도체 기억장치에 관한 것으로, 특히 플래시 메모리나 EEPROM과 같은, 전기적 소거 및 기록 가능한 비휘발성 반도체 기억장치에 관한 것이다.
플래시 메모리에서는 이 플래시 메모리가 시스템에 설치되어 있는 동안에 외부 패널 또는 원격 제어 조작에 의해 메모리 데이타가 변경될 수 있고, 또한 그 용량이 쉽게 대용량화될 수 있으므로, 이러한 플래시 메모리는 여러 분야에서 점점 사용되고 있는 추세이다.
일반적인 플래시 메모리의 메모리 셀의 구성 및 기록 방법이 도시된 제2도를 참조하여 플래시 메모리의 데이타 기록 동작에 대해 설명한다. 제2도에 도시된 바와 같이, 플래시 메모리의 메모리 셀(M)은 제어 게이트(GC)와 플로팅 게이트(GF)를 포함하고 있는 단일의 MOS 트랜지스터로 구성되어 있다. 상기 메모리 셀(M)에 데이타가 기록될 때, 상기 제어 게이트(GC)와 드레인(D) 각각에 전압이 인가되며, 이에 따라 채널전류가 발생하게 되며, 이때 이 채널 전류는 충돌 전리(collision ionization)로 인한 핫 캐리어(hot carrier)를 발생시킨다. 이 핫 캐리어로부터의 전자들이 상기 플로팅 게이트(GF)내로 유입되어 그 플로팅 게이트(GF)의 산화막에 의해 포획(trap)될 때, 데이타 기록이 행해진다. 데이타 기록 후, 상기 메모리 셀의 문턱전압은 플로팅 게이트(GF)의 산화막에 축적된 음 전하로 인해 데이타가 기록되어 있는 않은 메모리 셀의 문턱전압보다 높아진다.
종래 반도체 기억장치가 블록에 의해 표시되어 있는 제1도를 참조하면, 종래 반도체 기억장치는 플래시 메모리 셀에 데이타를 기록하는 데이타 기록 유닛(100), CPU(2), 및 공급전압(VDD)이 기준전압 이하로 떨어질 때 전압 저하 신호(POC)를 출력하는 공급전압 검출회로(3)를 구비하고 있다. 상기 데이타 기록 유닛(100)은 상기 CPU(2)로부터 공급된 메모리 셀의 X 주소를 디코딩하는 X 디코더(11), 상기 CPU(2)로부터 공급된 메모리 셀의 Y 주소를 디코딩하는 Y 디코더(12), 플래시 메모리 셀이 행과 열로 배열되어 있는 메모리 셀 어레이(114), Y 디코드 신호에 응답하여 상기 메모리 셀 어레이(114)의 데이타의 판독/기록을 행하는 판독/기록 회로(116), 및 기록을 위한 전압을 공급하는 시스템 전원(117)을 포함하고 있다.
다음에, 제1도를 참조하여 종래 반도체 기억장치의 동작에 대해 설명한다.
상기 CPU(2)는 Y 디코더(12)와 판독/기록 회로(116)에 기록 신호(WRT)를 공급한다. 그리고 상기 CPU(2)는 X 디코더(11)와 Y 디코더(12)에 주소신호(ADDRESS)를 공급한다. 상기 Y 디코더(12)는 상기 판독/기록 회로(116)에 Y 디코드 신호를 공급하며, 이때 이 Y 디코드 신호에 대응하는 메모리 셀 어레이(114)의 비트 라인이 선택된다. 상기 시스템 전원(117)은 상기 판독/기록 회로(116)를 통해 이와 같이 선택된 상기 비트 라인측에 기록 전압(VPW)을 인가한다.
반면에, 상기 시스템 전원(117)은 X 디코더(11)로부터 공급된 X 디코드 신호에 의해 선택된 메모리 셀 어레이(114)의 워드 라인측에 X 디코더(11)를 통해 고전압(VPP)을 인가한다. 결과적으로, 상이한 고전압(VPP, VPW)이 상기 메모리 셀 어레이(114)의 선택된 메모리 셀(이하, 선택된 메모리 셀이라 함)의 게이트(GC)와 드레인(D)에 각각 인가되며, 이에 따라 앞서 언급한 바와 같이 핫 캐리어에 의한 데이타 기록이 행해진다.
데이타의 기록이 앞서 설명한 MOS 트랜지스터의 물리적 현상을 이용함으로써 행해지므로, 상기 메모리 셀 어레이(114)의 선택된 메모리 셀의 각각의 단자에 공급된 전압의 어떠한 저하로 인해, 데이타의 기록에 직접적으로 악영향이 미치게 된다. 이 문제에 대해 대책으로서, 공급전압의 저하를 검출하는 공급전압 검출회로(3)가 별도로 제공되어 있다. 이 공급전압 검출회로(3)는 공급전압(VDD)이 기준치 이하로 떨어질 때 전압저하 검출신호(POC) "1"을 CPU(2)측으로 보낸다. CPU(2)는 이 전압저하 검출신호(POC) "1"에 응답하여 상기 메모리 셀 어레이(114)에 대한 어떠한 액세스라도 이를 막는다. 하지만, 상기 공급전압 검출회로(3)는 상기 메모리셀 어레이(114)로부터 멀리 떨어져 있으므로, 이 공급전압 검출회로(3)는 메모리 셀 어레이(114)에 관련된 배선전류 및 배선의 기생저항으로 인해 또는 전원의 내부 저항으로 인해, 상기 VPW와 VPP와 같은 인가전압이 기준치 이하로 떨어지는 경우에는 전압저하 검출신호(POC)를 출력하지 않는다.
결과적으로, 상기 CPU(2)는 상기 메모리 셀 어레이(114)에의 기록을 막지 못하며, 이에 따라 기록이 행해진다. 일반적으로, 플래시 메모리의 기록을 위해 인가된 전압의 전압 저하의 범위의 허용치는 매우 좁으며, 즉 실제 제품의 사양서에 따른 전압 저하의 범위의 허용치는 -0.3[V]로 명시되어 있으며, 이에 따라 기록시 인가전압의 전압저하 범위가 상기 허용치를 초과하면 데이타 기록오류가 발생된다.
앞서 언급한 종래 반도체 기억장치에서의 데이타의 기록은 MOS 트랜지스터의 핫 캐리어 효과를 이용함으로써 행해지므로, 불량한 기록을 유발할 수 있는 공급전압의 어떠한 저하라도 이를 검출하는 공급전압 검출회로가 상기 반도체 기억장치에 제공되어 있다. 하지만, 이 공급전압 검출회로는 반도체 기억장치의 메모리 셀 어레이로부터 멀리 떨어져 있으므로, 배선의 기생 저항 등으로 인한 데이타 기록시의 전압 저하는 검출될 수 없다. 그러므로, 전압 저하로 인한 기록 불량이나 데이타의 손실이 생기게 되는 단점이 있다.
제1도는 종래 반도체 기억장치의 일예를 보인 블록도.
제2도는 플래시 메모리의 메모리 셀의 구성 및 기록방법을 나타낸 도면.
제3도는 본 발명에 따른 반도체 기억장치의 일실시예를 보인 블록도.
* 도면의 주요부분에 대한 부호의 설명
1 : 데이타 기록 유닛 2 : CPU
3 : 공급전압 검출회로 11 : X 디코더
12 : Y 디코더 13 : 기록 테스트 신호 발생회로
14 : 메모리 셀 어레이 16 : 판독/기록 회로
17 : 시스템 전원 18 : 기록 전압 검출회로
따라서, 본 발명의 목적은 데이타 기록을 행하기 전에 기록 전압이 충분한지를 판단할 수 있는 구성을 가지고 있음으로써, 불충분한 기록 전압으로 인한 데이타의 손실을 미연에 방지할 수 있는 반도체 기억장치를 제공하는데 있다.
다음과 같은 구성을 가지고 있는 반도체 기억장치를 제공함으로써 상기 목적이 달성될 수 있음이 밝혀졌다.
본 발명에 따라 한 반도체 기억장치가 제공되며, 이 반도체 기억장치는 제어 게이트와 플로팅 게이트를 포함하고 있는 이중 구조의 메모리 셀 어레이로서, 전기적 소거 및 기록가능한 비휘발성 메모리 셀이 행과 열로 배열되어 있고, 상기 메모리 셀 어레이가 기록 테스트를 위해 테스트 메모리 셀로 구성된 테스트 메모리 영역을 포함하고 있는 메모리 셀 어레이; CPU 로부터 공급된 상기 메모리 셀 어레이의 X 주소를 디코딩하여 X 디코드 신호를 출력하는 X 디코더; 상기 CPU 로부터 공급된 상기 메모리 셀 어레이의 Y 주소를 디코딩하여 Y 디코드 신호를 출력하는 Y 디코더; 이 Y 디코드 신호에 응답하여 상기 메모리 셀 어레이의 비트 라인을 선택함으로써 상기 메모리 셀 어레이의 데이타의 판독/기록을 행하는 판독/기록 회로; 기록을 위한 전압을 상기 메모리 셀 어레이에 공급하는 시스템 전원; 기록 테스트를 위한 기록신호를 발생하는 기록 테스트 신호 발생회로; 기록 테스트시 상기 테스트 메모리 셀에 공급된 상기 기록 전압이 소정의 기준치보다 작을 때 전압 검출신호를 발생하는 기록 전압 검출회로; 및 상기 기록 테스트 신호의 공급에 응답하여 상기 기록 테스트의 결과를 상기 CPU측으로 출력하는 테스트 출력 모드로 절환하고, 상기 전압 검출 신호의 공급에 응답하여 상기 테스트의 결과로서 기록 금지정보를 출력하는 출력 버퍼 회로를 구비하고 있다.
그리고, 상기 반도체 기억장치에서, 상기 테스트 메모리 영역은 상기 테스트 메모리 영역은 상기 n개의 비트 라인의 각각에 각각 대응하는 n개의 메모리 셀을 포함하고 있고, 상기 출력 버퍼 회로는 상기 기록 테스트 신호의 공급에 응답하여 제1비트에서부터 제(n-1)비트까지의 모든 비트에 대응하는 모든 비트라인을 제1논리값으로 설정하고, 상기 전압 검출 신호의 제1논리값과 제2논리값중 어느 한 논리값에 대응하는 기록 금지 정보를 발생하는 논리 회로를 포함하고 있을 수 있다.
본 발명의 상기 목적과 기타 다른 목적, 특징 및 이점은 본 발명의 바람직한 실시예가 예시되어 있는 첨부 도면을 참조한 다음의 설명으로부터 명백해진다.
제1도와 동일한 구성요소에는 동일한 부호가 부여되어 있는 제3도에 도시된 반도체 기억장치의 일실시예를 참조하여 본 발명에 대해 설명한다. 본 실시예에 따른 반도체 기억장치의 데이타 기록유닛(1)은 X 디코더(11)와 Y 디코더(12), 기록 테스트 신호를 발생하는 기록 테스트 신호 발생회로(13), 메인 영역(141)과 기록 테스트를 위한 메모리 셀 영역(142)을 가지고 있는 플래시 메모리 셀 어레이(14), 출력버퍼(15), 판독/기록회로(16), 시스템 전원(17), 및 기록 전압 저하를 검출하는 기록 전압 검출회로(18)로 구성되어 있다.
다음에, 제3도를 참조하여 본 실시예에 따른 반도체 기억장치의 동작에 대해 설명한다. 먼저, 메모리 셀 어레이(14)의 상기 메인 영역(141)의 메모리 셀에 데이타를 기록하기 전에, 기록 전압 검출회로(18)는 상기 시스템 전원(17)으로부터 공급된 기록 전압(VPW)의 값이 정상인지 비정상인지에 대해 테스트를 한다. 이 테스트 결과, 상기 기록 전압(VPW)이 정상이면 CPU(2)에서 기록이 행해진다. 상기 VPW가 낮으면, CPU측으로 기록 전압 저하 검출신호가 출력될 수 있도록 상기 VPW가 검출되며, 이에 따라 기록이 중지된다.
상기 CPU(2)는 기록 테스트 메모리 셀에 할당된 판독 신호(READ)와 주소신호를 출력하도록 기능한다. 상기 주소신호는 상기 X 디코더(11)와 Y 디코더(12)측으로 공급된다. 상기 Y 디코더(12)는 기록 테스트 신호 발생회로(13)측에 Y 디코드 신호를 공급하도록 기능한다. 상기 기록 테스트 신호 발생회로(13)는 상기 CPU(2)로부터의 READ 신호와 상기 Y 디코더(12)로부터의 출력신호를 사용하여 논리 곱 연산을 행하여, 논리 곱이 포지티브이면 기록 테스트 신호(WTEST) "1" (제1논리값)을 출력하며, 이에 따라 그 기록 테스트 신호가 상기 판독/기록 회로(16), 출력 버퍼(15), 및 시스템 전원(17) 각각에 공급되도록 기능한다. 상기 기록 테스트 신호(WTEST)에 응답하여, 상기 출력 버퍼(15)는 상기 판독/기록 회로(16)로부터 전기적으로 분리되고 테스트 출력모드로 절환되는데, 이 모드에서는 기록 전압 검출회로(18)의 출력에 대응하는 신호가 상기 CPU측으로 출력되고, 시스템 전원(17)의 출력 전압이 판독 전압(VPM)으로부터 기록 전압(VPW)으로 절환된다. 이 기록 전압(VPW)은 메모리 셀 영역(142)의 테스트를 위해 메모리 셀의 드레인(DT)에 인가되며, 이때 상기 드레인은 판독/기록 회로(16)를 통해 선택된다. 한편, 고전압(VPP)은 테스트를 위해 메모리 셀의 게이트(GT)에 인가되며, 이때 이 게이트 X 디코더(11)로부터의 X 디코드 신호에 의해 선택된다. 또한, 테스트를 위해 상기 선택된 메모리 셀의 드레인(DT)에 인가된 전압은 상기 기록 전압 검출회로(18)측으로 공급된다.
이 경우에, 상기 드레인(DT)에 인가된 전압이 기록 전압 검출회로(18)에 설정된 기준전압과 동일하거나 그 기준전압보다 높으면, 상기 기록 전압 검출회로(18)는 상기 출력 버퍼(15)측으로 기록 인에이블신호(WREN) "1"을 출력한다. 기록 테스트시에, 기록 테스트 신호(WTEST)는 "1"이 되며, 따라서 상기 출력 버퍼(15)의 각각의 출력단자(1~(1-n))의 비트는 출력 "1"로 설정된다. 기록가능상태에서, 또한 단자(n)의 출력도 "1"이 되며, 따라서 상기 출력 버퍼(15)는 상기 CPU(2)측으로 출력을 다시 보내며, 이때 모든 비트의 레벨은 "1"로 설정된다. 상기 CPU(2)는 판독신호(READ)를 "1"에서 "0"(제2논리값)으로 절환하고 기록신호(WRT) "1"을 출력하며, 이에 따라 기록이 행해진다.
상기 드레인(DT)의 전압이 상기 설정된 전압보다 낮으면, 기록 인에이블 신호(WREN) "0"이 기록 전압 검출회로(18)로부터 출력 버퍼(15)측으로 출력된다. 이 경우에, 상기 출력 버퍼(15)의 각각의 출력단자(1~(n-1))의 출력은 "1"이 되고, 상기 단자(n)의 출력만이 "0"이 된다.
결과적으로, 데이타의 기록시의 기록 전압 저하가 상기 CPU(2)에 의해 검출되고, 판독 신호(READ) "1"이 상기 CPU(2)에 의해 유지되며, 이에 따라 기록동작은 행해지지 않는다.
상기 동작으로부터 알 수 있는 바와 같이, 본 실시예의 회로에서, 상기 CPU(2)는 메모리 셀의 드레인 전압이 공급전압의 저하로 인해 기준치보다 작아질 때 뿐만 아니라, 메모리 셀의 드레인 전압이 배선 전류 또는 배선 저항에 의해 야기된 전압 저하로 인해 상기 기준치보다 작아질 때에도 기록을 중지하도록 기능한다. 그러므로, 데이타의 불량한 기록으로 인한 데이타의 손실을 방지할 수 있다.
이상에서 설명한 바와 같이, 본 발명에 따른 반도체 기억장치는 기록 테스트를 위한 테스트 메모리 영역이 제공되어 있는 메모리 셀 어레이, 기록 테스트 신호 발생회로, 기록 전압 검출회로, 및 전압 검출신호의 공급에 응답하여 테스트 결과인 기록 금지 정보를 출력하는 출력 버퍼 회로를 구비하고 있으므로, 부적당한 기록 전압으로부터 야기되는 데이타의 손실을 막기 위해, 데이타 기록을 행하기 전에 기록 전압의 적합성을 판단할 수 있다.
지금까지 본 발명의 바람직한 실시예에 대해서 상세히 설명하였지만, 첨부된 특허청구의 범위에 의해 정의된 본 발명의 취지 및 범위로부터 이탈하지 않고 각종의 변형예, 대체예 및 수정예가 행해질 수 있음은 물론이다.

Claims (2)

  1. 제어 게이트와 플로팅 게이트를 포함하고 있는 이중 구조의 메모리 셀 어레이로서, 전기적 소거 및 기록가능한 비휘발성 메모리 셀이 행과 열로 배열되어 있고, 상기 메모리 셀 어레이가 기록 테스트를 위해 테스트 메모리 셀로 구성된 테스트 메모리 영역을 포함하고 있는 메모리 셀 어레이;
    CPU 로부터 공급된 상기 메모리 셀 어레이의 X 주소를 디코딩하여 X 디코드 신호를 출력하는 X 디코더;
    상기 CPU 로부터 공급된 상기 메모리 셀 어레이의 Y 주소를 디코딩하여 Y 디코드 신호를 출력하는 Y 디코더;
    상기 Y 디코드 신호에 응답하여 상기 메모리 셀 어레이의 비트 라인을 선택함으로써 상기 메모리 셀 어레이의 데이타의 판독/기록을 행하는 판독/기록 회로;
    기록을 위한 전압을 상기 메모리 셀 어레이에 공급하는 시스템 전원;
    기록 테스트를 위한 기록신호를 발생하는 기록 테스트 신호 발생회로;
    기록 테스트시에 상기 테스트 메모리 셀에 공급된 상기 기록 전압이 소정의 기준치보다 작을 때 전압 검출 신호를 발생하는 기록 전압 검출회로; 및
    상기 기록 테스트 신호의 공급에 응답하여 상기 기록 테스트의 결과를 상기 CPU측으로 출력하는 테스트 출력 모드로 절환하고, 상기 전압 검출 신호의 공급에 응답하여 기록 금지 정보를 상기 테스트의 결과로서 출력하는 출력 버퍼 회로를 구비하고 있는 것을 특징으로 하는 반도체 기억장치.
  2. 제1항에 있어서, 상기 테스트 메모리 영역은 상기 n개의 비트 라인의 각각에 각각 대응하는 n개의 메모리 셀을 포함하고 있고,
    상기 출력 버퍼 회로는 상기 기록 테스트 신호의 공급에 응답하여 제1비트에서부터 제(n-1)비트까지의 모든 비트에 대응하는 모든 비트라인을 제1논리값으로 설정하고, 상기 전압 검출 신호의 제1논리값과 제2논리값중 어느 한 논리값에 대응하는 기록 금지 정보를 발생하는 논리 회로를 포함하고 있는 것을 특징으로 하는 반도체 기억장치.
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE69631284D1 (de) * 1996-03-29 2004-02-12 St Microelectronics Srl Programmier- und Lese-Verwaltungsarchitektur für Speicheranordnungen, insbesondere für Testzwecke
JP5044868B2 (ja) * 2000-11-17 2012-10-10 富士通セミコンダクター株式会社 半導体装置およびマルチチップモジュール
US7298656B2 (en) * 2004-04-30 2007-11-20 Infineon Technologies Ag Process monitoring by comparing delays proportional to test voltages and reference voltages
US7620792B2 (en) * 2006-08-21 2009-11-17 Sigmatel, Inc. Processing system, memory and methods for use therewith
JP4982883B2 (ja) 2006-09-14 2012-07-25 株式会社メガチップス 記憶装置及びデータ出力回路

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4967394A (en) * 1987-09-09 1990-10-30 Kabushiki Kaisha Toshiba Semiconductor memory device having a test cell array
US5428574A (en) * 1988-12-05 1995-06-27 Motorola, Inc. Static RAM with test features
JP2519585B2 (ja) * 1990-07-03 1996-07-31 三菱電機株式会社 不揮発性半導体記憶装置
JP2977385B2 (ja) * 1992-08-31 1999-11-15 株式会社東芝 ダイナミックメモリ装置
JP3236105B2 (ja) * 1993-03-17 2001-12-10 富士通株式会社 不揮発性半導体記憶装置及びその動作試験方法
TW243531B (ko) * 1993-09-03 1995-03-21 Motorola Inc

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