KR100337405B1 - 비휘발성 메모리 장치를 위한 메모리 검사 방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 9
- 238000007689 inspection Methods 0.000 title abstract description 4
- 238000012360 testing method Methods 0.000 claims abstract description 74
- 230000004044 response Effects 0.000 claims abstract description 15
- 238000010998 test method Methods 0.000 claims description 10
- 238000001514 detection method Methods 0.000 claims description 4
- 230000005611 electricity Effects 0.000 claims description 4
- 230000002950 deficient Effects 0.000 description 13
- 238000010586 diagram Methods 0.000 description 8
- 230000006870 function Effects 0.000 description 5
- 230000008859 change Effects 0.000 description 3
- 230000007547 defect Effects 0.000 description 3
- 230000001172 regenerating effect Effects 0.000 description 3
- 230000032683 aging Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 239000011159 matrix material Substances 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 230000001186 cumulative effect Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000008569 process Effects 0.000 description 1
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
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Abstract
본 발명은 기준전류를 발생시키는 전용 장치를 필요로 하지 않고 내구성 테스트가 단시간내에 수행될 수 있는 비휘발성 메모리 장치의 메모리 검사 방법으로서, 상기 비휘발성 메모리 장치는, 이진 데이터를 유지하며, 판독시, 상기 이진 데이터에 응답하여 제 1 전류 또는 상기 제 1 전류보다 낮은 제 2 전류를 출력하는 메모리셀; 상기 제 1 전류보다 낮지만 상기 제 2 전류보다 높은 기준전류를 발생시키는 기준회로; 상기 메모리셀의 출력전류와 상기 기준전류를 비교하여 이진 데이터를 재생하는 감지증폭기; 및 상기 기준회로에 의해 발생될 상기 기준전류를 통상전류, 상기 통상전류보다 높은 대전류 또는 상기 통상전류보다 낮은 소전류로 선택적으로 스위칭하는 기준 스위칭 회로를 구비한다.
Description
본 발명은 EEPROM 디바이스 또는 플래시 메모리 디바이스 등의 반도체 비휘발성 메모리 장치를 검사하는 메모리 검사방법에 관한 것이다.
마이크로컴퓨터와 같은 컴퓨터 시스템이 현재 다양한 용도로 이용되고 있고, EEPROM 과 플래시 메모리와 같은 반도체 비휘발성 메모리 장치가 상기 컴퓨터 시스템용 정보저장매체로서 많이 사용되고 있다. 비휘발성 메모리는 디지털 데이터를 일시적으로 저장하고 상기 저장된 디지털 데이터를 갱신할 수 있고, 전원이 공급되지 않아도 저장된 데이터를 유지할 수 있다.
비휘발성 메모리의 일례를 도 1 및 2 를 참조하여 아래에 설명한다. 도 1 은 일종의 비휘발성 메모리인 EEPROM 의 일반적인 구조를 나타내며, 도 2 는 상기 EEPROM 의 메모리셀 어레이를 나타낸다.
비휘발성 메모리의 일례로서 EEPROM (100) 은, 도 2 에 도시된 바와 같이 메모리셀 (101) 들이 전체적으로 X 와 Y 방향으로 매트릭스 형상으로 접속되어 있는2 차원 구조로 배열된 다수의 메모리셀 (101) 을 구비하고 있다. 다수의 상기 메모리셀 (101) 에 복수의 X 셀렉터 트랜지스터 (102) 및 복수의 Y 셀렉터 트랜지스터 (103) 가 매트릭스 형상으로 접속되어 있다. X/Y 셀렉터 트랜지스터 (102, 103) 는 메모리셀 (101) 을 하나씩 선택하기 위해 설치되어 있다.
각각의 메모리셀 (101) 은 각각의 이진 데이터를 저장하여 유지하며 상기 이진 데이터 중 하나인 기입데이터 '1' 에 응답하여 제 1 상태를 나타내고 이진 데이터 중 다른 하나인 소거데이터 '0' 에 응답하여 제 2 상태를 나타낸다. 메모리셀 (101) 이 제 1 상태일 때 메모리셀 (101) 을 통하는 통과전류는 상대적으로 높은 기입전류이고, 메모리셀 (101) 이 제 2 상태일 때 상대적으로 낮은 소거전류이다. 제 1 및 제 2 상태의 차이는, 예를 들어, 메모리셀의 플로팅 게이트 내부로 주입되는 전하량에 대응하는 메모리셀의 문턱전압의 차이이다. 상기 플로팅 게이트에 주입되는 전하는 통상의 조건에서 변하지 않으며, 이 때문에 메모리셀 (101) 이 비휘발성 메모리로서 기능할 수 있다.
EEPROM (100) 은, 메모리셀 (101) 을 기입데이터 '1' 의 입력에 응답하여 기입상태 (제 1 상태) 로 제어하고, 메모리셀 (101) 을 소거 데이터 '0' 의 입력에 응답하여 소거상태 (제 2 상태) 로 제어하는 기입 및 소거회로 (도시하지 않음) 를 구비하고 있다.
EEPROM (100) 은 메모리셀 (101) 이 각각의 Y 셀렉터 트랜지스터 (103) 를 통해 접속되어 있는 감지증폭기 (104) 를 더 구비하고 있다. 또한 기준전압을 발생하는 기준회로 (105) 가 감지증폭기 (104) 에 접속되어 있다. 기준회로(105) 는 복수의 트랜지스터를 구비하고, 감지증폭기 (104) 도 유사하게 복수의 트랜지스터를 구비하고 있다.
기준회로 (105) 는 게이트 전극이 외부 바아어스 전원 (120) 에 접속되어 있는 제 1 트랜지스터 (111) 를 구비한다. 제 2 트랜지스터 (112) 가 제 1 트랜지스터 (111) 에 직렬로 접속되어 있다. 제 2 트랜지스터 (112) 는 제 3 트랜지스터 (113) 와 협동하여 제 1 전류미러회로 (121) 를 형성하며, 제 4 트랜지스터 (114) 는 제 1 전류미러회로 (121) 의 트랜지스터 (113) 에 직렬로 접속되어 있다.
제 2 전류미러회로 (122) 는 기준회로 (105) 의 제 4 트랜지스터 (114) 및 감지증폭기 (104) 의 제 1 트랜지스터 (115) 로 형성되어 있다. 감지증폭기 (104) 의 제 2 트랜지스터 (115) 가 제 2 전류미러회로 (122) 의 트랜지스터 (115) 에 직렬로 접속되어 있다.
제 3 전류미러회로 (123) 는, 감지증폭기 (104) 에서, 제 2 트랜지스터 (116) 과 제 3 트랜지스터 (117) 로 형성되어 있고, 제 3 전류미러회로 (123) 의 트랜지스터 (117) 가 서로 병렬로 접속된 각각의 Y 셀렉터 트랜지스터 (103) 를 통해 메모리셀 (101) 에 접속되어 있다.
바이어스 전원 (120) 이 기준회로 (105) 의 제 1 트랜지스터 (111) 에 게이트 전압을 공급하고, 고정된 드레인 전류가 제 1 트랜지스터 (111) 를 통해 흐른다. 제 1 내지 제 3 전류미러회로 (121 내지 123) 가 제 1 트랜지스터 (111) 에 연속적으로 접속되어 있기 때문에, 결국 기준회로 (105) 가 제 1 트랜지스터 (111) 의 드레인 전류에 대응하는 기준전류를 감지증폭기 (104) 에 공급한다.
기준회로 (105) 는 상술된 바와 같이 기준전류를 발생시킨다. 상기 기준전류는 소거상태에서 메모리셀 (101) 의 통과전류인 소거전류보다 높지만, 기입상태에서 메모리셀 (101) 의 통과전류인 기입전류보다 낮다. 감지증폭기 (104) 는 메모리셀 (101) 의 통과전류와 기준회로 (105) 의 기준전류를 비교하여 상기 비교결과에 기초하여 메모리셀 (101) 에 저장된 이진 데이터를 재생한다.
상술된 구조를 갖는 EEPROM (100) 은 데이터 기입, 데이터 소거 및 제이터 재생의 3 가지 동작을 임의로 실행할 수 있다. EEPROM (100) 에 데이터 기입을 실행할 때, 기입 및 소거회로는 복수의 메모리셀 (101) 중의 하나를 입력데이터에 따라 기입상태로 선택적으로 제어하여, 이진 데이터 중 하나인 기입데이터 '1' 을 선택된 메모리셀 (101) 내부에 기록한다.
이렇게 기입된 데이터의 재생시에, 기준회로 (105) 는 소거전류보다 높지만 기입전류보다 낮은 기준전류를 발생시키고, 감지증폭기 (104) 는 메모리셀의 통과전류와 기준전류를 비교함으로써 이진 데이터 '0', '1' 이 재생된다.
상술된 기입 데이터를 소거하기 위해, 기입 및 소거회로는 메모리셀 (101) 의 상태를 입력 데이터에 따라 기입상태에서 소거상태로 선택적으로 변경하여 메모리셀 (101) 의 기입 데이터 '1' 을 소거데이터 '0' 으로 초기화한다.
EEPROM (100) 이 상술된 바와 같은 데이터 기입, 데이터 소거 및 데이터 재생의 3 가지 동작을 실행하는 동안, 메모리셀 (101) 을 기입상태 또는 소거상태로 제어하기 위해, 도 3 에서 알 수 있듯이 소정의 시간이 요구된다. 도 3 은 기입시간 및 소거시간에 대한 미사용상태에서 EEPROM 의 메모리셀의 판독시 온-전류를 나타내는 특성도이다. 기입시간은 메모리셀을 기입상태로 제어하기 위해 메모리셀에 인가된 고전압 펄스의 지속기간을 나타내고, 소거시간은 메모리셀을 소거상태로 제어하기 위해 메모리셀에 인가된 고전압 펄스의 지속기간을 나타내는 것이다. 도 3 에서 분명하듯이, 데이터가 메모리셀로부터 판독될 경우 기입상태 및 소거상태에 대한 온-전류를 얻기 위해, 소정 시간길이보다 긴 기입시간 및 소거시간이 요구된다. 그러나, 기입시간 및 소거시간에 대한 각각의 온-전류를 얻는데 요구되는 기입시간 및 소거시간은 일정하지 않고, EEPROM 으로부터 그리고 EEPROM 으로 데이터 기입 및 소거 동작에 의한 누적된 횟수가 증가함에 따라 증가한다. 도 4 는 EEPROM 의 메모리셀의 판독시 기입 및 소거시간에 대한 온-전류를 나타내는 특성도이며, EEPROM 의 특성은 EEPROM 에 대해 수행된 내구성 테스트의 결과로서 열화된다. 내구성 테스트는 EEPROM 이 우수한 제품인지 여부를 결정하기 위해 메모리셀 내부에 데이터를 재기입하는 테스트를 의미한다. 도 5 는 내구성 테스트에서 데이터 기입 동작의 횟수에 대한 메모리셀의 기입/소거시 온-전류를 나타낸다.
데이터 기입 및 데이터 소거에 요구되는 시간이 가변하지 않는다고 가정하여 EEPROM (100) 에 대한 기입시간 및 소거시간을 설정하는 것이 통상적이다. 그러므로, 데이터 기입동작 및 데이터 소거동작의 누적횟수가 증가하고, 따라서 메모리셀 (101) 이 열화되면, 메모리셀로부터 데이터 판독시, 도 5 에서 알 수 있는 바와 같이, 기입전류가 감소하고 소거전류가 증가한다. 기입전류의 감소 또는 소거전류의 증가의 진행에 의해, 기준전류와의 비교에 의한 이진 데이터의 재생이 어려워지고, EEPROM (100) 은 결국 사용할 수 없다.
그러므로, EEPROM (100) 이 제조된 후 출하전에, 상술된 내구성 테스트가 실행되어 불량 메모리셀 (101) 이 검출된다. 내구성 테스트에서, 기입 데이터 '1' 이 먼저 메모리셀 (101) 내부에 기록된 다음, 재생된다. 재생된 데이터가 '1' 이 아니면, 메모리셀 (101) 은 불량 메모리셀로 결정된다. 또한, 소거데이터 '0' 이 먼저 내부에 기록된 다음 메모리셀 (101) 로부터 재생되고, 재생된 데이터가 '0' 이 아니면, 메모리셀 (101) 은 불량 메모리셀로 결정된다. EEPROM (100) 을 출하하기 전에, 상술된 일련의 동작이 EEPROM (100) 의 모든 메모리셀 (101) 에 대해 소정의 횟수만큼 반복되고, EEPROM (100) 의 모든 메모리셀에 대해 불량 메모리셀로 결정된 메모리셀 (101) 의 개수가 허용치보다 클 때, 이 EEPROM (100) 은 폐기된다. 불량 메모리셀 (101) 의 개수가 허용치내에 놓이면, EEPROM (100) 은 모든 불량 메모리셀 (101) 을 사용할 수 없게 설정한 다음 이 EEPROM (100) 은 출하된다. 상술된 내구성 테스트는 EEPROM (100) 에 대해 실행되기 때문에, EEPROM (100) 은 초기 불량이 없는 제품으로서 출하될 수 있다.
현재의 EEPROM (100) 은, 그러나, 매우 많은 개수의 메모리셀 (101) 을 구비하고, 상술된 바와 같이 메모리셀 (101) 내부로 또는 메모리셀로부터 데이터를 기입하고 또는 소거하는데 소정의 시간이 요구된다. 그러므로, 메모리셀 (101) 에 대한 데이터 기입, 데이터 소거 및 데이터 재생이 소정의 횟수 만큼 반복되는 내구성 테스트는 많은 시간을 요구하고, 이것이 EEPROM (100) 의 제조에서의 생산성을 저하시킨다.
상술된 종래의 비휘발성 메모리의 문제를 해결할 수 있는 비휘발성 메모리 장치가 일본 특허공개 300499/89 (JP, 01300499, A) 에 개시되어 있다. 개선된 비휘발성 메모리에서는, 외부 기준전류가 감지증폭기에 공급되어 통상 레벨보다 높은 레벨의 기준전류로 기입 데이터를 재생할 수 있고 또는 통상 레벨보다 낮은 다른 레벨의 기준전류로 소거데이터를 재생할 수 있다. 이러한 내구성 테스트가 비휘발성 메모리에 대해 실행될 때, 메모리셀은 전류 마진이 감소된 상태로 테스트될 수 있다. 결과적으로, 불량 메모리셀이 빠르게 검출될 수 있고, 내구성 테스트가 감소된 시간내에 완료될 수 있다. 그러나, 내구성 테스트를 실행하기 위해 상술된 방법을 사용하기 위해서는, 보다 높은 또는 보다 낮은 레벨을 갖는기준전류를 생성하여 외부적으로 비휘발성 메모리에 공급해야 하므로, 가변전류를 발생시키고 공급하는 전용 장치가 비휘발성 메모리와 별도로 준비되어야 한다.
일본 특허공개 22860/91 (JP, 03022860, A) 에는 비휘발성 메모리를 테스트하는데 사용될 고전압을 발생시키는 내장 고전압 발생회로를 구비하는 다른 비휘발성 메모리 장치가 개시되어 있다. 상기 고전압 발생회로는 3 개 이상의 상이한 고전압을 발생시켜 공급할 수 있다.
본 발명은 전류를 발생하는 전용 장치를 필요로 하지 않고 내구성 (endurance) 테스트를 단시간에 실시할 수 있는 비휘발성 메모리 장치의 메모리 검사 방법을 제공하는 것을 그 목적으로 한다.
도 1 은 EEPROM (Electrically Erasable Programmable Read Only Memory) 의 통상적인 구조를 나타내는 회로도;
도 2 는 EEPROM 의 메모리 어레이를 나타내는 회로도;
도 3 은 기입 및 판독 시간에 대한, 미사용 상태인 EEPROM 의 메모리셀의 판독시의 온-전류를 나타내는 특성도;
도 4 는 기입 및 판도 시간에 대한, EEPROM 에 대해 실시된 내구성 테스트에 의해 열화된, EEPROM 의 메모리셀의 판독시의 온-전류를 나타내는 특성도;
도 5 는 EEPROM 에 대해 실시된 내구성 테스트에서 데이터 기입 동작의 횟수에 대한 메모리셀의 기입/소거시의 온-전류를 나타내는 특성도;
도 6 은 본 발명의 바람직한 실시예에 따른 EEPROM 의 내부 구조를 나타내는 회로도;
도 7 은 도 6 에 도시된 EEPROM 에 대한 내구성 테스트의 작업순서를 나타내는 메인 루틴의 흐름도;
도 8 은 통상 전류 테스트의 작업순서를 나타내는 흐름도; 및
도 9 는 가변 전류 테스트의 작업순서를 나타내는 흐름도이다.
* 도면의 주요부분에 대한 부호의 설명*
200 : EEPROM 201 : 메모리셀
202 : X 셀렉터 트랜지스터 203 : Y 셀렉터 트랜지스터
204 : 감지증폭기 205 : 기준회로
본 발명의 제 1 형태에 따른 비휘발성 메모리 장치의 메모리 검사 방법은, 이진 데이터를 유지하며, 판독시, 상기 이진 데이터의 값에 응답하여 전기량의 제 1 값 또는 상기 제 1 값보다 작은 전기량의 제 2 값을 출력하는 데이터 유지수단; 상기 제 1 값보다 작지만 상기 제 2 값보다 큰 전기량의 기준값을 발생시키는 기준발생수단; 상기 데이터 유지수단의 출력값과 상기 기준값을 비교하여 이진 데이터를 재생하는 데이터 재생수단; 및 상기 기준발생수단에 의해 발생될 상기 기준값을 통상적으로 발생될 값인 통상 기준값, 상기 통상 기준값보다 높은 고기준값 또는 상기 통상 기준값보다 낮은 저기준값으로 선택적으로 스위칭하는 기준 스위칭 수단을 구비하는 비휘발성 메모리 장치를 사용하며, 상기 전기량은 전류이며, 상기 데이터 유지수단의 상태를 상기 제 1 값에 대응하는 상태로 변경하고, 상기 기준값을 상기 고기준값으로 설정하고, 상기 데이터 유지수단에 의해 유지된 상기 이진 데이터를 재생하는 단계; 및
상기 데이터 유지수단의 상태를 상기 제 2 값에 대응하는 다른 상태로 변경하고, 상기 기준값을 상기 저기준값으로 설정하고, 상기 데이터 유지수단에 의해 유지된 상기 이진 데이터를 재생하는 단계를 구비한다.
본 발명에서의 다양한 수단은 각각의 기능을 구현하도록 형성되어야만 하며, 예를 들어, 전용 하드웨어, 적절한 함수들이 프로그램으로 제어되어 있는 컴퓨터,적절한 프로그램에 의해 컴퓨터에 구현된 기능 및 이들의 적절한 조합이어도 된다.
본 발명의 제 2 형태에 따른 비휘발성 메모리 장치의 메모리 검사 방법은, 이진 데이터를 유지하며, 판독시, 상기 이진 데이터에 응답하여 제 1 전류 또는 상기 제 1 전류보다 낮은 제 2 전류를 출력하는 메모리셀; 상기 제 1 전류보다 낮지만 상기 제 2 전류보다 높은 기준전류를 발생시키는 기준회로; 상기 메모리셀의 출력전류와 상기 기준전류를 비교하여 이진 데이터를 재생하는 감지증폭기; 및 상기 기준회로에 의해 발생될 상기 기준전류를 통상전류, 상기 통상전류보다 높은 대전류 또는 상기 통상전류보다 낮은 소전류로 선택적으로 스위칭하는 기준 스위칭 회로를 구비하는 비휘발성 메모리 장치를 구비하며, 상기 메모리셀의 상태를 상기 제 1 전류에 대응하는 상태로 변경하고, 상기 기준전류를 통상전류보다 큰 전류로 설정하고, 상기 메모리셀에 의해 유지된 상기 이진 데이터를 상기 감지증폭기로 재생하는 단계; 및
상기 메모리셀의 상태를 상기 제 2 전류에 대응하는 다른 상태로 변경하고, 상기 기준전류를 통상전류보다 낮은 전류로 설정하고, 상기 메모리셀에 의해 유지된 상기 이진 데이터를 상기 감지증폭기로 재생하는 단계를 구비한다.
본 발명의 상술된 목적 및 다른 목적, 특징 및 이점은 본 발명의 바람직한 실시예의 일례를 나타내는 첨부된 도면을 참조하는 다음의 설명으로부터 명백하게 된다.
도 6 에 도시된 본 발명의 바람직한 실시예에 따른 비휘발성 메모리 디바이스에서, 상술된 도 1 에서와 동일한 구성요소는 동일 부호로 표시되며 동일한 기능및 구조를 갖는다.
또한 도 6 에 도시된 EEPROM (200) 도, 도 1 에 도시된 종래의 EEPROM (100) 과 유사하게, 1-비트 데이터를 개별적으로 유지하는 다수의 메모리셀 (201) 을 구비하고 있다. 메모리셀 (201) 은 도 2 에 도시된 것과 유사하게 메모리 어레이를 형성하며, X 셀렉터 트랜지스터 (202) 가 각각의 메모리셀 (201) 에 설치되어 있고, Y 셀렉터 트랜지스터 (203) 가 각각의 열(column)에 설치되어 있다.
각각의 메모리셀 (201) 은 이진(binary) 데이터를 저장하고 유지하며, 이진 데이터 중 하나인 기입 데이터 '1' 에 응답하여 제 1 상태를 나타내고, 이진 데이터 중 다른 하나인 소거 데이터 '0' 에 응답하여 제 2 상태를 나타낸다. 메모리셀 (201) 의 통과전류는, 메모리셀 (201) 이 제 1 상태인 경우에는 비교적 높은 전류인 기입전류이고, 메모리셀 (201) 이 제 2 상태인 경우에는 비교적 낮은 전류인 소거전류이다. EEPROM (200) 은 기입소거 회로 (도시되지 않음) 를 구비하며, 상기 기입소거 회로는 기입 데이터 '1' 의 입력에 응답하여 메모리셀 (201) 을 기입상태 (제 1 상태) 로 제어하고, 소거 데이터 '0' 의 입력에 응답하여 메모리셀 (201) 을 소거상태 (제 2 상태) 로 제어한다.
EEPROM (200) 은 도 6 에 도시된 바와 같은 감지증폭기 (204) 를 더 구비하고 있다. 복수의 메모리셀 (201) 이 각각의 Y 셀렉터 트랜지스터 (203) 를 통해 감지증폭기 (204) 에 접속되어 있다. 또한 기준전압을 발생시키는 기준회로 (205) 가 감지증폭기 (204) 에 접속되어 있다.
감지증폭기 (204) 및 기준회로 (205) 는 도 1 에 도시된 EEPROM (100) 에서와 유사하게 전류 미러 회로 (206 내지 208) 를 구비하고 있다. 결과적으로, 기준회로 (205) 는 메모리셀 (201) 의 소거전류보다 높지만 기입전류보다 낮은 기준전류를 발생시키며, 감지증폭기 (204) 는 메모리셀 (201) 의 통과전류 (온-전류) 와 기준회로 (205) 의 기준전류를 비교하여 이진 데이터를 재생한다.
그러나, 본 실시예의 EEPROM (200) 은, 제 1 전류 미러 회로 (206) 에 직렬로 접속되어 기준전류를 결정하는 트랜지스터 소자로서 직렬로 접속된 3 개의 트랜지스터 (211 내지 213) 을 구비한다는 점에서 도 1 에 도시된 EEPROM (100) 과 상이하다. 상기 트랜지스터 (211 내지 213) 의 게이트는 기준전류값을 변화시키는 기준 스위칭 회로 (214) 에 접속되어 있다. 보다 구체적으로는, 제 1 트랜지스터 (211) 의 게이트가 바이어스 전원 (215) 에 접속되어 있고, 바이어스 전원 (215) 은 기준 스위칭 회로 (214) 의 전환 스위치 (216, 217) 를 통해 제 2 트랜지스터 (212) 및 제 3 트랜지스터 (213) 의 게이트에 각각 접속되어 있다.
한 쌍의 레지스터 회로 (218, 219) 가 NAND 게이트 (220) 를 통해 전환 스위치 (216) 에 접속되어 있다. 레지스터 회로 (218, 219) 는 또한 AND 게이트 (221) 를 통해 전환 스위치 (217) 에 접속되어 있다. 한 쌍의 레지스터 회로 (218, 219) 는 외부로부터 입력되는 이진 플래그를 개별적으로 유지하며, 또한 전환 스위치 (216, 217) 의 상태 'A' 와 'B' 가 레지스터 회로 (218, 219) 에 의해 유지되는 이진 플래그에 응답하여 변한다.
| SATE | SATSL | A | B |
| 0 | 0 | 1 | 0 |
| 0 | 1 | 1 | 0 |
| 1 | 0 | 1 | 1 |
| 1 | 1 | 0 | 0 |
표 1 의 'SATE' 는 기준전류의 고정모드/가변모드를 선택하는 이진 플래그를 나타내고, 'SATSL' 은 기준전류의 대/소를 선택하는 이진 플래그이다.
따라서, 레지스터 회로 (218) 가 이진 플래그로서 '0' 을 유지하는 경우, 전환 스위치 (216) 는 전원 (215) 을 제 2 트랜지스터 (212) 의 게이트에 접속시키고 전환 스위치 (217) 는 제 2 레지스터 회로 (219) 에 의해 유지되는 플래그와 무관하게 제 3 트랜지스터 (213) 의 게이트를 접지시킨다. 이 경우에, 제 1 및 제 2 트랜지스터 (211, 212) 는 온-상태로 제어되고, 제 3 트랜지스터 (213) 는 오프-상태로 제어된다. 결과적으로, 종래의 비휘발성 메모리에서의 스테디 스테이트 (steady-state) 전류와 일치하는 전류가 기준회로 (205) 로부터 감지증폭기 (204) 로 공급된다. 상기 전류는 통상 전류로 지칭된다.
제 1 레지스터 회로 (218) 에 의해 유지되는 플래그가 '1' 이고, 제 2 레지스터 회로 (219) 에 의해 유지되는 플래그가 '0' 인 경우, 제 1 및 제 2 전환 스위치 (216, 217) 는 바이어스 전원 (215) 을 제 2 및 제 3 트랜지스터 (212, 213) 양쪽의 게이트에 접속시킨다. 이 경우에, 제 1 내지 제 3 트랜지스터 (211 내지213) 모두는 온-상태로 제어되고, 결과적으로, 기준회로 (205) 의 기준전류가 통상전류보다 높아진다.
제 1 레지스터 회로 (218) 에 의해 유지되는 플래그가 '1' 이고 제 2 레지스터 회로 (219) 에 의해 유지되는 플래그가 '1' 인 경우, 제 1 및 제 2 전환 스위치 (216, 217) 는 제 2 및 제 3 트랜지스터 (212, 213) 양쪽의 게이트를 접지단자에 접속시킨다. 이 경우에, 제 1 트랜지스터 (211) 만이 온-상태로 제어되고, 결과적으로, 기준회로 (205) 의 기준전류가 통상전류보다 낮아진다.
또한 상술된 본 실시예의 EEPROM (200) 은 도 1 에 도시된 종래의 EEPROM (100) 과 유사하게 임의로 데이터 기입, 데이터 소거 및 데이터 재생의 3 가지 동작을 실행할 수 있다. 또한 상기 EEPROM (200) 은 내구성 테스트가 실행된 후 출하된다.
본 실시예의 EEPROM (200) 에 대한 내구성 테스트를 아래에 설명한다. EEPROM (200) 에 대한 내구성 테스트에서, 도 7 에 도시된 바와 같이, 기준회로 (205) 의 기준전류를 통상전류로 설정한 채로 통상전류 테스트가 스텝 S1 내지 S3 에서 소정의 횟수만큼 실행된다. 테스트 과정에서 불량이 발생하고 스텝 S2 에서 검출되면, EEPROM (200) 은 스텝 S4 에서 폐기되고 작업이 종료된다.
도 8 은 기준회로 (205) 에 대한 통상전류 테스트의 작업절차를 나타낸다. 통상전류 테스트에 있어서, 먼저 스텝 T1 에서, 기준 스위칭 회로 (214) 의 레지스터 회로 (218) 유지된 플래그가 '0' 으로 설정되어 제 1 및 제 2 트랜지스터 (211, 212) 만이 온-상태로 제어되므로 기준회로 (205) 로부터 감지증폭기 (204) 로 공급될 기준전류는 통상전류이어도 된다. 이러한 조건에서, 기입 데이터 '1' 이 스텝 T2 에서 메모리셀 (201) 내부에 저장된 다음, 기록된 데이터가 스텝 T3 에서 재생된다. 스텝 T4 에서, 재생된 데이터가 '1' 인지 여부가 결정되며, 재생된 데이터가 '1' 이 아니면, 테스트중인 메모리셀 (201) 은 불량으로 결정된다. 메모리셀 (201) 이 불량이면, 통상전류 테스트가 종료된다. 재생된 데이터가 스텝 T4 에서 '1' 이면, 소거 데이터 '0' 이 스텝 T5 에서 메모리셀 (201) 내부에 기록된 다음, 스텝 T6 에서, 기록된 데이터가 재생된다. 스텝 T7 에서, 재생된 데이터가 '0' 인지 여부가 결정되어 메모리셀 (201) 이 불량인지 여부가 결정된다. 상술된 절차에 의해, 통상전류 테스트가 종료된다.
상술된 바와 같이, 도 7 의 스텝 S1 내지 S3 로 도시된 통상전류 테스트가 모든 메모리셀 (201) 에 대해 소정의 횟수만큼 반복되어, 불량 메모리셀 (201) 이 EEPROM (200) 으로부터 검출되면 스텝 S4 에서 EEPROM (200) 은 폐기된다. 그러나, 본 실시예에서, 통상전류 테스트는 메모리셀 (201) 에 대한 에이징 (aging) 처리에 상당하므로, 통상전류 테스트에서 반복 횟수는 종래의 내구성 테스트에서의 반복 횟수의 수분의 일이다.
EEPROM (200) 의 통상전류 테스트가 상술된 바와 같은 메모리셀 (201) 의 불량 검출없이 종료된 후. 기준회로 (205) 의 기준전류가 통상전류로부터 대소전류로 변화되는 가변전류 테스트가 스텝 S5 에서 실행된다.
도 9 는 가변전류 테스트의 상세한 절차이다. 먼저 스텝 E1 에서, 기입 데이터 '1' 이 메모리셀 (201) 내부로 기록된 다음, 스텝 E2 에서, 기준 스위칭 회로 (214) 의 제 1 레지스터 회로 (218) 에 의해 유지되는 플래그가 '1' 로 설정되고, 제 2 레지스터 회로 (219) 에 의해 유지되는 플래그가 '0' 으로 설정되어 제 1 내지 제 3 트랜지스터 (211 내지 213) 모두가 온-상태로 제어되므로 기준회로 (205) 의 기준전류눈 통상전류보다 높아도 된다. 이러한 상태에서, 메모리셀 (201) 에 의해 유지된 데이터가 스텝 E3 에서 재생된다. 스텝 E4 에서, 재생된 데이터가 '1' 인지 여부가 결정되어 메모리셀 (201) 의 불량 여부가 결정된다. 여기서 불량이 검출되면, 가변전류 테스트는 즉시 종료된다.
스텝 E4 에서, 테스트중인 메모리셀 (201) 이 정상으로 결정되면, 소거 데이터 '0' 이 스텝 E5 에서, 그리고 스텝 E6 에서 메모리셀 (201) 내부에 기록되고, 기준 스위칭 회로 (214) 의 제 1 레지스터 회로 (218) 에 의해 유지된 플래그가 '1' 로 설정되어 유지되고, 제 2 레지스터 회로 (219) 에 의해 유지된 플래그는 '1' 로 변화되어 제 1 트랜지스터 소자 (211) 만이 온-상태로 제어되므로, 기준회로 (205) 의 기준전류는 통상전류보다 낮아도 된다. 이러한 상태에서, 메모리셀 (201) 로 유지된 데이터가 스텝 E7 에서 재생되며, 스텝 E8 에서, 재생된 데이터가 '0' 인지 여부가 결정되어 불량의 유무가 결정된다.
도 7 에서 알 수 있는 바와 같이, 상술된 가변전류 테스트가 스텝 S5 내지 S7 에서 모든 메모리셀 (201) 에 대해 소정의 횟수만큼 반복된다. 불량 메모리셀 (201) 이 반복 과정중 스텝 S6 에서 검출되면, 테스트중인 EEPROM (200) 은 스텝 S4 에서 폐기된다.
통상전류 테스트 및 가변전류 테스트가 상술된 바와 같은 메모리셀 (201) 의불량 검출없이 종료되면, 기준 스위칭 회로 (214) 의 제 1 레지스터 회로 (218) 의 유지 플래그가 '0' 으로 설정되어 기준회로 (205) 의 기준전류가 스텝 S8 에서 통상전류로 설정된 다음, 스텝 S9 에서, EEPROM (200) 이 출하된다.
본 실시예에서도, 상술된 가변전류 테스트의 반복 횟수는 종래의 내구성 테스트의 반복 횟수의 수 십분의 일로 감소된다. 특히, 통상전류 테스트의 반복 횟수와 가변전류 테스트의 반복 횟수의 곱의 총수도 종래의 내구성 테스트에서의 반복 횟수보다 적고 통상적으로 수십분의 일 이하로 감소된다.
EEPROM (200) 에 대한 상술된 내구성 테스트에서는, 비교적 높은 전류인 기입전류를 재생하기 위해, 기준전류는 높게 설정되지만, 비교적 낮은 전류인 소거 전류를 재생하기 위해, 기준전류는 낮게 설정된다. 간단히, 데이터 재생이 전류 마진을 감소시킨 상태로 실행되기 때문에, 불량 메모리셀 (201) 이 빠르게 검출될 수 있다. 결과적으로, 내구성 테스트의 반복 횟수가 감소될 수 있고, 테스트에 요구되는 시간이 감소될 수 있다.
가변전류 테스트에서, 기입전류와 소거전류가 메모리셀 (201) 로부터 재생될 때마다 기준전류가 대전류 또는 소전류로 변화되고, 그러므로, 일 메모리셀 (201) 에 대한 검사 작업에 대해, 종래의 내구성 테스트에서 검사 작업에 요구되는 시간보다 긴 시간이 요구된다. 그러나, 상술된 실시예의 내구성 테스트에서는, 종래의 내구성 테스트에서와 유사한 통상전류 테스트가 실행되어 메모리셀 (201) 에 대한 에이징 프로세스가 수행되고, 기준전류가 변화되는 가뵨전류 테스트가 에이징 프로세스가 종료된 후 변화된다. 그러므로, 내구성 테스트에 요구되는 시간의감소가 더 이루어질 수 있다. 게다가, 기준전류를 대전류와 소전류로 변화시키는 기준 스위칭 회로 (214) 가 EEPROM (200) 에 내장되어 있기 때문에, EEPROM (200) 에 높고 낮은 레벨의 기준전류를 공급하는 전용 장치를 마련할 필요가 없고, 내구성 테스트가 간단히 실행될 수 있다.
또한, 상술된 EEPROM (200) 은, 기준회로 (205) 의 기준전류를 결정하는 트랜지스터 소자로서 병렬로 접속된 3 개의 트랜지스터 (211 내지 213) 를 구비하며, 기준 스위칭 회로 (214) 는, 바이어스 전원 (215) 으로부터의 바이어스 전압이 인가될 트랜지스터 (211 내지 213) 의 개수를 변화시킴으로써, 기준전류를 통상전류, 대전류 및 소전류로 스위칭된다. 그러므로, EEPROM (200) 은 간단한 구성으로 기준전류를 소망의 레벨로 확실하게 변화시킬 수 있다.
본 발명은 상술된 특정 실시예로 한정되지 않으며, 변경 및 변형이 요지를 일탈하지 않는 범위에서 허용된다. 예를 들어, 상술된 실시예의 감지증폭기 (204) 는 메모리셀 (201) 의 출력전류와 기준회로의 기준전류를 비교하여 이진 데이터를 재생하지만, 감지증폭기가 메모리셀의 유지 전류를 기준회로의 기준전압과 비교하여 이진 데이터를 재생할 수도 있다. 이 경우에, 기준회로 (205) 는, 통상전압, 통상전압보다 높은 타전압 및 통상전압보다 낮은 또다른 전압 중에서 기준전압을 선택적으로 발생시킨다. 게다가, 내구성 테스트에서, 상술된 가변전류 테스트에서 사용되는 기준전류 대신 기준전압이 변화되는 가변전압 테스트가 실행된다. 결과적으로, 데이터 재생의 전압 마진이 감소될 수 있다. 따라서, 불량 메모리셀이 빠르게 검출될 수 있고 내구성 테스트의 반복 횟수가 감소될 수있다.
상술된 실시예에서, 내구성 테스트는 통상전류 테스트가 소정의 횟수만큼 실행된 후 소정의 횟수만큼 실행되는 가변전류 테스트에 관한 것이다. 대안으로는, 가변전류 테스트만이 내구성 테스트로서 소정의 횟수만큼 실행된다.
상술된 실시예에서, 내구성 테스트는 통상전류 테스트가 소정의 횟수만큼 실행된 후 소정의 횟수만큼 실행되는 가변전류 테스트에 관한 것이다. 대안으로는, 그러나, 기준전류가 대전류와 소전류로 변화된 후 데이터 기입/소거가 실행되어도 된다.
상기 설명에서는, EEPROM 이 하나 이상의 불량 메모리셀을 구비하면 폐기된다. 대안으로, 그러나, EEPROM 이 허용치내의 불량 메모리셀의 개수를 구비하면, 불량 메모리셀이 사용될 수 없도록 설정된 후 출하되어도 된다.
본 발명의 바람직한 실시예들이 특정 용어를 사용하여 설명되었지만, 이러한 설명은 예시적인 목적만을 위함이며, 다음의 청구범위를 일탈하지 않고 변경 및 변형이 이루어질 수 있다.
본 발명에 따른 비휘발성 메모리는 전류를 발생하는 전용 장치를 필요로 하지 않고 내구성 테스트를 단시간에 실시할 수 있으며, 상기 비휘발성 메모리에 대한 검사방법을 제공할 수 있다.
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- 이진 데이터를 유지하며, 판독시, 상기 이진 데이터의 값에 응답하여 전기량의 제 1 값 또는 상기 제 1 값보다 작은 전기량의 제 2 값을 출력하는 데이터 유지수단, 상기 제 1 값보다 작지만 상기 제 2 값보다 큰 전기량의 기준값을 발생시키는 기준발생수단, 상기 데이터 유지수단의 출력값과 상기 기준값을 비교하여 이진 데이터를 재생하는 데이터 재생수단 및 상기 기준발생수단에 의해 발생될 상기 기준값을 통상적으로 발생될 값인 통상 기준값, 상기 통상 기준값보다 높은 고기준값, 또는 상기 통상 기준값보다 낮은 저기준값으로 선택적으로 스위칭하는 기준 스위칭 수단을 구비하는 비휘발성 메모리 장치를 검사하기 위한 메모리 검사 방법으로서,상기 전기량은 전류이며,상기 데이터 유지수단의 상태를 상기 제 1 값에 대응하는 상태로 변경하고, 상기 기준값을 상기 고기준값으로 설정하고, 상기 데이터 유지수단에 의해 유지된 상기 이진 데이터를 재생하는 단계; 및상기 데이터 유지수단의 상태를 상기 제 2 값에 대응하는 다른 상태로 변경하고, 상기 기준값을 상기 저기준값으로 설정하고, 상기 데이터 유지수단에 의해 유지된 상기 이진 데이터를 재생하는 단계를 구비하는 것을 특징으로 하는 메모리 검사 방법.
- 이진 데이터를 유지하며, 판독시, 상기 이진 데이터에 응답하여 제 1 전류 또는 상기 제 1 전류보다 낮은 제 2 전류를 출력하는 메모리셀, 상기 제 1 전류보다 낮지만 상기 제 2 전류보다 높은 기준전류를 발생시키는 기준회로, 상기 메모리셀의 출력전류와 상기 기준전류를 비교하여 이진 데이터를 재생하는 감지증폭기 및 상기 기준회로에 의해 발생될 상기 기준전류를 통상전류, 상기 통상전류보다 높은 대전류 또는 상기 통상전류보다 낮은 소전류로 선택적으로 스위칭하는 기준 스위칭 회로를 구비하는 비휘발성 메모리 장치를 검사하는 메모리 검사 방법으로서,상기 메모리셀의 상태를 상기 제 1 전류에 대응하는 상태로 변경하고, 상기 기준전류를 상기 대전류로 설정하고, 상기 메모리셀에 의해 유지된 상기 이진 데이터를 상기 감지증폭기로 재생하는 단계; 및상기 메모리셀의 상태를 상기 제 2 전류에 대응하는 다른 상태로 변경하고, 상기 기준전류를 상기 소전류로 설정하고, 상기 메모리셀에 의해 유지된 상기 이진 데이터를 상기 감지증폭기로 재생하는 단계를 구비하는 것을 특징으로 하는 메모리 검사 방법.
- 이진 데이터를 유지하며, 판독시, 상기 이진 데이터에 응답하여 제 1 전류 또는 상기 제 1 전류보다 낮은 제 2 전류를 출력하는 메모리셀, 상기 제 1 전류보다 낮지만 상기 제 2 전류보다 높은 기준전류를 발생시키는 기준회로, 상기 메모리셀의 출력전류와 상기 기준전류를 비교하여 이진 데이터를 재생하는 감지증폭기 및 상기 기준회로에 의해 발생될 상기 기준전류를 통상전류, 상기 통상전류보다 높은 대전류 또는 상기 통상전류보다 낮은 소전류로 선택적으로 스위칭하는 기준 스위칭 회로를 구비하는 비휘발성 메모리 장치를 검사하기 위한 메모리 검사 방법으로서,상기 기준회로는 병렬로 접속되어 상기 기준전류를 생성하는 3 개의 트랜지스터 및 상기 트랜지스터들의 게이트에 인가될 바이어스 전압을 발생시키는 바이어스 전원을 구비하며,상기 기준 스위칭 회로는 상기 바이어스 전원으로부터 상기 바이어스 전압이 인가될 상기 트랜지스터의 개수를 변화시키는 전환 스위치를 구비하며,상기 메모리셀의 상태를 상기 제 1 전류에 대응하는 상태로 변경하고, 상기 바이어스 전압이 인가될 상기 트랜지스터의 개수를 3 개로 제어하고, 상기 메모리셀에 의해 유지된 상기 이진 데이터를 상기 감지증폭기로 재생하는 단계; 및상기 메모리셀의 상태를 상기 제 2 전류에 대응하는 다른 상태로 변경하고, 상기 바이어스 전압이 인가될 상기 트랜지스터의 개수를 1 개로 제어하고, 상기 메모리셀에 의해 유지된 상기 이진 데이터를 상기 감지증폭기로 재생하는 단계를 구비하는 것을 특징으로 하는 메모리 검사 방법.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP98-273657 | 1998-09-28 | ||
| JP27365798A JP3366264B2 (ja) | 1998-09-28 | 1998-09-28 | 不揮発性メモリ、メモリ検査方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20000023501A KR20000023501A (ko) | 2000-04-25 |
| KR100337405B1 true KR100337405B1 (ko) | 2002-05-21 |
Family
ID=17530748
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990041588A KR100337405B1 (ko) | 1998-09-28 | 1999-09-28 | 비휘발성 메모리 장치를 위한 메모리 검사 방법 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US6249457B1 (ko) |
| EP (1) | EP0992998B1 (ko) |
| JP (1) | JP3366264B2 (ko) |
| KR (1) | KR100337405B1 (ko) |
| CN (1) | CN1115694C (ko) |
| DE (1) | DE69909926T2 (ko) |
| HK (1) | HK1025837A1 (ko) |
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|---|---|
| CN1249519A (zh) | 2000-04-05 |
| DE69909926T2 (de) | 2004-04-01 |
| JP3366264B2 (ja) | 2003-01-14 |
| CN1115694C (zh) | 2003-07-23 |
| JP2000100180A (ja) | 2000-04-07 |
| HK1025837A1 (en) | 2000-11-24 |
| DE69909926D1 (de) | 2003-09-04 |
| EP0992998A1 (en) | 2000-04-12 |
| KR20000023501A (ko) | 2000-04-25 |
| EP0992998B1 (en) | 2003-07-30 |
| US6249457B1 (en) | 2001-06-19 |
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