JP5081434B2

JP5081434B2 - 不揮発性半導体記憶装置

Info

Publication number: JP5081434B2
Application number: JP2006313206A
Authority: JP
Inventors: チブオンゴゼハドウェル
Original assignee: Seiko NPC Corp
Current assignee: Seiko NPC Corp
Priority date: 2006-11-20
Filing date: 2006-11-20
Publication date: 2012-11-28
Anticipated expiration: 2026-11-20
Also published as: JP2008130141A

Description

本発明は、メモリセルの記憶用トランジスタに電気的な書き込み、消去を行う不揮発性半導体記憶装置（以下、ＥＥＰＲＯＭという。）に関し、特に、フローティングゲート形の記憶用トランジスタのしきい値を検出（本明細書ではモニタともいう。）できるＥＥＰＲＯＭに関する。

一般に、フローティングゲート形の記憶用トランジスタを用いたＥＥＰＲＯＭでは、フローティングゲートに蓄積された電荷の状態によって、データ（「１」または「０」）が決まる。負の電荷が引き抜かれている場合、換言すると記憶用トランジスタのしきい値が負の場合は、制御ゲート電圧が０Ｖでも前記トランジスタはオンとなる。一方、負の電荷が蓄積されている場合、換言すると記憶用トランジスタのしきい値が正の場合は、制御ゲート電圧がしきい値以上になった場合に、前記トランジスタはオンとなる。そして、データの読み出しは、通常、制御ゲートに０Ｖを印加し、この時に前記トランジスタがオン状態かオフ状態かによって判別する。（特許文献１参照）

特開昭６４−３５７９７号公報（第２頁〜第３頁、第７図、第６図）

ところが、一般に、ＥＥＰＲＯＭにおいては、電気的な書き込みと消去を長期間繰り返したり、書き込み後に長時間が経過すると、「１」、「０」の基準となる記憶用トランジスタのフローティングゲートに蓄積する電荷の量が減少してくる。電荷の蓄積量が減少するとしきい値も変動することになるが、この変動量が大きくなって、正であったしきい値が負になったり、０に近づくと、制御ゲートに０Ｖを印加した時の前記トランジスタのオン、オフに基づく「１」、「０」の判断を正確に行うことができないという不都合を生じる。また、製造時に記憶用トランジスタに適正なしきい値を設定できなかった場合にも同様の不都合を生じる。そして、従来は記憶用トランジスタのしきい値を検出して、適正値か、否かを判別できなかった。

本発明は、記憶用トランジスタのしきい値を検出することにより、しきい値が適正値から変動した場合は電荷の蓄積量を調整し、所定のしきい値を維持することで、上述の不都合を解消したＥＥＰＲＯＭを提供することを目的とする。

本発明の請求項１に係るＥＥＰＲＯＭは、記憶用トランジスタを備えたメモリセルと、前記記憶用トランジスタと差動対をなす比較用トランジスタを備えたリファレンスセルと、前記各記憶用トランジスタのドレインにそれぞれスイッチを介して接続されて同一大の電気的負荷を前記各トランジスタにかける負荷供給部、例えば、一対のトランジスタからなるカレントミラー部と、前記記憶用トランジスタの制御ゲートにモニタ用電圧を印加するモニタ電圧印加部と、前記比較用トランジスタのゲートに比較用電圧を印加する比較電圧印加部と、前記各トランジスタのソースにスイッチを介して接続された共通接続点に一定の電流を供給する定電流源と、通常動作時には前記記憶用トランジスタのソースを接地源に接続し、モニタ時にはこの接続を切断するスイッチと、前記比較用電圧が前記記憶用トランジスタのしきい値に応じた所定値を超えた時に出力が反転する出力部と、を備えたものである。

本発明の請求項１に係るＥＥＰＲＯＭによれば、記憶用トランジスタのしきい値を検出することによって、次の各効果を得ることができる。第１に、検出したしきい値に基づいて、記憶用トランジスタのデータ消失状況（ｅｎｄｕｒａｎｃｅ）情報を得ることができる。第２に、しきい値が初期の適正値から変動した場合に、電荷の蓄積量を調整して所定の設定値を維持することにより、記憶用トランジスタのオン、オフ動作に基づく正確なデータの有無の判別ができる。第３に、メモリセルアレイ内の各セルに設定したしきい値を検出し、不適正なセルには再度書き込みを行うことにより、各セルに均一なしきい値を設定することができる。第４に、再度の書き込みによっても適正なしきい値に設定できないセルを判別することによって、製造時における不良品のスクリーニングの信頼性が向上する。

以下、本発明の好適な実施形態を添付図面に基づいて説明する。添付図面はＥＥＰＲＯＭの要部を示す概略的なブロック図であり、ＥＥＰＲＯＭのメモリセル１は、従来と同様の構成で、フローティングゲート形の記憶用トランジスタ２と、図示していない選択用トランジスタを備えている。前記記憶用トランジスタ２のドレインは、「０」、「１」のデータを書き込む書き込み部３と、書き込まれたデータを読み出す読み出し部４に接続されている。前記記憶用トランジスタ２は差動回路の一部をなすもので、この記憶用トランジスタ２と差動対をなす比較用トランジスタ５を備えたリファレンスセル６が設けられている。

記憶用トランジスタ２と比較用トランジスタ５のドレインには、それぞれスイッチ７，８を介して負荷供給部から、同一大の電気的負荷である同一大の負荷電圧がかけられる。前記負荷供給部は、一対のトランジスタ９，１０からなるカレントミラー部で構成される。前記各トランジスタ９，１０のソースには電源電圧（ＶＤＤ）３Ｖが供給され、ドレインは前述のようにそれぞれスイッチ７，８に接続されている。また、前記記憶用トランジスタ２のフローティングゲート（図示せず）に、スイッチトランジスタ（図示せず）を介して接続した制御ゲート１１には、モニタ電圧印加部（図示せず）からモニタ用電圧（ＶＣＧ）を印加し、前記比較用トランジスタ５のゲート１２には、比較電圧印加部（図示せず）から比較電圧（Ｖｒｅｆ）を印加するよう構成している。

リファレンスセル６とメモリセル１とは、同負荷になるよう構成している。また、前記比較用トランジスタ５のしきい値は、ＥＥＰＲＯＭにおける他のスイッチトランジスタのしきい値と同様に、０．６〜０．７Ｖに設定している。

記憶用トランジスタ２と比較用トランジスタ５の各ソースにスイッチ１３，１４を介して接続された共通接続点１５に、一定の電流Ｉを供給するための定電流源を設けている。この定電流源は、接地源にソースを接続し、前記共通接続点１５にドレインを接続したトランジスタ１６と、このトランジスタ１６とゲート同士を接続し、ソースは接地源に接続する一方、ドレインはスイッチ１７を介して電源電圧（ＶＤＤ）３Ｖが供給される抵抗１８に接続したトランジスタ１９とからなる。

また、通常動作時には前記記憶用トランジスタ２のソースを接地源に接続し、モニタ時にはこの接続を切断するスイッチ２０を備えている。このスイッチ２０とスイッチ１３とは、一方がオン（接続）状態の時は他方はオフ（切断）状態になる関係にあり、モニタ時には、スイッチ１３が、各スイッチ７，８，１４，１７とともにオン状態となる。さらに、スイッチ８と比較用トランジスタ５のドレインとの間には、２つのインバータを直列接続してなる出力部２１を設け、この出力部２１の出力変化（反転）に基づいて、前記記憶用トランジスタ２のしきい値を検出するものである。

続いて、上述した実施形態における動作を説明する。はじめに、通常のメモリとして使用する場合は、スイッチ２０をオンにし、他の各スイッチ７，８，１３，１４，１７をオフにして、従来と同様の回路構成とし、従来と同様の動作を行う。

すなわち、データ「１」を書き込む場合は、例えば、メモリセル１の選択用トランジスタ（図示せず）の選択ゲートに１５Ｖ、記憶用トランジスタ２の制御ゲート１１に１５Ｖ、同じくドレインに０Ｖを印加し、前記トランジスタ２のしきい値Ｖｔｈを−１．３Ｖに設定する。また、データ「０」を書き込む場合は、例えば、メモリセル１の選択用トランジスタ（図示せず）の選択ゲートに１５Ｖ、記憶用トランジスタ２の制御ゲート１１に０Ｖ、同じくドレインに１５Ｖを印加し、前記トランジスタ２のしきい値Ｖｔｈを２Ｖに設定する。一方、データの読み出しは、例えば、メモリセル１の選択用トランジスタ（図示せず）の選択ゲートに３Ｖ、記憶用トランジスタ２の制御ゲート１１に０Ｖ、読み出し部４のトランジスタの読み出しゲートに３Ｖを印加し、記憶用トランジスタ２がオンすればデータは「１」、オフであればデータは「０」と判別する。

次に、記憶用トランジスタ２のしきい値を検出するモニタ動作について説明する。モニタ動作においては、スイッチ２０をオフにし、他の各スイッチ７，８，１３，１４，１７をオンにする。このときメモリセル１側に流れる電流をＩ１、リファレンスセル６側に流れる電流をＩ２とすると、Ｉ１＋Ｉ２＝Ｉ（Ｉは一定）であり、出力部２１の反転電圧は、Ｉ１＝Ｉ２に対応する電圧となる。

まず、データ「１」を書き込んだ場合について説明するが、この場合上述の例で正常に書き込まれていれば、記憶用トランジスタ２のしきい値Ｖｔｈは−１．３Ｖに設定されている。上述の例において、制御ゲート１１にモニタ電圧（ＶＣＧ）３Ｖを印加すると、しきい値Ｖｔｈで決定されるＶＣＧ＋Ｖｔｈ（正常であれば１．７Ｖ）に対応した電流Ｉ１がながれる。一方、比較用トランジスタ５のゲート１２に印加する比較電圧Ｖｒｅｆを、０．６Ｖから徐々に上げていくと、通常、当初はＶＣＧ＋Ｖｔｈ＞Ｖｒｅｆなので、Ｉ１＞Ｉ２となり、出力部２１の出力はＬレベルであるが、ＶｒｅｆがＶＣＧ＋Ｖｔｈと等しくなるとＩ１＝Ｉ２となって反転電圧に達し、ＶｒｅｆがＶＣＧ＋Ｖｔｈを超えた時点（正常であれば１．７Ｖを超えた時点）でＩ１＜Ｉ２となり、出力部２１の出力はＨレベルに反転する。

この反転したときの比較電圧Ｖｒｅｆからしきい値Ｖｔｈを求めて、正常に書き込まれているか否かを判別できる。すなわち、Ｖｔｈ＝Ｖｒｅｆ−ＶＣＧ＝−１．３であれば正常であり、これ以外の場合は書き込みが失敗したか、書き込み後に変動したことになる。ここで、データ「１」の書き込みが失敗したか、書き込み後に変動したことが判明した場合は、再度書き込みを行って、適正なデータに対応するしきい値に設定する。

次いで、データ「０」を書き込んだ場合について説明するが、この場合上述の例で正常に書き込まれていれば、記憶用トランジスタ２のしきい値Ｖｔｈは２Ｖに設定されている。上述の例において、制御ゲート１１にモニタ電圧（ＶＣＧ）０Ｖを印加すると、しきい値Ｖｔｈで決定されるＶＣＧ＋Ｖｔｈ（正常であれば２Ｖ）に対応した電流Ｉ１がながれる。一方、比較用トランジスタ５のゲート１２に印加する比較電圧Ｖｒｅｆを、０．６Ｖから徐々に上げていくと、通常、当初はＶＣＧ＋Ｖｔｈ＞Ｖｒｅｆなので、Ｉ１＞Ｉ２となり、出力部２１の出力はＬレベルであるが、ＶｒｅｆがＶＣＧ＋Ｖｔｈと等しくなるとＩ１＝Ｉ２となって反転電圧に達し、ＶｒｅｆがＶＣＧ＋Ｖｔｈを超えた時点（正常であれば２Ｖを超えた時点）でＩ１＜Ｉ２となり、出力部２１の出力はＨレベルに反転する。

この反転したときの比較電圧Ｖｒｅｆからしきい値Ｖｔｈを求めて、正常に書き込まれているか否かを判別できる。すなわち、Ｖｔｈ＝Ｖｒｅｆ−ＶＣＧ＝２であれば正常であり、これ以外の場合は書き込みが失敗したか、書き込み後に変動したことになる。ここで、データ「０」の書き込みが失敗したか、書き込み後に変動したことが判明した場合は、再度書き込みを行って、適正なデータに対応するしきい値に設定する。

なお、本発明は上述の実施形態に限定されるものではなく、例えば、比較電圧Ｖｒｅｆの上昇は、直線的に限らず、所定間隔で、例えば０．５Ｖずつ間欠的に上昇させてもよい。また、反対に、ある程度高い電圧例えば３Ｖから下降させていってもよい。この下降の場合も、リニアに下降するほか、所定間隔で間欠的に行ってもよいものである。このＶｒｅｆを下降させる場合は、上昇させる場合と出力ロジックが反対になる。

ＥＥＰＲＯＭの要部を概略的に示すブロック図。

符号の説明

１メモリセル
２記憶用トランジスタ
３書き込み部
４読み出し部
５比較用トランジスタ
６リファレンスセル
７，８，１３，１４，１７，２０スイッチ
９，１０，１６，１９トランジスタ
１１制御ゲート
１２ゲート
１５共通接続点
１８抵抗
２１出力部

Claims

記憶用トランジスタを備えたメモリセルと、前記記憶用トランジスタと差動対をなす比較用トランジスタを備えたリファレンスセルと、前記各トランジスタのドレインにそれぞれスイッチを介して接続されて前記各トランジスタに同一大の電気的負荷を供給する負荷供給部と、前記記憶用トランジスタの制御ゲートにモニタ用電圧を印加するモニタ電圧印加部と、前記比較用トランジスタのゲートに比較用電圧をモニタ時に徐々に変化させて印加する比較電圧印加部と、前記各トランジスタのソースにスイッチを介して接続された共通接続点にモニタ時に前記スイッチをオンして一定の電流を供給する定電流源と、通常動作時には前記記憶用トランジスタのソースを接地源に接続し、モニタ時にはこの接続を切断するスイッチと、前記比較用電圧が前記記憶用トランジスタのしきい値に応じた所定値を超えた時に出力が反転する出力部と、を備えたことを特徴とする不揮発性半導体記憶装置。