JP3933817B2 - 不揮発性メモリ回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、フローティングゲートを有する不揮発性メモリ回路に関し、特に、フローティングゲートを有する記憶用トランジスタのフローティングゲートの電圧を直接読み出すことができる不揮発性メモリ回路に関する。
【０００２】
【従来の技術】
フローティングゲートを有するトランジスタをメモリセルに利用した不揮発性メモリは、電源を切った後でもデータを記憶することができ、種々の形態で利用される。
【０００３】
従来の不揮発性メモリ回路は、メモリセルのトランジスタのフローティングゲート内に電荷を注入することによりその閾値電圧を高くして書き込み（プログラム）を行い、フローティングゲートから電荷を引き抜くことによりその閾値電圧を低くして消去を行う。閾値電圧が高い状態をデータ「０」、閾値電圧が低い状態をデータ「１」とし、メモリセルには２値のデータが記憶される。
【０００４】
かかる２値のデータを読み出す時、メモリセルのトランジスタのコントロールゲートに所定の読み出し電圧を印加し、その時の閾値電圧の状態に応じてトランジスタを流れる電流値を検出する。その場合、レファレンス用トランジスタのゲートに上記２つの閾値電圧の中間のレファレンス電圧が印加され、前記のメモリセルのトランジスタからの電流とレファレンス用トランジスタからのレファレンス電流とが比較される。
【０００５】
かかるレファレンス用トランジスタからのレファレンス電流を利用することで、書き込み（プログラム）動作及び消去動作も行われる。即ち、書き込み時には、メモリセルのトランジスタからの電流値がレファレンス電流より少なくなるまで、そのフローティングゲートに電荷を注入する。また、消去時には、メモリセルのトランジスタからの電流値がレファレンス電流より大きくなるまで、そのフローティングゲートから電荷を引き抜く。
【０００６】
【発明が解決しようとする課題】
しかしながら、メモリセルの記憶情報が高密度化するにしたがい、メモリセルが保持すべき情報が、多値またはアナログ値になる傾向にある。即ち、メモリセルにｎ値のデータを記憶する場合は、フローティングゲートにｎ段階の電荷注入量を設定し、それに伴いｎ段階の閾値電圧の違いを読み出すことが必要になる。
【０００７】
その場合、従来のメモリセルトランジスタからの電流とレファレンス用トランジスタからの電流とを比較する方法では、多値化またはアナログ化した記憶情報を読み出すことは困難である。即ち、従来の方法によれば、ｎ値の記憶情報を読み出す為には、レファレンス用トランジスタにｎ−１種類のレファレンス電圧を印加して、ｎ−１種類のレファレンス電流と記憶用トランジスタからの電流とを逐一比較する必要があるからである。
【０００８】
このように、メモリセルトランジスタのフローティングゲートに電荷を注入または引き抜きを行い、その蓄積された電荷量を、メモリセルトランジスタの閾値電圧に対応する記憶用トランジスタの電流値の形で読み出す方法では、将来の多値化またはアナログ化に対応することが非常に困難になる。
【０００９】
そこで、本発明の目的は、フローティングゲートを有する記憶用トランジスタの情報を容易に読み出すことができる不揮発性メモリ回路を提供することにある。
【００１０】
更に、本発明の目的は、フローティングゲートを有する記憶用トランジスタに情報を容易に書き込むことができる不揮発性メモリ回路を提供することにある。
【００１１】
更に、本発明の目的は、多値またはアナログ値を記憶するフローティングゲートを有する記憶用トランジスタの情報を容易に読み出すことができる不揮発性メモリ回路を提供することにある。
【００１２】
更に、本発明の目的は、多値またはアナログ値を記憶するフローティングゲートを有する記憶用トランジスタに情報を容易に書き込むことができる不揮発性メモリ回路を提供することにある。
【００１３】
また、本発明の別の目的は、フローティングゲートを有する記憶用トランジスタが記憶できるダイナミックレンジを広くした不揮発性メモリ回路を提供することにある。
【００１４】
【課題を解決するための手段】
本発明の一つの側面は、フローティングゲートを有する記憶用トランジスタと、フローティングゲートを有する帰還用トランジスタとをソース共通に接続し、両トランジスタのドレイン側に負荷回路を設ける。そして、記憶用トランジスタのドレインと帰還用トランジスタのフローティングゲートとの間に、負帰還回路を設ける。負帰還回路の例としては、増幅用出力トランジスタが好適であり、そのゲートが記憶用トランジスタのドレインに接続され、そのゲート電圧に応じた電圧が出力端子に生成される。そして、この出力端子と帰還用トランジスタのフローティングゲートとが接続される。
【００１５】
かかる構成のメモリ回路では、記憶用トランジスタのフローティングゲートの電荷量に応じた電圧値と出力端子の出力電圧値とが同じになるように動作するので、記憶用トランジスタのフローティングゲートの電圧値を直接検出することができる。従って、記憶用トランジスタのフローティングゲートに多値またはアナログ値の情報を容易に書き込み、容易に読み出すことができる。また、２値が記憶される場合も、同様に読み出し及び書き込みを容易にすることができる。
【００１６】
上記の目的を達成するために、本発明の別の側面は、不揮発性メモリ回路において、
記憶用フローティングゲートを有する記憶用トランジスタと、
前記記憶用トランジスタとソースが共通に接続され、帰還用フローティングゲートを有する帰還用トランジスタと、
前記記憶用トランジスタ及び帰還用トランジスタに接続された負荷回路と、
前記記憶用トランジスタのドレインにゲートが接続され、前記ゲート電圧に応じた電圧を出力端子に生成する出力用トランジスタと、
前記出力端子と前記帰還用フローティングゲートとの間に設けられた帰還路とを有することを特徴とする。
【００１７】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態例を説明する。しかしながら、かかる実施の形態例が、本発明の技術的範囲を限定するものではない。
【００１８】
図１は、本発明の実施の形態例における不揮発性メモリ回路を示す図である。図１に示された不揮発性メモリ回路は、情報を記憶する記憶用トランジスタＮｃと帰還用トランジスタＮｆとがソース共通に接続され、それらのトランジスタＮｃ、Ｎｆのドレインと電源Ｖccとの間に、ＰチャネルのトランジスタＰ０，Ｐ１からなるカレントミラー回路を構成する負荷回路が設けられる。この負荷回路のトランジスタＰ０，Ｐ１は、共に飽和領域で動作し、両ゲートに同じ電圧が印加されて同じ電流を供給する定電流源として動作する。
【００１９】
記憶用トランジスタＮｃは、フローティングゲートとコントロールゲートを有するＮチャネルトランジスタであり、帰還用トランジスタＮｆも、フローティングゲートとコントロールゲートを有するＮチャネルトランジスタである。両トランジスタの共通に接続されたソース端子は、グランド電位に接続される。従って、トランジスタＮｃ、Ｎｆ及び負荷回路Ｐ０，Ｐ１により、コンパレータ回路が構成される。このコンパレータ回路において、両トランジスタのコントロールゲートに所定の同じ電圧が印加される場合は、それらのフローティングゲートの電圧に応じた電流がそれぞれのトランジスタＮｃ，Ｎｆに流れ、記憶用トランジスタＮｃのドレイン端子のノードｎ１０にフローティングゲートの電圧に依存した電圧が出力される。
【００２０】
即ち、両トランジスタＮｃ，Ｎｆは、フローティングゲートの電圧とコントロールゲートの電圧との組み合わせにより、ゲート・ソース間電圧を与えられる。従って、フローティングゲートに電荷が多く蓄積されてその電位が低くなると、同じコントロールゲート電圧が印加されていても、トランジスタのゲート・ソース間電圧は低くなり、実質的に閾値電圧が高くなったように動作し、インピーダンスが高くなり、ドレイン電流が少なくなる。フローティングゲートの電荷量が減ると、その逆に、実質的に閾値電圧が低くなったように動作し、インピーダンスが低くなり、ドレイン電流が多くなる。
【００２１】
記憶用トランジスタＮｃのドレイン端子であるノードｎ１０は、Ｐチャネルの出力トランジスタＰ２のゲートに接続される。出力トランジスタＰ２のソースは電源Ｖccに接続され、そのドレインは出力端子OUTに接続される。その結果、上記のコンパレータ回路とこの出力トランジスタＰ２とで、オペアンプが構成される。
【００２２】
出力端子OUTと帰還用トランジスタＮｆのフローティングゲートとが、帰還路１２により接続される。かかる構成により、記憶用トランジスタＮｃのドレイン端子であるノードｎ１０と、帰還用トランジスタＮｆのフローティングゲートとの間には、負帰還回路１０が設けられることになる。尚、出力トランジスタＰ２には、グランド電位との間に電流源となるＮチャネルトランジスタＮ０が設けられ、そのゲートには所定の基準電圧Ｖrefが印加される。
【００２３】
上記の負帰還回路１０を設けた結果、出力端子OUTの電圧は、記憶用トランジスタＮｃのフローティングゲートの電圧にほぼ等しくなるように制御される。図１に示されたメモリ回路の動作は、ソースが共通接続された１対のトランジスタからなる通常のコンパレータ回路に、Ｐチャネルの出力トランジスタを設け、出力トランジスタのドレイン（出力端子）をコンパレータ回路の反転入力に接続することで、出力端子がコンパレータ回路の非反転入力の電圧にほぼ等しくなる動作と同様である。
【００２４】
即ち、記憶用トランジスタＮｃのフローティングゲートに所定の電荷を注入して、記憶用トランジスタＮｃを所定の閾値電圧に制御する。そして、記憶用トランジスタＮｃと帰還用トランジスタＮｆとのコントロールゲートＣＧには、同等の電圧を印加する。その結果、フローティングゲートの電位が出力端子にそのまま出力される。
【００２５】
例えば、未書き込み（未プログラム）の状態で、記憶用トランジスタＮｃのフローティングゲートの電荷量が少ないと、記憶用トランジスタＮｃの閾値電圧は低い。その場合は、記憶用トランジスタＮｃを流れるドレイン電流は多く、ノードｎ１０がグランド電位側に引き寄せられ低下する。この時、記憶用トランジスタＮｃのインピーダンスは低くなる。ノードｎ１０の低下により、出力トランジスタＰ２がより導通状態になり、出力端子OUTの電位が上がる。それにより、帰還用トランジスタＮｆのフローティングゲートの電位も上昇し、やがて、出力端子OUTが記憶用トランジスタＮｃのフローティングゲートの電荷による電圧値にほぼ等しくなると、コンパレータは左右バランスした状態になる。
【００２６】
一方、書き込み（プログラム）が行われて、フローティングゲートに電荷が注入されて閾値電圧が上昇すると、記憶用トランジスタＮｃを流れるドレイン電流が減少する。このドレイン電流の減少に伴い、ノードｎ１０の電位が上昇し、Ｐチャネル型トランジスタＰ２のゲート・ソース間電圧が小さくなり、トランジスタＰ２のソース・ドレイン間電流が減り、出力端子OUTの電位が低下する。
【００２７】
その結果、出力端子OUTが帰還路１２により接続される帰還用トランジスタＮｆのフローティングゲートの電位も低下する。この電位の低下は、帰還用トランジスタＮｆのフローティングゲートの電位が、メモリセルのトランジスタＮｃの電荷が注入されたフローティングゲートの電位とほぼ等しくなる状態まで継続し、両フローティングゲートの電位がほぼ等しくなると、コンパレータ回路の両トランジスタＮｃ，Ｎｆの電流は等しくなり、回路はバランスした安定状態になる。
【００２８】
以上のように、図１に示された不揮発性メモリ回路は、記憶用トランジスタＮｃのフローティングゲートの電位とほぼ同じ電位が、常に出力端子ＯＵＴに生じるように動作する。従って、出力端子ＯＵＴを検出することにより、記憶用トランジスタＮｃのフローティングゲートに蓄積された電荷量に応じた電位を知ることができる。つまり、書き込み時はこの出力端子ＯＵＴの電圧を検出して、フローティングゲートに注入した電荷量を知ることができ、読み出し時も同様にしてその電荷量を知ることができる。但し、消去時は、コントロールゲートＣＧに負電圧を印加し、記憶用トランジスタNcのソースに電源電圧を印加して、フローティングゲート内の電荷を引き抜く必要がある。従って、消去時のベリファイ動作は、消去動作とは別の状態で行われる。
【００２９】
従って、従来例の如く、フローティングゲートに蓄積された電荷量に応じた閾値電圧の違いを、トランジスタの電流値を介して間接的に検出するのではなく、本実施の形態例のメモリ回路は、記憶用トランジスタのフローティングゲートに蓄積された電荷量を直接検出することができる。その結果、多値の情報やアナログ値の情報をそのまま検出することができ、書き込み及び読み出しが容易になる。
【００３０】
尚、本実施の形態例において、書き込み動作は、別名プログラム動作であり、フローティングゲートに電荷（電子）を注入する場合をいう。そして、フローティングゲートから電荷（電子）を引き出す動作を消去と称する。
【００３１】
図２は、本実施の形態例における不揮発性メモリ回路の変形例を示す図である。図１と同じ部分には同じ引用番号を与えている。図２のメモリ回路は、メモリセル用のトランジスタＮｃと帰還用トランジスタＮｆとの共通ソースｎ１１と、グランド電位との間に、ゲートが所定の基準電圧Ｖrefに接続された電流源トランジスタＮ１が設けられる。このトランジスタＮ１を除いては、図１のメモリ回路と同じ構成である。
【００３２】
図１のメモリ回路の場合は、両トランジスタＮｃ，Ｎｆの共通ソースｎ１１が、直接グランド電位に接続されている。従って、両トランジスタＮｃ，Ｎｆが導通状態を保って、コンパレータ回路が有効に動作するためには、フローティングゲートとコントロールゲートによるゲート・ソース間電圧が、閾値電圧を超える程度にあり、両トランジスタに電流が流れている必要がある。従って、所定の電圧がコントロールゲートに印加されている状態では、フローティングゲートの取りうる電圧の範囲は、ある電圧より低くすることはできない。つまり、コントロールゲート電圧は、フローティングゲートの電荷量により決まる閾値電圧より高い領域である必要があるので、同じコントロールゲート電圧に対しては、フローティングゲートに注入できる電荷の量に制限があり、ダイナミックレンジが狭くなる。
【００３３】
それに対して、図２のメモリ回路では、共通ソースｎ１１とグランド電位との間に、両トランジスタＮｃ，Ｎｆの共通ソースに常に定電流を供給するトランジスタＮ１が設けられている。従って、共通ソースｎ１１はトランジスタＮ１の定電流により引き下げられ、両トランジスタＮｃ，Ｎｆの動作領域を拡げることができ、ダイナミックレンジが広くなる。
【００３４】
図２のメモリ回路例では、出力トランジスタＰ２の定電流源であるトランジスタＮ０のゲートと、コンパレータ回路の定電流源であるトランジスタＮ１とは、同じゲート電圧Ｖrefを供給される。
【００３５】
図２のメモリ回路の場合も、出力端子OUTに、記憶用トランジスタＮｃのフローティングゲートの電圧とほぼ同じ電圧が生成され、記憶用トランジスタＮｃへの注入電荷量の検出を容易にすることができる。従って、多値またはアナログ値を記憶するフローティングゲートを有する記憶用トランジスタの情報を、容易に読み出すことができる。
【００３６】
図３は、図１のメモリ回路を利用して、２×２のマトリクス状に記憶用トランジスタを配置した場合の回路例である。カレントミラー回路を構成するトランジスタＰ０，Ｐ１、出力トランジスタＰ２、出力端子OUT、帰還用トランジスタＮｆ及び電流源トランジスタＮ０は、図１と同じである。
【００３７】
図３の回路例では、４つのメモリセルＭＣ00〜ＭＣ11が、記憶用トランジスタＮｃで構成され、それらのトランジスタのソース端子は、ソース線ＳＬ０，ＳＬ１を介して、帰還用トランジスタＮｆのソースに接続される。メモリセルを構成する記憶用トランジスタは、ドレインがビット線ＢＬ０，ＢＬ１にそれぞれ接続され、コントロールゲートがワード線ＷＬ０，ＷＬ１にそれぞれ接続される。ビット線ＢＬ０，ＢＬ１は、コラム選択信号ＣＬ０，ＣＬ１により導通するコラムゲートＮcl0、Ｎcl1を介して、カレントミラー回路を構成するトランジスタＰ１に接続される。また、帰還用トランジスタＮｆのコントロールゲートには、ダミーワード線ＤＷＬに接続され、そのダミーワード線ＤＷＬは、選択されたワード線ＷＬ０，ＷＬ１と同じ電圧が印加される。ワード線及びダミーワード線は、ワードドライバＷＤにより所定の電圧に駆動される。
【００３８】
図３のメモリ回路では、ワードドライバＷＤによりワード線が選択され、コラム選択信号ＣＬ０，ＣＬ１によりビット線が選択される。そして、書き込み時（プログラム時）には、例えばプログラムコントロール回路１４により、選択されたビット線が電源電圧Ｖccより高い書き込み電圧Vppにされ、ワードドライバＷＤにより選択されたワード線が電源電圧Ｖccに駆動される。また、そのときソース線ＳＬは、グランド電位に接続される。その結果、選択されたメモリセルＭＣのトランジスタのフローティングゲートにチャージ（電子）が注入される。
【００３９】
その後、プログラムコントロール回路１４の出力が読み出し電圧Ｖccになると、図３の回路は、図１のメモリ回路と同じ構成になる。即ち、メモリセルを構成する記憶用トランジスタのフローティングゲートの電圧とほぼ同じ電圧が、出力端子OUTに生成される。従って、出力端子OUTに例えばオペレーションアンプ等を設けることにより、メモリセルのトランジスタのフローティングゲートに蓄積された電荷量に応じたフローティングゲートの電圧値を直接検出することができる。この読み出し動作または書き込み後のベリファイ動作では、ワードドライバＷＤは、選択ワード線ＷＬとダミーワード線ＤＷＬとを、同じ読み出し電圧に駆動する。
【００４０】
図３の不揮発性メモリ回路では、消去は、図示しない回路により、ワード線ＷＬが負電圧（例えば−９Ｖ）に、ソース線ＳＬが電源Ｖccに制御されることにより行われ、その結果、フローティングゲートから電荷（電子）が引き抜かれる。消去の後のベリファイ動作は、上記の読み出し動作と同じように行われる。
【００４１】
図４は、本実施の形態例における不揮発性メモリ回路の更に変形例を示す図である。図１または図２に示した不揮発性メモリ回路では、フローティングゲートの電荷量を増加させて記憶用トランジスタＮｃの閾値電圧を高くすると、そのインピーダンスが高くなる。その結果、記憶用トランジスタのドレイン電圧が高くなりすぎて、記憶用トランジスタＮｃが実質的にプログラム状態になり、不要な電荷の注入（書き込み）が行われる。そこで、この不要な書き込み状態を防止するために、図４の例では、ドレイン電圧を抑えるクランプ回路を設ける。
【００４２】
このドレイン電圧を抑えるクランプ回路は、ＮチャネルトランジスタＮ３，Ｎ４で構成され、これらのトランジスタのゲートには、記憶用トランジスタＮｃ又は帰還用トランジスタＮｆのドレイン電圧が上昇するに従い下降する電圧（ｎ１３）が印加される。それにより、ドレイン電圧が上昇しようとすると、ノードｎ１３が低下し、トランジスタＮ３，Ｎ４の導通度を下げ、両トランジスタＮｃ、Ｎｆのドレイン電圧が上昇するのを抑える。
【００４３】
図４の例では、帰還用トランジスタＮｆのドレイン端子ｎ１２が、フィードバック回路のＮチャネルトランジスタＮ５のゲートに接続される。フィードバック回路は、ゲートがグランドに接続され、ソースが電源Ｖccに接続されたＰチャネルトランジスタＰ７と、抵抗Ｒ１，Ｒ２により分圧された定電圧Ｖ１がゲートに印加されるＮチャネルトランジスタＮ６と、トランジスタＮ５で構成される。
【００４４】
このフィードバック回路では、トランジスタＰ７は定電流を供給する負荷回路である。トランジスタＮ５は、帰還用トランジスタＮｆのドレイン端子ｎ１２が上昇するとその電流が増加する。それに伴い、ノードｎ１３の電圧が下降し、クランプ回路Ｎ３，Ｎ４のゲート電圧が下降し、記憶用トランジスタＮｃ、Ｎｆのゲート電圧が必要以上に上昇するのを防止する。但し、ノードｎ１３は、トランジスタＮ６により、必要以上に低下することはなく、従って、両トランジスタＮｃ，Ｎｆのドレイン電圧は、所定の範囲内に制限される。
【００４５】
このようなクランプ回路Ｎ３，Ｎ４を設けても、記憶用トランジスタＮｃの閾値電圧の変化に対応してノードｎ１０の電位が変化する動作は、図１，２の場合と同じである。
【００４６】
図５は、本実施の形態例における不揮発性メモリ回路の更に別の変形例を示す図である。この例は、記憶用トランジスタＮｃをＣＡＭ（Control Addressable Memory）方式にしたものである。図５に示される通り、記憶用トランジスタＮｃは、読み出し用のトランジスタＮｃ１と、書き込み用のトランジスタＮｃ２とで構成される。読み出し用のトランジスタＮｃ１は、図１，２，４の記憶用トランジスタＮｃと同じ構成である。書き込み用トランジスタＮｃ２は、読み出し用トランジスタＮｃ１と、フローティングゲート、コントロールゲート及びソースが共通に接続された構成である。
【００４７】
このＣＡＭ方式のメモリセルのトランジスタでは、書き込み用トランジスタＮｃ２のドレインにプログラム用の高い電圧Ｖppを印加しながら、読み出し用トランジスタＮｃ１のフローティングゲートの電荷量の変化（又は閾値の変化）を監視することができる。従って、図１，２，４の不揮発性メモリ回路のように、一旦記憶用トランジスタＮｃに電荷の注入をし、その後、記憶用トランジスタＮｃのフローティングゲートの電荷量の変化（閾値電圧の変化）を出力端子OUTから検出するといった、書き込み動作（プログラム）とベリファイ動作とを時分割で行う必要がない。
【００４８】
特に、本実施の形態例における不揮発性メモリ回路の場合、記憶用トランジスタＮｃのフローティングゲートの電圧を、出力端子OUTから直接監視することができる。従って、図５の如きＣＡＭ方式のメモリセル用トランジスタＮｃ１，Ｎｃ２を利用することで、記憶用トランジスタのフローティングゲートへの電荷の注入（プログラム）を、出力端子OUTでその電荷量の変化を監視しながら行うことができる。その結果、電荷注入動作期間とは別にベリファイ動作期間を設けることが不要になる。いわば、ベリファイフリー動作が可能になる。
【００４９】
図６は、図５の改良例を示す図である。この例では、メモリセル用トランジスタＮｃを読み出し用トランジスタＮｃ１と書き込み用トランジスタＮｃ２で構成すると同時に、それと対になっている帰還用トランジスタＮｆ側も、同様の一対のトランジスタ構成にする。即ち、帰還用トランジスタＮｆは、読み出し用トランジスタＮｃ１と対になるトランジスタＮｆ１と、書き込み用トランジスタＮｃ２と対になるダミートランジスタＮｆ２とで構成される。他の構成は、図５の回路例と同じである。
【００５０】
メモリセル用トランジスタ側の書き込み用トランジスタＮｃ２のドレインには、プログラム用の電圧Ｖppが印加されるが、それにあわせて、帰還用トランジスタＮｆ２のドレインにも、ダミーの電圧Ｖpprefが印加される。
【００５１】
このように、記憶用トランジスタＮｃと帰還用トランジスタＮｆとを、共に１対のトランジスタＮｃ１，Ｎｃ２及びＮｆ１，Ｎｆ２にすることで、コンパレータ回路のバランスがほぼ均等になり、出力端子ＯＵＴに記憶用トランジスタＮｃのフローティングゲートの電圧値を正確に読み出すことができる。
【００５２】
図７は、図４と図６を組み合わせた不揮発性メモリ回路を示す図である。即ち、図６の記憶用トランジスタと帰還用トランジスタとをそれぞれ１対のトランジスタ構成にして、読み出しを行いながらフローティングゲートへの電荷の注入を可能にし、更に、トランジスタＮ３、Ｎ４からなるクランプ回路を設けて、読み出し動作において記憶用トランジスタＮｃ１のドレイン電圧が上昇して書き込みが行われないようにする。クランプ回路の構成及びそのフィードバック回路の構成は、図４の例と同じである。
【００５３】
図８は、図４に図２の電流源トランジスタを設けた例を示す図である。図４のクランプ回路を設けたメモリ回路において、共通ソース端子ｎ１１とグランドとの間に、定電圧Ｖrefがゲートに印加されて定電流を共通ソース端子に供給する電流源トランジスタＮ１を設ける。
【００５４】
この電流源トランジスタＮ１を設けることにより、図２において説明した通り、記憶用トランジスタに記憶できる電圧の範囲（ダイナミックレンジ）を広くすることができる。それ以外の構成は、図４の例と同じである。
【００５５】
図９は、図５に図２の電流源トランジスタを設けた例を示す図である。図５の不揮発性メモリ回路において、共通ソース端子ｎ１１とグランドとの間に、電流源トランジスタＮ１を設ける。それに伴い、書き込み用トランジスタＮｃ２のソース端子は、プログラム動作の為にグランドに直接接続される。
【００５６】
図１０は、図６に図２の電流源トランジスタを設けた例を示す図である。図６の不揮発性メモリ回路において、共通ソース端子ｎ１１とグランドとの間に、電流源トランジスタＮ１を設ける。それに伴い、図９の場合と同様に、書き込み用トランジスタＮｃ２のソース端子は、プログラム動作の為にグランドに直接接続される。
【００５７】
図１１は、図１，２，４，６の全ての特徴を備えた不揮発性メモリ回路を示す図である。即ち、図１１のメモリ回路では、記憶用トランジスタＮｃと帰還用トランジスタＮｆの共通ソース端子ｎ１１とグランド電圧との間に、定電流源トランジスタＮ１が設けられる。これにより、記憶可能なフローティングゲートの電圧のダイナミックレンジが広くなる。更に、記憶用トランジスタＮｃに不要な書き込みが行われないように、トランジスタＮ３，Ｎ４からなるクランプ回路が設けられる。
【００５８】
そして、記憶用トランジスタＮｃと帰還用トランジスタＮｆとは、それぞれ１対のトランジスタＮｃ１，Ｎｃ２及びＮｆ１，Ｎｆ２で構成され、フローティングゲート電圧を監視しながら、フローティングゲートへの電荷の注入を行うことができる。しかも、コンパレータ回路の左右の回路構成はほぼ同じでバランスしているので、記憶用トランジスタＮｃのフローティングゲートの電圧が正確に出力端子ＯＵＴに生成される。
【００５９】
図１２は、図１１の不揮発性メモリ回路を、２行２列のセルマトリクスに適用した場合の回路図である。図１２は、図１１に示したそれぞれ１対の記憶用トランジスタＮｃ１，Ｎｃ２が、２行２列の合計４つのメモリセルＭＣ00〜ＭＣ11として配置される。図１２のメモリ回路では、図３の場合と異なり、各メモリセルが１対のトランジスタＮｃ１，Ｎｃ２で構成されるので、ビット線とソース線もそれぞれ１対の構成になる。尚、図１２の例では、図１１と異なり、ソース線ＳＬがソース電圧制御部１６により制御される。
【００６０】
メモリセルＭＣ00の場合は、読み出し用のトランジスタＮｃ１のドレインは、ビット線ＢＬ０に接続され、ソースはソース線ＳＬ０に接続され、コントロールゲートは、ワード線ＷＬ０に接続される。また、書き込み用トランジスタＮｃ２のドレインは、もう一つのプログラム用のビット線ＢＬＰ０に接続され、ソースは、ソース電圧制御部１６に接続される。書き込み用トランジスタＮｃ１のコントロールゲートは、ワード線ＷＬ０に接続され、フローティングゲートは読み出し用トランジスタＮｃ１のフローティングゲートと共通である。
【００６１】
他のメモリセルＭＣ01〜ＭＣ11も同様の構成である。読み出し用トランジスタに接続されるビット線ＢＬ０，ＢＬ１は、コラムゲートＮcl0、Ｎcl1を介して、カレントミラー回路のトランジスタＰ１に接続される。また、ビット線ＢＬ０，ＢＬ１とコラムゲートＮcl0、Ｎcl1との間には、クランプ回路としてトランジスタＮ３０，Ｎ３１が設けられる。
【００６２】
また、書き込み用トランジスタに接続されるプログラム用ビット線ＢＬＰ０，ＢＬＰ１は、別のコラムゲートＮＰ０，ＮＰ１を介して、プログラムコントロール回路１４に接続される。これにより、選択されたメモリセルの書き込み用トランジスタNc2のドレインには、プログラム電圧Ｖppが印加される。書き込み用トランジスタNc2のソース端子は、上記の通りソース電圧制御部１６に接続される。これにより、選択されたメモリセルの書き込み用トランジスタNc2のソースには、プログラム時はグランド電位が、消去時は電源電圧Vccがそれぞれ印加される。
【００６３】
メモリセルのトランジスタのフローティングゲート電圧を検出するための、帰還用トランジスタＮｆも、図１１と同様に、１対のトランジスタＮｆ１、Ｎｆ２で構成され、この１対のトランジスタは、フローティングゲートが共通であり、出力端子ＯＵＴに接続される。また、トランジスタＮｆ２のドレインには、ダミーの電圧Ｖpprefなどが印加される。帰還用トランジスタＮｆ１，Ｎｆ２のコントロールゲートには、ダミーワード線ＤＷＬにより、通常のワード線と同じ電圧が印加される。
【００６４】
図１２に示されたメモリ回路を利用することにより、図１１の場合と同様に、各メモリセルＭＣ00〜ＭＣ11に対して、プログラムコントロール回路１４、ソース線制御部１６、及びワードドライバＷＤにより、書き込み用トランジスタNc2のドレイン、ソース、コントロールゲートを、それぞれプログラム電圧Ｖpp、グランド、電源電圧の電荷注入状態にしながら、読み出し用トランジスタＮc1を利用して、出力端子ＯＵＴから、そのフローティングゲートへの電荷量に応じた電圧値を直接検出することができる。
【００６５】
また、消去動作では、書き込み用トランジスタNc2のコントロールゲートが負電圧（例えば−９Ｖ）、ドレインがフローティング、ソースが電源電圧Ｖccに制御され、フローティングゲート内の電荷が引き抜かれる。そして、消去ベリファイでは、再度コントロールゲートを所定の電圧に制御して、出力端子OUTからフローティングゲートの電位を検出することができる。
【００６６】
［不揮発性メモリ回路の書き込み回路例］
図１３は、上記してきた本実施の形態例における不揮発性メモリ回路の書き込み方式を説明するための図である。図１３のメモリ回路は、簡単の為に図１０のメモリ回路の例である。図１３の回路では、出力端子ＯＵＴに目標とするフローティングゲート電圧Ｖtagまたはその目標直前の電圧Ｖtag＋αと、出力端子ＯＵＴとを比較する出力コンパレータ回路２０が設けられる。そして、この出力コンパレータ回路２０が、プログラムコントロール回路１４やソース線制御回路１６を制御する。
【００６７】
図１３に示された書き込み回路を利用することにより、記憶用トランジスタＮｃのフローティングゲートの電荷量を、より速く且つ確実に目標値にすることができる。出力コンパレータ２０には、目標電圧値Ｖtagとその直前の値Ｖtag＋αが与えられる。
【００６８】
図１４は、図１３の回路を利用した書き込み方法を示すグラフ図である。横軸に時間、縦軸に出力端子ＯＵＴの電圧を示す。フローティングゲートに電荷を注入してその電圧値を下げる場合は、時刻ｔ１で、書き込み用トランジスタＮｃ２に対し、コントロールゲートＣＧを電源電圧Vccにし、プログラムコントロール回路１４によりドレインに電源Ｖccより高い電圧Ｖppを供給し、ソース線制御部１６によりソース端子をグランド電位ＧＮＤにする。これにより、フローティングゲートへの電荷の注入が開始し、フローティングゲートの電圧が低下する。
【００６９】
時刻ｔ２において、出力端子ＯＵＴの電圧が最初の電圧Ｖ２０から目標電圧値Ｖtagよりαだけ高いＶtag＋αになると、書き込み用トランジスタＮｃ２のソース電圧をグランド電位ＧＮＤからバックバイアス電位Ｖbb（例えば＋２Ｖ）に変更する。この変更制御は、出力コンパレータ２０により制御される。かかる変更により、書き込み用トランジスタＮｃ２のフローティングゲートへの電荷注入速度が低下する。そして、その後時刻ｔ３にて、出力端子ＯＵＴが目標電圧ＶTAGに達すると、プログラムコントロール回路１４によるプログラム電圧Vppの印加を停止する。
【００７０】
逆に、消去動作において、フローティングゲートから電荷を引き抜いてフローティングゲート電圧を上昇させる場合は、読み出し動作とは異なる電圧がコントロールゲートに印加されるので、プログラム時のようにフローティングゲートの電位を監視しながら行うことはできない。従って、コントロールゲートを負電圧、ドレインをフローティング、そしてソース電圧を電源電圧に制御して、消去動作が行われる。そして、消去動作の後で、読み出し状態に制御して、フローティングゲートの電位のベリファイが行われる。
【００７１】
図１３の回路を利用すると、図１４に示される通り、出力端子ＯＵＴの電圧を出力コンパレータ２０が監視しながら、目標電圧Ｖtagの直前でフローティングゲートへの電荷注入速度を低下させ、その後の目標電圧Ｖtagでの電荷注入停止を確実に行うことができる。
【００７２】
図１５は、出力コンパレータ２０の回路例を示す図である。図１５（Ａ）は、差動アンプ型のコンパレータ回路であり、ソースが共通接続された１対のＮチャネルトランジスタＮ１０、Ｎ１１と、電流源トランジスタＮ１２と、カレントミラー回路を構成するＰチャネルトランジスタＰ１０，Ｐ１１で構成される。トランジスタＮ１０のゲートには、目標電圧Ｖtagまたはその直前の電圧Ｖtag＋αが印加され、トランジスタＮ１１のゲートには、出力端子ＯＵＴの電圧が印加される。これにより、出力端子ＯＵＴが目標電圧Ｖtagまたはその直前電圧Ｖtag＋αより低いと、トランジスタＮ１０のドレイン端子ｎ２０はＬレベル、高いとＨレベルになる。この信号ｎ２０により、図１３に示した回路１４，１６が制御される。
【００７３】
図１５（Ｂ）は、チョッパコンパレータ回路である。インバータＩＮＶの入力と出力との間に短絡用スイッチSWZが設けられ、スイッチSWZを短絡することにより、インバータINVの入力端子ｎ２１と出力端子ｎ２２の電位が初期設定される。インバータINVの入力端子ｎ２１にキャパシタＣの一方の電極が接続され、キャパシタＣの他方の電極には、スイッチＳＷ２を介して目標電圧Ｖtagまたはその直前電圧Ｖtag＋αが印加され、また、スイッチＳＷ１を介して出力端子ＯＵＴが印加される。
【００７４】
最初に、スイッチSWZを短絡し、スイッチＳＷ２を短絡して目標電圧Ｖtag（またはその直前電圧Ｖtag＋α）をキャパシタＣに印加する。この初期設定の結果、キャパシタＣに目標電圧Ｖtagが印加された状態で、インバータINVがバランスした状態になる。
【００７５】
次に、スイッチSWZをオープンにし、スイッチＳＷ２の代わりにスイッチＳＷ１を短絡し、出力端子OUTの電位をキャパシタＣに印加する。この時、出力端子OUTの電圧が、目標電圧Ｖtag（またはその直前電圧Ｖtag＋α）より低いと、インバータINVの出力ｎ２２の電圧がＨレベルになり、また、出力端子OUTの電圧が、目標電圧Ｖtag（またはその直前電圧Ｖtag＋α）より高いと、インバータINVの出力ｎ２２の電圧がＬレベルになる。
【００７６】
出力コンパレータ回路は、これ以外にも種々の変形例が考えられる。
【００７７】
上記の実施の形態例では、記憶用トランジスタに多値情報あるいはアナログ情報を記録する場合に、書き込みや読み出しが容易になると説明したが、２値の情報を記録する場合も、フローティングゲートの電荷量に応じた電圧値を直接検出することができるので、同様に書き込みや読み出しが容易になる。
【００７８】
本発明の保護範囲は、上記の実施の形態例によって限定されることはなく、あくまでも特許請求の範囲の記載による発明とその均等物におよぶものである。
【００７９】
【発明の効果】
以上、本発明によれば、記憶用トランジスタのフローティングゲートに蓄積された電荷量に応じた電圧値を直接検出することができ、多値の情報あるいはアナログ情報を記録する場合の、書き込み及び読み出しを容易にすることができる。また、２値の情報を記録する場合にも、利用することができ、その場合も書き込み及び読み出しが容易になる。
【図面の簡単な説明】
【図１】本発明の実施の形態例における不揮発性メモリ回路を示す図である。
【図２】本実施の形態例における不揮発性メモリ回路の変形例を示す図である。
【図３】図２のメモリ回路を利用して、２×２のマトリクス状に記憶用トランジスタを配置した場合の回路例である。
【図４】本実施の形態例における不揮発性メモリ回路の更に変形例を示す図である。
【図５】本実施の形態例における不揮発性メモリ回路の更に別の変形例を示す図である。
【図６】図５の改良例を示す図である。
【図７】図４と図６を組み合わせた不揮発性メモリ回路を示す図である。
【図８】図４に図２の電流源トランジスタを設けた例を示す図である。
【図９】図５に図２の電流源トランジスタを設けた例を示す図である。
【図１０】図６に図２の電流源トランジスタを設けた例を示す図である。
【図１１】図１，２，４，６の全ての特徴を備えた不揮発性メモリ回路を示す図である。
【図１２】図１１の不揮発性メモリ回路を、２行２列のセルマトリクスに適用した場合の回路図である。
【図１３】本実施の形態例における不揮発性メモリ回路の書き込み方式を説明するための図である。
【図１４】図１３の回路を利用した書き込み方法を示すグラフ図である。
【図１５】出力コンパレータ２０の回路例を示す図である。
【符号の説明】
Ｎｃ 記憶用トランジスタ
Ｎｃ１ 読み出し用トランジスタ
Ｎｃ２ 書き込み用トランジスタ
Ｎｆ 帰還用トランジスタ
Ｐ０，Ｐ１ カレントミラー回路、負荷回路
Ｐ２ 出力トランジスタ
Ｎ１ 定電流源トランジスタ
Ｎ３，Ｎ４ クランプ回路を構成するトランジスタ
【発明の属する技術分野】
本発明は、フローティングゲートを有する不揮発性メモリ回路に関し、特に、フローティングゲートを有する記憶用トランジスタのフローティングゲートの電圧を直接読み出すことができる不揮発性メモリ回路に関する。
【０００２】
【従来の技術】
フローティングゲートを有するトランジスタをメモリセルに利用した不揮発性メモリは、電源を切った後でもデータを記憶することができ、種々の形態で利用される。
【０００３】
従来の不揮発性メモリ回路は、メモリセルのトランジスタのフローティングゲート内に電荷を注入することによりその閾値電圧を高くして書き込み（プログラム）を行い、フローティングゲートから電荷を引き抜くことによりその閾値電圧を低くして消去を行う。閾値電圧が高い状態をデータ「０」、閾値電圧が低い状態をデータ「１」とし、メモリセルには２値のデータが記憶される。
【０００４】
かかる２値のデータを読み出す時、メモリセルのトランジスタのコントロールゲートに所定の読み出し電圧を印加し、その時の閾値電圧の状態に応じてトランジスタを流れる電流値を検出する。その場合、レファレンス用トランジスタのゲートに上記２つの閾値電圧の中間のレファレンス電圧が印加され、前記のメモリセルのトランジスタからの電流とレファレンス用トランジスタからのレファレンス電流とが比較される。
【０００５】
かかるレファレンス用トランジスタからのレファレンス電流を利用することで、書き込み（プログラム）動作及び消去動作も行われる。即ち、書き込み時には、メモリセルのトランジスタからの電流値がレファレンス電流より少なくなるまで、そのフローティングゲートに電荷を注入する。また、消去時には、メモリセルのトランジスタからの電流値がレファレンス電流より大きくなるまで、そのフローティングゲートから電荷を引き抜く。
【０００６】
【発明が解決しようとする課題】
しかしながら、メモリセルの記憶情報が高密度化するにしたがい、メモリセルが保持すべき情報が、多値またはアナログ値になる傾向にある。即ち、メモリセルにｎ値のデータを記憶する場合は、フローティングゲートにｎ段階の電荷注入量を設定し、それに伴いｎ段階の閾値電圧の違いを読み出すことが必要になる。
【０００７】
その場合、従来のメモリセルトランジスタからの電流とレファレンス用トランジスタからの電流とを比較する方法では、多値化またはアナログ化した記憶情報を読み出すことは困難である。即ち、従来の方法によれば、ｎ値の記憶情報を読み出す為には、レファレンス用トランジスタにｎ−１種類のレファレンス電圧を印加して、ｎ−１種類のレファレンス電流と記憶用トランジスタからの電流とを逐一比較する必要があるからである。
【０００８】
このように、メモリセルトランジスタのフローティングゲートに電荷を注入または引き抜きを行い、その蓄積された電荷量を、メモリセルトランジスタの閾値電圧に対応する記憶用トランジスタの電流値の形で読み出す方法では、将来の多値化またはアナログ化に対応することが非常に困難になる。
【０００９】
そこで、本発明の目的は、フローティングゲートを有する記憶用トランジスタの情報を容易に読み出すことができる不揮発性メモリ回路を提供することにある。
【００１０】
更に、本発明の目的は、フローティングゲートを有する記憶用トランジスタに情報を容易に書き込むことができる不揮発性メモリ回路を提供することにある。
【００１１】
更に、本発明の目的は、多値またはアナログ値を記憶するフローティングゲートを有する記憶用トランジスタの情報を容易に読み出すことができる不揮発性メモリ回路を提供することにある。
【００１２】
更に、本発明の目的は、多値またはアナログ値を記憶するフローティングゲートを有する記憶用トランジスタに情報を容易に書き込むことができる不揮発性メモリ回路を提供することにある。
【００１３】
また、本発明の別の目的は、フローティングゲートを有する記憶用トランジスタが記憶できるダイナミックレンジを広くした不揮発性メモリ回路を提供することにある。
【００１４】
【課題を解決するための手段】
本発明の一つの側面は、フローティングゲートを有する記憶用トランジスタと、フローティングゲートを有する帰還用トランジスタとをソース共通に接続し、両トランジスタのドレイン側に負荷回路を設ける。そして、記憶用トランジスタのドレインと帰還用トランジスタのフローティングゲートとの間に、負帰還回路を設ける。負帰還回路の例としては、増幅用出力トランジスタが好適であり、そのゲートが記憶用トランジスタのドレインに接続され、そのゲート電圧に応じた電圧が出力端子に生成される。そして、この出力端子と帰還用トランジスタのフローティングゲートとが接続される。
【００１５】
かかる構成のメモリ回路では、記憶用トランジスタのフローティングゲートの電荷量に応じた電圧値と出力端子の出力電圧値とが同じになるように動作するので、記憶用トランジスタのフローティングゲートの電圧値を直接検出することができる。従って、記憶用トランジスタのフローティングゲートに多値またはアナログ値の情報を容易に書き込み、容易に読み出すことができる。また、２値が記憶される場合も、同様に読み出し及び書き込みを容易にすることができる。
【００１６】
上記の目的を達成するために、本発明の別の側面は、不揮発性メモリ回路において、
記憶用フローティングゲートを有する記憶用トランジスタと、
前記記憶用トランジスタとソースが共通に接続され、帰還用フローティングゲートを有する帰還用トランジスタと、
前記記憶用トランジスタ及び帰還用トランジスタに接続された負荷回路と、
前記記憶用トランジスタのドレインにゲートが接続され、前記ゲート電圧に応じた電圧を出力端子に生成する出力用トランジスタと、
前記出力端子と前記帰還用フローティングゲートとの間に設けられた帰還路とを有することを特徴とする。
【００１７】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態例を説明する。しかしながら、かかる実施の形態例が、本発明の技術的範囲を限定するものではない。
【００１８】
図１は、本発明の実施の形態例における不揮発性メモリ回路を示す図である。図１に示された不揮発性メモリ回路は、情報を記憶する記憶用トランジスタＮｃと帰還用トランジスタＮｆとがソース共通に接続され、それらのトランジスタＮｃ、Ｎｆのドレインと電源Ｖccとの間に、ＰチャネルのトランジスタＰ０，Ｐ１からなるカレントミラー回路を構成する負荷回路が設けられる。この負荷回路のトランジスタＰ０，Ｐ１は、共に飽和領域で動作し、両ゲートに同じ電圧が印加されて同じ電流を供給する定電流源として動作する。
【００１９】
記憶用トランジスタＮｃは、フローティングゲートとコントロールゲートを有するＮチャネルトランジスタであり、帰還用トランジスタＮｆも、フローティングゲートとコントロールゲートを有するＮチャネルトランジスタである。両トランジスタの共通に接続されたソース端子は、グランド電位に接続される。従って、トランジスタＮｃ、Ｎｆ及び負荷回路Ｐ０，Ｐ１により、コンパレータ回路が構成される。このコンパレータ回路において、両トランジスタのコントロールゲートに所定の同じ電圧が印加される場合は、それらのフローティングゲートの電圧に応じた電流がそれぞれのトランジスタＮｃ，Ｎｆに流れ、記憶用トランジスタＮｃのドレイン端子のノードｎ１０にフローティングゲートの電圧に依存した電圧が出力される。
【００２０】
即ち、両トランジスタＮｃ，Ｎｆは、フローティングゲートの電圧とコントロールゲートの電圧との組み合わせにより、ゲート・ソース間電圧を与えられる。従って、フローティングゲートに電荷が多く蓄積されてその電位が低くなると、同じコントロールゲート電圧が印加されていても、トランジスタのゲート・ソース間電圧は低くなり、実質的に閾値電圧が高くなったように動作し、インピーダンスが高くなり、ドレイン電流が少なくなる。フローティングゲートの電荷量が減ると、その逆に、実質的に閾値電圧が低くなったように動作し、インピーダンスが低くなり、ドレイン電流が多くなる。
【００２１】
記憶用トランジスタＮｃのドレイン端子であるノードｎ１０は、Ｐチャネルの出力トランジスタＰ２のゲートに接続される。出力トランジスタＰ２のソースは電源Ｖccに接続され、そのドレインは出力端子OUTに接続される。その結果、上記のコンパレータ回路とこの出力トランジスタＰ２とで、オペアンプが構成される。
【００２２】
出力端子OUTと帰還用トランジスタＮｆのフローティングゲートとが、帰還路１２により接続される。かかる構成により、記憶用トランジスタＮｃのドレイン端子であるノードｎ１０と、帰還用トランジスタＮｆのフローティングゲートとの間には、負帰還回路１０が設けられることになる。尚、出力トランジスタＰ２には、グランド電位との間に電流源となるＮチャネルトランジスタＮ０が設けられ、そのゲートには所定の基準電圧Ｖrefが印加される。
【００２３】
上記の負帰還回路１０を設けた結果、出力端子OUTの電圧は、記憶用トランジスタＮｃのフローティングゲートの電圧にほぼ等しくなるように制御される。図１に示されたメモリ回路の動作は、ソースが共通接続された１対のトランジスタからなる通常のコンパレータ回路に、Ｐチャネルの出力トランジスタを設け、出力トランジスタのドレイン（出力端子）をコンパレータ回路の反転入力に接続することで、出力端子がコンパレータ回路の非反転入力の電圧にほぼ等しくなる動作と同様である。
【００２４】
即ち、記憶用トランジスタＮｃのフローティングゲートに所定の電荷を注入して、記憶用トランジスタＮｃを所定の閾値電圧に制御する。そして、記憶用トランジスタＮｃと帰還用トランジスタＮｆとのコントロールゲートＣＧには、同等の電圧を印加する。その結果、フローティングゲートの電位が出力端子にそのまま出力される。
【００２５】
例えば、未書き込み（未プログラム）の状態で、記憶用トランジスタＮｃのフローティングゲートの電荷量が少ないと、記憶用トランジスタＮｃの閾値電圧は低い。その場合は、記憶用トランジスタＮｃを流れるドレイン電流は多く、ノードｎ１０がグランド電位側に引き寄せられ低下する。この時、記憶用トランジスタＮｃのインピーダンスは低くなる。ノードｎ１０の低下により、出力トランジスタＰ２がより導通状態になり、出力端子OUTの電位が上がる。それにより、帰還用トランジスタＮｆのフローティングゲートの電位も上昇し、やがて、出力端子OUTが記憶用トランジスタＮｃのフローティングゲートの電荷による電圧値にほぼ等しくなると、コンパレータは左右バランスした状態になる。
【００２６】
一方、書き込み（プログラム）が行われて、フローティングゲートに電荷が注入されて閾値電圧が上昇すると、記憶用トランジスタＮｃを流れるドレイン電流が減少する。このドレイン電流の減少に伴い、ノードｎ１０の電位が上昇し、Ｐチャネル型トランジスタＰ２のゲート・ソース間電圧が小さくなり、トランジスタＰ２のソース・ドレイン間電流が減り、出力端子OUTの電位が低下する。
【００２７】
その結果、出力端子OUTが帰還路１２により接続される帰還用トランジスタＮｆのフローティングゲートの電位も低下する。この電位の低下は、帰還用トランジスタＮｆのフローティングゲートの電位が、メモリセルのトランジスタＮｃの電荷が注入されたフローティングゲートの電位とほぼ等しくなる状態まで継続し、両フローティングゲートの電位がほぼ等しくなると、コンパレータ回路の両トランジスタＮｃ，Ｎｆの電流は等しくなり、回路はバランスした安定状態になる。
【００２８】
以上のように、図１に示された不揮発性メモリ回路は、記憶用トランジスタＮｃのフローティングゲートの電位とほぼ同じ電位が、常に出力端子ＯＵＴに生じるように動作する。従って、出力端子ＯＵＴを検出することにより、記憶用トランジスタＮｃのフローティングゲートに蓄積された電荷量に応じた電位を知ることができる。つまり、書き込み時はこの出力端子ＯＵＴの電圧を検出して、フローティングゲートに注入した電荷量を知ることができ、読み出し時も同様にしてその電荷量を知ることができる。但し、消去時は、コントロールゲートＣＧに負電圧を印加し、記憶用トランジスタNcのソースに電源電圧を印加して、フローティングゲート内の電荷を引き抜く必要がある。従って、消去時のベリファイ動作は、消去動作とは別の状態で行われる。
【００２９】
従って、従来例の如く、フローティングゲートに蓄積された電荷量に応じた閾値電圧の違いを、トランジスタの電流値を介して間接的に検出するのではなく、本実施の形態例のメモリ回路は、記憶用トランジスタのフローティングゲートに蓄積された電荷量を直接検出することができる。その結果、多値の情報やアナログ値の情報をそのまま検出することができ、書き込み及び読み出しが容易になる。
【００３０】
尚、本実施の形態例において、書き込み動作は、別名プログラム動作であり、フローティングゲートに電荷（電子）を注入する場合をいう。そして、フローティングゲートから電荷（電子）を引き出す動作を消去と称する。
【００３１】
図２は、本実施の形態例における不揮発性メモリ回路の変形例を示す図である。図１と同じ部分には同じ引用番号を与えている。図２のメモリ回路は、メモリセル用のトランジスタＮｃと帰還用トランジスタＮｆとの共通ソースｎ１１と、グランド電位との間に、ゲートが所定の基準電圧Ｖrefに接続された電流源トランジスタＮ１が設けられる。このトランジスタＮ１を除いては、図１のメモリ回路と同じ構成である。
【００３２】
図１のメモリ回路の場合は、両トランジスタＮｃ，Ｎｆの共通ソースｎ１１が、直接グランド電位に接続されている。従って、両トランジスタＮｃ，Ｎｆが導通状態を保って、コンパレータ回路が有効に動作するためには、フローティングゲートとコントロールゲートによるゲート・ソース間電圧が、閾値電圧を超える程度にあり、両トランジスタに電流が流れている必要がある。従って、所定の電圧がコントロールゲートに印加されている状態では、フローティングゲートの取りうる電圧の範囲は、ある電圧より低くすることはできない。つまり、コントロールゲート電圧は、フローティングゲートの電荷量により決まる閾値電圧より高い領域である必要があるので、同じコントロールゲート電圧に対しては、フローティングゲートに注入できる電荷の量に制限があり、ダイナミックレンジが狭くなる。
【００３３】
それに対して、図２のメモリ回路では、共通ソースｎ１１とグランド電位との間に、両トランジスタＮｃ，Ｎｆの共通ソースに常に定電流を供給するトランジスタＮ１が設けられている。従って、共通ソースｎ１１はトランジスタＮ１の定電流により引き下げられ、両トランジスタＮｃ，Ｎｆの動作領域を拡げることができ、ダイナミックレンジが広くなる。
【００３４】
図２のメモリ回路例では、出力トランジスタＰ２の定電流源であるトランジスタＮ０のゲートと、コンパレータ回路の定電流源であるトランジスタＮ１とは、同じゲート電圧Ｖrefを供給される。
【００３５】
図２のメモリ回路の場合も、出力端子OUTに、記憶用トランジスタＮｃのフローティングゲートの電圧とほぼ同じ電圧が生成され、記憶用トランジスタＮｃへの注入電荷量の検出を容易にすることができる。従って、多値またはアナログ値を記憶するフローティングゲートを有する記憶用トランジスタの情報を、容易に読み出すことができる。
【００３６】
図３は、図１のメモリ回路を利用して、２×２のマトリクス状に記憶用トランジスタを配置した場合の回路例である。カレントミラー回路を構成するトランジスタＰ０，Ｐ１、出力トランジスタＰ２、出力端子OUT、帰還用トランジスタＮｆ及び電流源トランジスタＮ０は、図１と同じである。
【００３７】
図３の回路例では、４つのメモリセルＭＣ00〜ＭＣ11が、記憶用トランジスタＮｃで構成され、それらのトランジスタのソース端子は、ソース線ＳＬ０，ＳＬ１を介して、帰還用トランジスタＮｆのソースに接続される。メモリセルを構成する記憶用トランジスタは、ドレインがビット線ＢＬ０，ＢＬ１にそれぞれ接続され、コントロールゲートがワード線ＷＬ０，ＷＬ１にそれぞれ接続される。ビット線ＢＬ０，ＢＬ１は、コラム選択信号ＣＬ０，ＣＬ１により導通するコラムゲートＮcl0、Ｎcl1を介して、カレントミラー回路を構成するトランジスタＰ１に接続される。また、帰還用トランジスタＮｆのコントロールゲートには、ダミーワード線ＤＷＬに接続され、そのダミーワード線ＤＷＬは、選択されたワード線ＷＬ０，ＷＬ１と同じ電圧が印加される。ワード線及びダミーワード線は、ワードドライバＷＤにより所定の電圧に駆動される。
【００３８】
図３のメモリ回路では、ワードドライバＷＤによりワード線が選択され、コラム選択信号ＣＬ０，ＣＬ１によりビット線が選択される。そして、書き込み時（プログラム時）には、例えばプログラムコントロール回路１４により、選択されたビット線が電源電圧Ｖccより高い書き込み電圧Vppにされ、ワードドライバＷＤにより選択されたワード線が電源電圧Ｖccに駆動される。また、そのときソース線ＳＬは、グランド電位に接続される。その結果、選択されたメモリセルＭＣのトランジスタのフローティングゲートにチャージ（電子）が注入される。
【００３９】
その後、プログラムコントロール回路１４の出力が読み出し電圧Ｖccになると、図３の回路は、図１のメモリ回路と同じ構成になる。即ち、メモリセルを構成する記憶用トランジスタのフローティングゲートの電圧とほぼ同じ電圧が、出力端子OUTに生成される。従って、出力端子OUTに例えばオペレーションアンプ等を設けることにより、メモリセルのトランジスタのフローティングゲートに蓄積された電荷量に応じたフローティングゲートの電圧値を直接検出することができる。この読み出し動作または書き込み後のベリファイ動作では、ワードドライバＷＤは、選択ワード線ＷＬとダミーワード線ＤＷＬとを、同じ読み出し電圧に駆動する。
【００４０】
図３の不揮発性メモリ回路では、消去は、図示しない回路により、ワード線ＷＬが負電圧（例えば−９Ｖ）に、ソース線ＳＬが電源Ｖccに制御されることにより行われ、その結果、フローティングゲートから電荷（電子）が引き抜かれる。消去の後のベリファイ動作は、上記の読み出し動作と同じように行われる。
【００４１】
図４は、本実施の形態例における不揮発性メモリ回路の更に変形例を示す図である。図１または図２に示した不揮発性メモリ回路では、フローティングゲートの電荷量を増加させて記憶用トランジスタＮｃの閾値電圧を高くすると、そのインピーダンスが高くなる。その結果、記憶用トランジスタのドレイン電圧が高くなりすぎて、記憶用トランジスタＮｃが実質的にプログラム状態になり、不要な電荷の注入（書き込み）が行われる。そこで、この不要な書き込み状態を防止するために、図４の例では、ドレイン電圧を抑えるクランプ回路を設ける。
【００４２】
このドレイン電圧を抑えるクランプ回路は、ＮチャネルトランジスタＮ３，Ｎ４で構成され、これらのトランジスタのゲートには、記憶用トランジスタＮｃ又は帰還用トランジスタＮｆのドレイン電圧が上昇するに従い下降する電圧（ｎ１３）が印加される。それにより、ドレイン電圧が上昇しようとすると、ノードｎ１３が低下し、トランジスタＮ３，Ｎ４の導通度を下げ、両トランジスタＮｃ、Ｎｆのドレイン電圧が上昇するのを抑える。
【００４３】
図４の例では、帰還用トランジスタＮｆのドレイン端子ｎ１２が、フィードバック回路のＮチャネルトランジスタＮ５のゲートに接続される。フィードバック回路は、ゲートがグランドに接続され、ソースが電源Ｖccに接続されたＰチャネルトランジスタＰ７と、抵抗Ｒ１，Ｒ２により分圧された定電圧Ｖ１がゲートに印加されるＮチャネルトランジスタＮ６と、トランジスタＮ５で構成される。
【００４４】
このフィードバック回路では、トランジスタＰ７は定電流を供給する負荷回路である。トランジスタＮ５は、帰還用トランジスタＮｆのドレイン端子ｎ１２が上昇するとその電流が増加する。それに伴い、ノードｎ１３の電圧が下降し、クランプ回路Ｎ３，Ｎ４のゲート電圧が下降し、記憶用トランジスタＮｃ、Ｎｆのゲート電圧が必要以上に上昇するのを防止する。但し、ノードｎ１３は、トランジスタＮ６により、必要以上に低下することはなく、従って、両トランジスタＮｃ，Ｎｆのドレイン電圧は、所定の範囲内に制限される。
【００４５】
このようなクランプ回路Ｎ３，Ｎ４を設けても、記憶用トランジスタＮｃの閾値電圧の変化に対応してノードｎ１０の電位が変化する動作は、図１，２の場合と同じである。
【００４６】
図５は、本実施の形態例における不揮発性メモリ回路の更に別の変形例を示す図である。この例は、記憶用トランジスタＮｃをＣＡＭ（Control Addressable Memory）方式にしたものである。図５に示される通り、記憶用トランジスタＮｃは、読み出し用のトランジスタＮｃ１と、書き込み用のトランジスタＮｃ２とで構成される。読み出し用のトランジスタＮｃ１は、図１，２，４の記憶用トランジスタＮｃと同じ構成である。書き込み用トランジスタＮｃ２は、読み出し用トランジスタＮｃ１と、フローティングゲート、コントロールゲート及びソースが共通に接続された構成である。
【００４７】
このＣＡＭ方式のメモリセルのトランジスタでは、書き込み用トランジスタＮｃ２のドレインにプログラム用の高い電圧Ｖppを印加しながら、読み出し用トランジスタＮｃ１のフローティングゲートの電荷量の変化（又は閾値の変化）を監視することができる。従って、図１，２，４の不揮発性メモリ回路のように、一旦記憶用トランジスタＮｃに電荷の注入をし、その後、記憶用トランジスタＮｃのフローティングゲートの電荷量の変化（閾値電圧の変化）を出力端子OUTから検出するといった、書き込み動作（プログラム）とベリファイ動作とを時分割で行う必要がない。
【００４８】
特に、本実施の形態例における不揮発性メモリ回路の場合、記憶用トランジスタＮｃのフローティングゲートの電圧を、出力端子OUTから直接監視することができる。従って、図５の如きＣＡＭ方式のメモリセル用トランジスタＮｃ１，Ｎｃ２を利用することで、記憶用トランジスタのフローティングゲートへの電荷の注入（プログラム）を、出力端子OUTでその電荷量の変化を監視しながら行うことができる。その結果、電荷注入動作期間とは別にベリファイ動作期間を設けることが不要になる。いわば、ベリファイフリー動作が可能になる。
【００４９】
図６は、図５の改良例を示す図である。この例では、メモリセル用トランジスタＮｃを読み出し用トランジスタＮｃ１と書き込み用トランジスタＮｃ２で構成すると同時に、それと対になっている帰還用トランジスタＮｆ側も、同様の一対のトランジスタ構成にする。即ち、帰還用トランジスタＮｆは、読み出し用トランジスタＮｃ１と対になるトランジスタＮｆ１と、書き込み用トランジスタＮｃ２と対になるダミートランジスタＮｆ２とで構成される。他の構成は、図５の回路例と同じである。
【００５０】
メモリセル用トランジスタ側の書き込み用トランジスタＮｃ２のドレインには、プログラム用の電圧Ｖppが印加されるが、それにあわせて、帰還用トランジスタＮｆ２のドレインにも、ダミーの電圧Ｖpprefが印加される。
【００５１】
このように、記憶用トランジスタＮｃと帰還用トランジスタＮｆとを、共に１対のトランジスタＮｃ１，Ｎｃ２及びＮｆ１，Ｎｆ２にすることで、コンパレータ回路のバランスがほぼ均等になり、出力端子ＯＵＴに記憶用トランジスタＮｃのフローティングゲートの電圧値を正確に読み出すことができる。
【００５２】
図７は、図４と図６を組み合わせた不揮発性メモリ回路を示す図である。即ち、図６の記憶用トランジスタと帰還用トランジスタとをそれぞれ１対のトランジスタ構成にして、読み出しを行いながらフローティングゲートへの電荷の注入を可能にし、更に、トランジスタＮ３、Ｎ４からなるクランプ回路を設けて、読み出し動作において記憶用トランジスタＮｃ１のドレイン電圧が上昇して書き込みが行われないようにする。クランプ回路の構成及びそのフィードバック回路の構成は、図４の例と同じである。
【００５３】
図８は、図４に図２の電流源トランジスタを設けた例を示す図である。図４のクランプ回路を設けたメモリ回路において、共通ソース端子ｎ１１とグランドとの間に、定電圧Ｖrefがゲートに印加されて定電流を共通ソース端子に供給する電流源トランジスタＮ１を設ける。
【００５４】
この電流源トランジスタＮ１を設けることにより、図２において説明した通り、記憶用トランジスタに記憶できる電圧の範囲（ダイナミックレンジ）を広くすることができる。それ以外の構成は、図４の例と同じである。
【００５５】
図９は、図５に図２の電流源トランジスタを設けた例を示す図である。図５の不揮発性メモリ回路において、共通ソース端子ｎ１１とグランドとの間に、電流源トランジスタＮ１を設ける。それに伴い、書き込み用トランジスタＮｃ２のソース端子は、プログラム動作の為にグランドに直接接続される。
【００５６】
図１０は、図６に図２の電流源トランジスタを設けた例を示す図である。図６の不揮発性メモリ回路において、共通ソース端子ｎ１１とグランドとの間に、電流源トランジスタＮ１を設ける。それに伴い、図９の場合と同様に、書き込み用トランジスタＮｃ２のソース端子は、プログラム動作の為にグランドに直接接続される。
【００５７】
図１１は、図１，２，４，６の全ての特徴を備えた不揮発性メモリ回路を示す図である。即ち、図１１のメモリ回路では、記憶用トランジスタＮｃと帰還用トランジスタＮｆの共通ソース端子ｎ１１とグランド電圧との間に、定電流源トランジスタＮ１が設けられる。これにより、記憶可能なフローティングゲートの電圧のダイナミックレンジが広くなる。更に、記憶用トランジスタＮｃに不要な書き込みが行われないように、トランジスタＮ３，Ｎ４からなるクランプ回路が設けられる。
【００５８】
そして、記憶用トランジスタＮｃと帰還用トランジスタＮｆとは、それぞれ１対のトランジスタＮｃ１，Ｎｃ２及びＮｆ１，Ｎｆ２で構成され、フローティングゲート電圧を監視しながら、フローティングゲートへの電荷の注入を行うことができる。しかも、コンパレータ回路の左右の回路構成はほぼ同じでバランスしているので、記憶用トランジスタＮｃのフローティングゲートの電圧が正確に出力端子ＯＵＴに生成される。
【００５９】
図１２は、図１１の不揮発性メモリ回路を、２行２列のセルマトリクスに適用した場合の回路図である。図１２は、図１１に示したそれぞれ１対の記憶用トランジスタＮｃ１，Ｎｃ２が、２行２列の合計４つのメモリセルＭＣ00〜ＭＣ11として配置される。図１２のメモリ回路では、図３の場合と異なり、各メモリセルが１対のトランジスタＮｃ１，Ｎｃ２で構成されるので、ビット線とソース線もそれぞれ１対の構成になる。尚、図１２の例では、図１１と異なり、ソース線ＳＬがソース電圧制御部１６により制御される。
【００６０】
メモリセルＭＣ00の場合は、読み出し用のトランジスタＮｃ１のドレインは、ビット線ＢＬ０に接続され、ソースはソース線ＳＬ０に接続され、コントロールゲートは、ワード線ＷＬ０に接続される。また、書き込み用トランジスタＮｃ２のドレインは、もう一つのプログラム用のビット線ＢＬＰ０に接続され、ソースは、ソース電圧制御部１６に接続される。書き込み用トランジスタＮｃ１のコントロールゲートは、ワード線ＷＬ０に接続され、フローティングゲートは読み出し用トランジスタＮｃ１のフローティングゲートと共通である。
【００６１】
他のメモリセルＭＣ01〜ＭＣ11も同様の構成である。読み出し用トランジスタに接続されるビット線ＢＬ０，ＢＬ１は、コラムゲートＮcl0、Ｎcl1を介して、カレントミラー回路のトランジスタＰ１に接続される。また、ビット線ＢＬ０，ＢＬ１とコラムゲートＮcl0、Ｎcl1との間には、クランプ回路としてトランジスタＮ３０，Ｎ３１が設けられる。
【００６２】
また、書き込み用トランジスタに接続されるプログラム用ビット線ＢＬＰ０，ＢＬＰ１は、別のコラムゲートＮＰ０，ＮＰ１を介して、プログラムコントロール回路１４に接続される。これにより、選択されたメモリセルの書き込み用トランジスタNc2のドレインには、プログラム電圧Ｖppが印加される。書き込み用トランジスタNc2のソース端子は、上記の通りソース電圧制御部１６に接続される。これにより、選択されたメモリセルの書き込み用トランジスタNc2のソースには、プログラム時はグランド電位が、消去時は電源電圧Vccがそれぞれ印加される。
【００６３】
メモリセルのトランジスタのフローティングゲート電圧を検出するための、帰還用トランジスタＮｆも、図１１と同様に、１対のトランジスタＮｆ１、Ｎｆ２で構成され、この１対のトランジスタは、フローティングゲートが共通であり、出力端子ＯＵＴに接続される。また、トランジスタＮｆ２のドレインには、ダミーの電圧Ｖpprefなどが印加される。帰還用トランジスタＮｆ１，Ｎｆ２のコントロールゲートには、ダミーワード線ＤＷＬにより、通常のワード線と同じ電圧が印加される。
【００６４】
図１２に示されたメモリ回路を利用することにより、図１１の場合と同様に、各メモリセルＭＣ00〜ＭＣ11に対して、プログラムコントロール回路１４、ソース線制御部１６、及びワードドライバＷＤにより、書き込み用トランジスタNc2のドレイン、ソース、コントロールゲートを、それぞれプログラム電圧Ｖpp、グランド、電源電圧の電荷注入状態にしながら、読み出し用トランジスタＮc1を利用して、出力端子ＯＵＴから、そのフローティングゲートへの電荷量に応じた電圧値を直接検出することができる。
【００６５】
また、消去動作では、書き込み用トランジスタNc2のコントロールゲートが負電圧（例えば−９Ｖ）、ドレインがフローティング、ソースが電源電圧Ｖccに制御され、フローティングゲート内の電荷が引き抜かれる。そして、消去ベリファイでは、再度コントロールゲートを所定の電圧に制御して、出力端子OUTからフローティングゲートの電位を検出することができる。
【００６６】
［不揮発性メモリ回路の書き込み回路例］
図１３は、上記してきた本実施の形態例における不揮発性メモリ回路の書き込み方式を説明するための図である。図１３のメモリ回路は、簡単の為に図１０のメモリ回路の例である。図１３の回路では、出力端子ＯＵＴに目標とするフローティングゲート電圧Ｖtagまたはその目標直前の電圧Ｖtag＋αと、出力端子ＯＵＴとを比較する出力コンパレータ回路２０が設けられる。そして、この出力コンパレータ回路２０が、プログラムコントロール回路１４やソース線制御回路１６を制御する。
【００６７】
図１３に示された書き込み回路を利用することにより、記憶用トランジスタＮｃのフローティングゲートの電荷量を、より速く且つ確実に目標値にすることができる。出力コンパレータ２０には、目標電圧値Ｖtagとその直前の値Ｖtag＋αが与えられる。
【００６８】
図１４は、図１３の回路を利用した書き込み方法を示すグラフ図である。横軸に時間、縦軸に出力端子ＯＵＴの電圧を示す。フローティングゲートに電荷を注入してその電圧値を下げる場合は、時刻ｔ１で、書き込み用トランジスタＮｃ２に対し、コントロールゲートＣＧを電源電圧Vccにし、プログラムコントロール回路１４によりドレインに電源Ｖccより高い電圧Ｖppを供給し、ソース線制御部１６によりソース端子をグランド電位ＧＮＤにする。これにより、フローティングゲートへの電荷の注入が開始し、フローティングゲートの電圧が低下する。
【００６９】
時刻ｔ２において、出力端子ＯＵＴの電圧が最初の電圧Ｖ２０から目標電圧値Ｖtagよりαだけ高いＶtag＋αになると、書き込み用トランジスタＮｃ２のソース電圧をグランド電位ＧＮＤからバックバイアス電位Ｖbb（例えば＋２Ｖ）に変更する。この変更制御は、出力コンパレータ２０により制御される。かかる変更により、書き込み用トランジスタＮｃ２のフローティングゲートへの電荷注入速度が低下する。そして、その後時刻ｔ３にて、出力端子ＯＵＴが目標電圧ＶTAGに達すると、プログラムコントロール回路１４によるプログラム電圧Vppの印加を停止する。
【００７０】
逆に、消去動作において、フローティングゲートから電荷を引き抜いてフローティングゲート電圧を上昇させる場合は、読み出し動作とは異なる電圧がコントロールゲートに印加されるので、プログラム時のようにフローティングゲートの電位を監視しながら行うことはできない。従って、コントロールゲートを負電圧、ドレインをフローティング、そしてソース電圧を電源電圧に制御して、消去動作が行われる。そして、消去動作の後で、読み出し状態に制御して、フローティングゲートの電位のベリファイが行われる。
【００７１】
図１３の回路を利用すると、図１４に示される通り、出力端子ＯＵＴの電圧を出力コンパレータ２０が監視しながら、目標電圧Ｖtagの直前でフローティングゲートへの電荷注入速度を低下させ、その後の目標電圧Ｖtagでの電荷注入停止を確実に行うことができる。
【００７２】
図１５は、出力コンパレータ２０の回路例を示す図である。図１５（Ａ）は、差動アンプ型のコンパレータ回路であり、ソースが共通接続された１対のＮチャネルトランジスタＮ１０、Ｎ１１と、電流源トランジスタＮ１２と、カレントミラー回路を構成するＰチャネルトランジスタＰ１０，Ｐ１１で構成される。トランジスタＮ１０のゲートには、目標電圧Ｖtagまたはその直前の電圧Ｖtag＋αが印加され、トランジスタＮ１１のゲートには、出力端子ＯＵＴの電圧が印加される。これにより、出力端子ＯＵＴが目標電圧Ｖtagまたはその直前電圧Ｖtag＋αより低いと、トランジスタＮ１０のドレイン端子ｎ２０はＬレベル、高いとＨレベルになる。この信号ｎ２０により、図１３に示した回路１４，１６が制御される。
【００７３】
図１５（Ｂ）は、チョッパコンパレータ回路である。インバータＩＮＶの入力と出力との間に短絡用スイッチSWZが設けられ、スイッチSWZを短絡することにより、インバータINVの入力端子ｎ２１と出力端子ｎ２２の電位が初期設定される。インバータINVの入力端子ｎ２１にキャパシタＣの一方の電極が接続され、キャパシタＣの他方の電極には、スイッチＳＷ２を介して目標電圧Ｖtagまたはその直前電圧Ｖtag＋αが印加され、また、スイッチＳＷ１を介して出力端子ＯＵＴが印加される。
【００７４】
最初に、スイッチSWZを短絡し、スイッチＳＷ２を短絡して目標電圧Ｖtag（またはその直前電圧Ｖtag＋α）をキャパシタＣに印加する。この初期設定の結果、キャパシタＣに目標電圧Ｖtagが印加された状態で、インバータINVがバランスした状態になる。
【００７５】
次に、スイッチSWZをオープンにし、スイッチＳＷ２の代わりにスイッチＳＷ１を短絡し、出力端子OUTの電位をキャパシタＣに印加する。この時、出力端子OUTの電圧が、目標電圧Ｖtag（またはその直前電圧Ｖtag＋α）より低いと、インバータINVの出力ｎ２２の電圧がＨレベルになり、また、出力端子OUTの電圧が、目標電圧Ｖtag（またはその直前電圧Ｖtag＋α）より高いと、インバータINVの出力ｎ２２の電圧がＬレベルになる。
【００７６】
出力コンパレータ回路は、これ以外にも種々の変形例が考えられる。
【００７７】
上記の実施の形態例では、記憶用トランジスタに多値情報あるいはアナログ情報を記録する場合に、書き込みや読み出しが容易になると説明したが、２値の情報を記録する場合も、フローティングゲートの電荷量に応じた電圧値を直接検出することができるので、同様に書き込みや読み出しが容易になる。
【００７８】
本発明の保護範囲は、上記の実施の形態例によって限定されることはなく、あくまでも特許請求の範囲の記載による発明とその均等物におよぶものである。
【００７９】
【発明の効果】
以上、本発明によれば、記憶用トランジスタのフローティングゲートに蓄積された電荷量に応じた電圧値を直接検出することができ、多値の情報あるいはアナログ情報を記録する場合の、書き込み及び読み出しを容易にすることができる。また、２値の情報を記録する場合にも、利用することができ、その場合も書き込み及び読み出しが容易になる。
【図面の簡単な説明】
【図１】本発明の実施の形態例における不揮発性メモリ回路を示す図である。
【図２】本実施の形態例における不揮発性メモリ回路の変形例を示す図である。
【図３】図２のメモリ回路を利用して、２×２のマトリクス状に記憶用トランジスタを配置した場合の回路例である。
【図４】本実施の形態例における不揮発性メモリ回路の更に変形例を示す図である。
【図５】本実施の形態例における不揮発性メモリ回路の更に別の変形例を示す図である。
【図６】図５の改良例を示す図である。
【図７】図４と図６を組み合わせた不揮発性メモリ回路を示す図である。
【図８】図４に図２の電流源トランジスタを設けた例を示す図である。
【図９】図５に図２の電流源トランジスタを設けた例を示す図である。
【図１０】図６に図２の電流源トランジスタを設けた例を示す図である。
【図１１】図１，２，４，６の全ての特徴を備えた不揮発性メモリ回路を示す図である。
【図１２】図１１の不揮発性メモリ回路を、２行２列のセルマトリクスに適用した場合の回路図である。
【図１３】本実施の形態例における不揮発性メモリ回路の書き込み方式を説明するための図である。
【図１４】図１３の回路を利用した書き込み方法を示すグラフ図である。
【図１５】出力コンパレータ２０の回路例を示す図である。
【符号の説明】
Ｎｃ 記憶用トランジスタ
Ｎｃ１ 読み出し用トランジスタ
Ｎｃ２ 書き込み用トランジスタ
Ｎｆ 帰還用トランジスタ
Ｐ０，Ｐ１ カレントミラー回路、負荷回路
Ｐ２ 出力トランジスタ
Ｎ１ 定電流源トランジスタ
Ｎ３，Ｎ４ クランプ回路を構成するトランジスタ
Claims (8)
- 不揮発性メモリ回路において、
記憶用フローティングゲートを有する記憶用トランジスタと、
前記記憶用トランジスタとソースが共通に接続され、帰還用フローティングゲートを有する帰還用トランジスタと、
前記記憶用トランジスタ及び帰還用トランジスタに接続された負荷回路と、
前記記憶用トランジスタのドレインにゲートが接続され、前記ゲート電圧に応じた電圧を出力端子に生成する出力用トランジスタと、
前記出力端子と前記帰還用フローティングゲートとの間に設けられた帰還路とを有することを特徴とする不揮発性メモリ回路。 - 請求項１において、
更に、前記記憶用トランジスタと帰還用トランジスタの共通ソースに接続された定電流回路を有することを特徴とする不揮発性メモリ回路。 - 請求項１または２において、
更に、前記記憶用トランジスタ及び帰還用トランジスタと、前記負荷回路との間に設けられ、当該両トランジスタのいずれかのドレイン電圧が反転してフィードバックされたゲートを有し、前記両トランジスタのドレイン電圧をクランプするクランプ用トランジスタを有することを特徴とする不揮発性メモリ回路。 - 請求項１または２において、
前記記憶用トランジスタは、更に、コントロールゲート、前記記憶用フローティングゲート及びソースを共通に有し、ドレインに所定の制御電圧が印加される書き込み用トランジスタを有することを特徴とする不揮発性メモリ回路。 - 請求項４において、
前記帰還用トランジスタは、更に、前記書き込み用トランジスタとほぼ同等のダミートランジスタを有することを特徴とする不揮発性メモリ回路。 - 請求項１乃至５のいずれかの請求項において、
更に、前記記憶用トランジスタの前記記憶用フローティングゲートに電荷を注入しながら前記出力端子の電位を監視し、前記出力端子の電位が所定の電位に達した時に、前記記憶用トランジスタへの前記電荷注入を緩和する電圧コントロール回路を有することを特徴とする不揮発性メモリ回路。 - 請求項６において、
前記電圧コントロール回路は、前記出力端子の電位が前記所定の電位に達した時に、前記記憶用トランジスタのゲート・ソース間電圧を低くすることを特徴とする不揮発性メモリ回路。 - 請求項６において、
前記電圧コントロール回路は、前記出力端子の電位が前記所定の電位に達した時に、前記記憶用トランジスタのソース電圧を変更することを特徴とする不揮発性メモリ回路。
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