JP3933817B2 - 不揮発性メモリ回路 - Google Patents
不揮発性メモリ回路 Download PDFInfo
- Publication number
- JP3933817B2 JP3933817B2 JP17861499A JP17861499A JP3933817B2 JP 3933817 B2 JP3933817 B2 JP 3933817B2 JP 17861499 A JP17861499 A JP 17861499A JP 17861499 A JP17861499 A JP 17861499A JP 3933817 B2 JP3933817 B2 JP 3933817B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- voltage
- circuit
- memory
- floating gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/26—Sensing or reading circuits; Data output circuits
- G11C16/28—Sensing or reading circuits; Data output circuits using differential sensing or reference cells, e.g. dummy cells
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
- G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
- G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
- G11C11/5628—Programming or writing circuits; Data input circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
- G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
- G11C11/5642—Sensing or reading circuits; Data output circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
- G11C16/0441—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing multiple floating gate devices, e.g. separate read-and-write FAMOS transistors with connected floating gates
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C27/00—Electric analogue stores, e.g. for storing instantaneous values
- G11C27/005—Electric analogue stores, e.g. for storing instantaneous values with non-volatile charge storage, e.g. on floating gate or MNOS
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Read Only Memory (AREA)
Description
【発明の属する技術分野】
本発明は、フローティングゲートを有する不揮発性メモリ回路に関し、特に、フローティングゲートを有する記憶用トランジスタのフローティングゲートの電圧を直接読み出すことができる不揮発性メモリ回路に関する。
【0002】
【従来の技術】
フローティングゲートを有するトランジスタをメモリセルに利用した不揮発性メモリは、電源を切った後でもデータを記憶することができ、種々の形態で利用される。
【0003】
従来の不揮発性メモリ回路は、メモリセルのトランジスタのフローティングゲート内に電荷を注入することによりその閾値電圧を高くして書き込み(プログラム)を行い、フローティングゲートから電荷を引き抜くことによりその閾値電圧を低くして消去を行う。閾値電圧が高い状態をデータ「0」、閾値電圧が低い状態をデータ「1」とし、メモリセルには2値のデータが記憶される。
【0004】
かかる2値のデータを読み出す時、メモリセルのトランジスタのコントロールゲートに所定の読み出し電圧を印加し、その時の閾値電圧の状態に応じてトランジスタを流れる電流値を検出する。その場合、レファレンス用トランジスタのゲートに上記2つの閾値電圧の中間のレファレンス電圧が印加され、前記のメモリセルのトランジスタからの電流とレファレンス用トランジスタからのレファレンス電流とが比較される。
【0005】
かかるレファレンス用トランジスタからのレファレンス電流を利用することで、書き込み(プログラム)動作及び消去動作も行われる。即ち、書き込み時には、メモリセルのトランジスタからの電流値がレファレンス電流より少なくなるまで、そのフローティングゲートに電荷を注入する。また、消去時には、メモリセルのトランジスタからの電流値がレファレンス電流より大きくなるまで、そのフローティングゲートから電荷を引き抜く。
【0006】
【発明が解決しようとする課題】
しかしながら、メモリセルの記憶情報が高密度化するにしたがい、メモリセルが保持すべき情報が、多値またはアナログ値になる傾向にある。即ち、メモリセルにn値のデータを記憶する場合は、フローティングゲートにn段階の電荷注入量を設定し、それに伴いn段階の閾値電圧の違いを読み出すことが必要になる。
【0007】
その場合、従来のメモリセルトランジスタからの電流とレファレンス用トランジスタからの電流とを比較する方法では、多値化またはアナログ化した記憶情報を読み出すことは困難である。即ち、従来の方法によれば、n値の記憶情報を読み出す為には、レファレンス用トランジスタにn−1種類のレファレンス電圧を印加して、n−1種類のレファレンス電流と記憶用トランジスタからの電流とを逐一比較する必要があるからである。
【0008】
このように、メモリセルトランジスタのフローティングゲートに電荷を注入または引き抜きを行い、その蓄積された電荷量を、メモリセルトランジスタの閾値電圧に対応する記憶用トランジスタの電流値の形で読み出す方法では、将来の多値化またはアナログ化に対応することが非常に困難になる。
【0009】
そこで、本発明の目的は、フローティングゲートを有する記憶用トランジスタの情報を容易に読み出すことができる不揮発性メモリ回路を提供することにある。
【0010】
更に、本発明の目的は、フローティングゲートを有する記憶用トランジスタに情報を容易に書き込むことができる不揮発性メモリ回路を提供することにある。
【0011】
更に、本発明の目的は、多値またはアナログ値を記憶するフローティングゲートを有する記憶用トランジスタの情報を容易に読み出すことができる不揮発性メモリ回路を提供することにある。
【0012】
更に、本発明の目的は、多値またはアナログ値を記憶するフローティングゲートを有する記憶用トランジスタに情報を容易に書き込むことができる不揮発性メモリ回路を提供することにある。
【0013】
また、本発明の別の目的は、フローティングゲートを有する記憶用トランジスタが記憶できるダイナミックレンジを広くした不揮発性メモリ回路を提供することにある。
【0014】
【課題を解決するための手段】
本発明の一つの側面は、フローティングゲートを有する記憶用トランジスタと、フローティングゲートを有する帰還用トランジスタとをソース共通に接続し、両トランジスタのドレイン側に負荷回路を設ける。そして、記憶用トランジスタのドレインと帰還用トランジスタのフローティングゲートとの間に、負帰還回路を設ける。負帰還回路の例としては、増幅用出力トランジスタが好適であり、そのゲートが記憶用トランジスタのドレインに接続され、そのゲート電圧に応じた電圧が出力端子に生成される。そして、この出力端子と帰還用トランジスタのフローティングゲートとが接続される。
【0015】
かかる構成のメモリ回路では、記憶用トランジスタのフローティングゲートの電荷量に応じた電圧値と出力端子の出力電圧値とが同じになるように動作するので、記憶用トランジスタのフローティングゲートの電圧値を直接検出することができる。従って、記憶用トランジスタのフローティングゲートに多値またはアナログ値の情報を容易に書き込み、容易に読み出すことができる。また、2値が記憶される場合も、同様に読み出し及び書き込みを容易にすることができる。
【0016】
上記の目的を達成するために、本発明の別の側面は、不揮発性メモリ回路において、
記憶用フローティングゲートを有する記憶用トランジスタと、
前記記憶用トランジスタとソースが共通に接続され、帰還用フローティングゲートを有する帰還用トランジスタと、
前記記憶用トランジスタ及び帰還用トランジスタに接続された負荷回路と、
前記記憶用トランジスタのドレインにゲートが接続され、前記ゲート電圧に応じた電圧を出力端子に生成する出力用トランジスタと、
前記出力端子と前記帰還用フローティングゲートとの間に設けられた帰還路とを有することを特徴とする。
【0017】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態例を説明する。しかしながら、かかる実施の形態例が、本発明の技術的範囲を限定するものではない。
【0018】
図1は、本発明の実施の形態例における不揮発性メモリ回路を示す図である。図1に示された不揮発性メモリ回路は、情報を記憶する記憶用トランジスタNcと帰還用トランジスタNfとがソース共通に接続され、それらのトランジスタNc、Nfのドレインと電源Vccとの間に、PチャネルのトランジスタP0,P1からなるカレントミラー回路を構成する負荷回路が設けられる。この負荷回路のトランジスタP0,P1は、共に飽和領域で動作し、両ゲートに同じ電圧が印加されて同じ電流を供給する定電流源として動作する。
【0019】
記憶用トランジスタNcは、フローティングゲートとコントロールゲートを有するNチャネルトランジスタであり、帰還用トランジスタNfも、フローティングゲートとコントロールゲートを有するNチャネルトランジスタである。両トランジスタの共通に接続されたソース端子は、グランド電位に接続される。従って、トランジスタNc、Nf及び負荷回路P0,P1により、コンパレータ回路が構成される。このコンパレータ回路において、両トランジスタのコントロールゲートに所定の同じ電圧が印加される場合は、それらのフローティングゲートの電圧に応じた電流がそれぞれのトランジスタNc,Nfに流れ、記憶用トランジスタNcのドレイン端子のノードn10にフローティングゲートの電圧に依存した電圧が出力される。
【0020】
即ち、両トランジスタNc,Nfは、フローティングゲートの電圧とコントロールゲートの電圧との組み合わせにより、ゲート・ソース間電圧を与えられる。従って、フローティングゲートに電荷が多く蓄積されてその電位が低くなると、同じコントロールゲート電圧が印加されていても、トランジスタのゲート・ソース間電圧は低くなり、実質的に閾値電圧が高くなったように動作し、インピーダンスが高くなり、ドレイン電流が少なくなる。フローティングゲートの電荷量が減ると、その逆に、実質的に閾値電圧が低くなったように動作し、インピーダンスが低くなり、ドレイン電流が多くなる。
【0021】
記憶用トランジスタNcのドレイン端子であるノードn10は、Pチャネルの出力トランジスタP2のゲートに接続される。出力トランジスタP2のソースは電源Vccに接続され、そのドレインは出力端子OUTに接続される。その結果、上記のコンパレータ回路とこの出力トランジスタP2とで、オペアンプが構成される。
【0022】
出力端子OUTと帰還用トランジスタNfのフローティングゲートとが、帰還路12により接続される。かかる構成により、記憶用トランジスタNcのドレイン端子であるノードn10と、帰還用トランジスタNfのフローティングゲートとの間には、負帰還回路10が設けられることになる。尚、出力トランジスタP2には、グランド電位との間に電流源となるNチャネルトランジスタN0が設けられ、そのゲートには所定の基準電圧Vrefが印加される。
【0023】
上記の負帰還回路10を設けた結果、出力端子OUTの電圧は、記憶用トランジスタNcのフローティングゲートの電圧にほぼ等しくなるように制御される。図1に示されたメモリ回路の動作は、ソースが共通接続された1対のトランジスタからなる通常のコンパレータ回路に、Pチャネルの出力トランジスタを設け、出力トランジスタのドレイン(出力端子)をコンパレータ回路の反転入力に接続することで、出力端子がコンパレータ回路の非反転入力の電圧にほぼ等しくなる動作と同様である。
【0024】
即ち、記憶用トランジスタNcのフローティングゲートに所定の電荷を注入して、記憶用トランジスタNcを所定の閾値電圧に制御する。そして、記憶用トランジスタNcと帰還用トランジスタNfとのコントロールゲートCGには、同等の電圧を印加する。その結果、フローティングゲートの電位が出力端子にそのまま出力される。
【0025】
例えば、未書き込み(未プログラム)の状態で、記憶用トランジスタNcのフローティングゲートの電荷量が少ないと、記憶用トランジスタNcの閾値電圧は低い。その場合は、記憶用トランジスタNcを流れるドレイン電流は多く、ノードn10がグランド電位側に引き寄せられ低下する。この時、記憶用トランジスタNcのインピーダンスは低くなる。ノードn10の低下により、出力トランジスタP2がより導通状態になり、出力端子OUTの電位が上がる。それにより、帰還用トランジスタNfのフローティングゲートの電位も上昇し、やがて、出力端子OUTが記憶用トランジスタNcのフローティングゲートの電荷による電圧値にほぼ等しくなると、コンパレータは左右バランスした状態になる。
【0026】
一方、書き込み(プログラム)が行われて、フローティングゲートに電荷が注入されて閾値電圧が上昇すると、記憶用トランジスタNcを流れるドレイン電流が減少する。このドレイン電流の減少に伴い、ノードn10の電位が上昇し、Pチャネル型トランジスタP2のゲート・ソース間電圧が小さくなり、トランジスタP2のソース・ドレイン間電流が減り、出力端子OUTの電位が低下する。
【0027】
その結果、出力端子OUTが帰還路12により接続される帰還用トランジスタNfのフローティングゲートの電位も低下する。この電位の低下は、帰還用トランジスタNfのフローティングゲートの電位が、メモリセルのトランジスタNcの電荷が注入されたフローティングゲートの電位とほぼ等しくなる状態まで継続し、両フローティングゲートの電位がほぼ等しくなると、コンパレータ回路の両トランジスタNc,Nfの電流は等しくなり、回路はバランスした安定状態になる。
【0028】
以上のように、図1に示された不揮発性メモリ回路は、記憶用トランジスタNcのフローティングゲートの電位とほぼ同じ電位が、常に出力端子OUTに生じるように動作する。従って、出力端子OUTを検出することにより、記憶用トランジスタNcのフローティングゲートに蓄積された電荷量に応じた電位を知ることができる。つまり、書き込み時はこの出力端子OUTの電圧を検出して、フローティングゲートに注入した電荷量を知ることができ、読み出し時も同様にしてその電荷量を知ることができる。但し、消去時は、コントロールゲートCGに負電圧を印加し、記憶用トランジスタNcのソースに電源電圧を印加して、フローティングゲート内の電荷を引き抜く必要がある。従って、消去時のベリファイ動作は、消去動作とは別の状態で行われる。
【0029】
従って、従来例の如く、フローティングゲートに蓄積された電荷量に応じた閾値電圧の違いを、トランジスタの電流値を介して間接的に検出するのではなく、本実施の形態例のメモリ回路は、記憶用トランジスタのフローティングゲートに蓄積された電荷量を直接検出することができる。その結果、多値の情報やアナログ値の情報をそのまま検出することができ、書き込み及び読み出しが容易になる。
【0030】
尚、本実施の形態例において、書き込み動作は、別名プログラム動作であり、フローティングゲートに電荷(電子)を注入する場合をいう。そして、フローティングゲートから電荷(電子)を引き出す動作を消去と称する。
【0031】
図2は、本実施の形態例における不揮発性メモリ回路の変形例を示す図である。図1と同じ部分には同じ引用番号を与えている。図2のメモリ回路は、メモリセル用のトランジスタNcと帰還用トランジスタNfとの共通ソースn11と、グランド電位との間に、ゲートが所定の基準電圧Vrefに接続された電流源トランジスタN1が設けられる。このトランジスタN1を除いては、図1のメモリ回路と同じ構成である。
【0032】
図1のメモリ回路の場合は、両トランジスタNc,Nfの共通ソースn11が、直接グランド電位に接続されている。従って、両トランジスタNc,Nfが導通状態を保って、コンパレータ回路が有効に動作するためには、フローティングゲートとコントロールゲートによるゲート・ソース間電圧が、閾値電圧を超える程度にあり、両トランジスタに電流が流れている必要がある。従って、所定の電圧がコントロールゲートに印加されている状態では、フローティングゲートの取りうる電圧の範囲は、ある電圧より低くすることはできない。つまり、コントロールゲート電圧は、フローティングゲートの電荷量により決まる閾値電圧より高い領域である必要があるので、同じコントロールゲート電圧に対しては、フローティングゲートに注入できる電荷の量に制限があり、ダイナミックレンジが狭くなる。
【0033】
それに対して、図2のメモリ回路では、共通ソースn11とグランド電位との間に、両トランジスタNc,Nfの共通ソースに常に定電流を供給するトランジスタN1が設けられている。従って、共通ソースn11はトランジスタN1の定電流により引き下げられ、両トランジスタNc,Nfの動作領域を拡げることができ、ダイナミックレンジが広くなる。
【0034】
図2のメモリ回路例では、出力トランジスタP2の定電流源であるトランジスタN0のゲートと、コンパレータ回路の定電流源であるトランジスタN1とは、同じゲート電圧Vrefを供給される。
【0035】
図2のメモリ回路の場合も、出力端子OUTに、記憶用トランジスタNcのフローティングゲートの電圧とほぼ同じ電圧が生成され、記憶用トランジスタNcへの注入電荷量の検出を容易にすることができる。従って、多値またはアナログ値を記憶するフローティングゲートを有する記憶用トランジスタの情報を、容易に読み出すことができる。
【0036】
図3は、図1のメモリ回路を利用して、2×2のマトリクス状に記憶用トランジスタを配置した場合の回路例である。カレントミラー回路を構成するトランジスタP0,P1、出力トランジスタP2、出力端子OUT、帰還用トランジスタNf及び電流源トランジスタN0は、図1と同じである。
【0037】
図3の回路例では、4つのメモリセルMC00〜MC11が、記憶用トランジスタNcで構成され、それらのトランジスタのソース端子は、ソース線SL0,SL1を介して、帰還用トランジスタNfのソースに接続される。メモリセルを構成する記憶用トランジスタは、ドレインがビット線BL0,BL1にそれぞれ接続され、コントロールゲートがワード線WL0,WL1にそれぞれ接続される。ビット線BL0,BL1は、コラム選択信号CL0,CL1により導通するコラムゲートNcl0、Ncl1を介して、カレントミラー回路を構成するトランジスタP1に接続される。また、帰還用トランジスタNfのコントロールゲートには、ダミーワード線DWLに接続され、そのダミーワード線DWLは、選択されたワード線WL0,WL1と同じ電圧が印加される。ワード線及びダミーワード線は、ワードドライバWDにより所定の電圧に駆動される。
【0038】
図3のメモリ回路では、ワードドライバWDによりワード線が選択され、コラム選択信号CL0,CL1によりビット線が選択される。そして、書き込み時(プログラム時)には、例えばプログラムコントロール回路14により、選択されたビット線が電源電圧Vccより高い書き込み電圧Vppにされ、ワードドライバWDにより選択されたワード線が電源電圧Vccに駆動される。また、そのときソース線SLは、グランド電位に接続される。その結果、選択されたメモリセルMCのトランジスタのフローティングゲートにチャージ(電子)が注入される。
【0039】
その後、プログラムコントロール回路14の出力が読み出し電圧Vccになると、図3の回路は、図1のメモリ回路と同じ構成になる。即ち、メモリセルを構成する記憶用トランジスタのフローティングゲートの電圧とほぼ同じ電圧が、出力端子OUTに生成される。従って、出力端子OUTに例えばオペレーションアンプ等を設けることにより、メモリセルのトランジスタのフローティングゲートに蓄積された電荷量に応じたフローティングゲートの電圧値を直接検出することができる。この読み出し動作または書き込み後のベリファイ動作では、ワードドライバWDは、選択ワード線WLとダミーワード線DWLとを、同じ読み出し電圧に駆動する。
【0040】
図3の不揮発性メモリ回路では、消去は、図示しない回路により、ワード線WLが負電圧(例えば−9V)に、ソース線SLが電源Vccに制御されることにより行われ、その結果、フローティングゲートから電荷(電子)が引き抜かれる。消去の後のベリファイ動作は、上記の読み出し動作と同じように行われる。
【0041】
図4は、本実施の形態例における不揮発性メモリ回路の更に変形例を示す図である。図1または図2に示した不揮発性メモリ回路では、フローティングゲートの電荷量を増加させて記憶用トランジスタNcの閾値電圧を高くすると、そのインピーダンスが高くなる。その結果、記憶用トランジスタのドレイン電圧が高くなりすぎて、記憶用トランジスタNcが実質的にプログラム状態になり、不要な電荷の注入(書き込み)が行われる。そこで、この不要な書き込み状態を防止するために、図4の例では、ドレイン電圧を抑えるクランプ回路を設ける。
【0042】
このドレイン電圧を抑えるクランプ回路は、NチャネルトランジスタN3,N4で構成され、これらのトランジスタのゲートには、記憶用トランジスタNc又は帰還用トランジスタNfのドレイン電圧が上昇するに従い下降する電圧(n13)が印加される。それにより、ドレイン電圧が上昇しようとすると、ノードn13が低下し、トランジスタN3,N4の導通度を下げ、両トランジスタNc、Nfのドレイン電圧が上昇するのを抑える。
【0043】
図4の例では、帰還用トランジスタNfのドレイン端子n12が、フィードバック回路のNチャネルトランジスタN5のゲートに接続される。フィードバック回路は、ゲートがグランドに接続され、ソースが電源Vccに接続されたPチャネルトランジスタP7と、抵抗R1,R2により分圧された定電圧V1がゲートに印加されるNチャネルトランジスタN6と、トランジスタN5で構成される。
【0044】
このフィードバック回路では、トランジスタP7は定電流を供給する負荷回路である。トランジスタN5は、帰還用トランジスタNfのドレイン端子n12が上昇するとその電流が増加する。それに伴い、ノードn13の電圧が下降し、クランプ回路N3,N4のゲート電圧が下降し、記憶用トランジスタNc、Nfのゲート電圧が必要以上に上昇するのを防止する。但し、ノードn13は、トランジスタN6により、必要以上に低下することはなく、従って、両トランジスタNc,Nfのドレイン電圧は、所定の範囲内に制限される。
【0045】
このようなクランプ回路N3,N4を設けても、記憶用トランジスタNcの閾値電圧の変化に対応してノードn10の電位が変化する動作は、図1,2の場合と同じである。
【0046】
図5は、本実施の形態例における不揮発性メモリ回路の更に別の変形例を示す図である。この例は、記憶用トランジスタNcをCAM(Control Addressable Memory)方式にしたものである。図5に示される通り、記憶用トランジスタNcは、読み出し用のトランジスタNc1と、書き込み用のトランジスタNc2とで構成される。読み出し用のトランジスタNc1は、図1,2,4の記憶用トランジスタNcと同じ構成である。書き込み用トランジスタNc2は、読み出し用トランジスタNc1と、フローティングゲート、コントロールゲート及びソースが共通に接続された構成である。
【0047】
このCAM方式のメモリセルのトランジスタでは、書き込み用トランジスタNc2のドレインにプログラム用の高い電圧Vppを印加しながら、読み出し用トランジスタNc1のフローティングゲートの電荷量の変化(又は閾値の変化)を監視することができる。従って、図1,2,4の不揮発性メモリ回路のように、一旦記憶用トランジスタNcに電荷の注入をし、その後、記憶用トランジスタNcのフローティングゲートの電荷量の変化(閾値電圧の変化)を出力端子OUTから検出するといった、書き込み動作(プログラム)とベリファイ動作とを時分割で行う必要がない。
【0048】
特に、本実施の形態例における不揮発性メモリ回路の場合、記憶用トランジスタNcのフローティングゲートの電圧を、出力端子OUTから直接監視することができる。従って、図5の如きCAM方式のメモリセル用トランジスタNc1,Nc2を利用することで、記憶用トランジスタのフローティングゲートへの電荷の注入(プログラム)を、出力端子OUTでその電荷量の変化を監視しながら行うことができる。その結果、電荷注入動作期間とは別にベリファイ動作期間を設けることが不要になる。いわば、ベリファイフリー動作が可能になる。
【0049】
図6は、図5の改良例を示す図である。この例では、メモリセル用トランジスタNcを読み出し用トランジスタNc1と書き込み用トランジスタNc2で構成すると同時に、それと対になっている帰還用トランジスタNf側も、同様の一対のトランジスタ構成にする。即ち、帰還用トランジスタNfは、読み出し用トランジスタNc1と対になるトランジスタNf1と、書き込み用トランジスタNc2と対になるダミートランジスタNf2とで構成される。他の構成は、図5の回路例と同じである。
【0050】
メモリセル用トランジスタ側の書き込み用トランジスタNc2のドレインには、プログラム用の電圧Vppが印加されるが、それにあわせて、帰還用トランジスタNf2のドレインにも、ダミーの電圧Vpprefが印加される。
【0051】
このように、記憶用トランジスタNcと帰還用トランジスタNfとを、共に1対のトランジスタNc1,Nc2及びNf1,Nf2にすることで、コンパレータ回路のバランスがほぼ均等になり、出力端子OUTに記憶用トランジスタNcのフローティングゲートの電圧値を正確に読み出すことができる。
【0052】
図7は、図4と図6を組み合わせた不揮発性メモリ回路を示す図である。即ち、図6の記憶用トランジスタと帰還用トランジスタとをそれぞれ1対のトランジスタ構成にして、読み出しを行いながらフローティングゲートへの電荷の注入を可能にし、更に、トランジスタN3、N4からなるクランプ回路を設けて、読み出し動作において記憶用トランジスタNc1のドレイン電圧が上昇して書き込みが行われないようにする。クランプ回路の構成及びそのフィードバック回路の構成は、図4の例と同じである。
【0053】
図8は、図4に図2の電流源トランジスタを設けた例を示す図である。図4のクランプ回路を設けたメモリ回路において、共通ソース端子n11とグランドとの間に、定電圧Vrefがゲートに印加されて定電流を共通ソース端子に供給する電流源トランジスタN1を設ける。
【0054】
この電流源トランジスタN1を設けることにより、図2において説明した通り、記憶用トランジスタに記憶できる電圧の範囲(ダイナミックレンジ)を広くすることができる。それ以外の構成は、図4の例と同じである。
【0055】
図9は、図5に図2の電流源トランジスタを設けた例を示す図である。図5の不揮発性メモリ回路において、共通ソース端子n11とグランドとの間に、電流源トランジスタN1を設ける。それに伴い、書き込み用トランジスタNc2のソース端子は、プログラム動作の為にグランドに直接接続される。
【0056】
図10は、図6に図2の電流源トランジスタを設けた例を示す図である。図6の不揮発性メモリ回路において、共通ソース端子n11とグランドとの間に、電流源トランジスタN1を設ける。それに伴い、図9の場合と同様に、書き込み用トランジスタNc2のソース端子は、プログラム動作の為にグランドに直接接続される。
【0057】
図11は、図1,2,4,6の全ての特徴を備えた不揮発性メモリ回路を示す図である。即ち、図11のメモリ回路では、記憶用トランジスタNcと帰還用トランジスタNfの共通ソース端子n11とグランド電圧との間に、定電流源トランジスタN1が設けられる。これにより、記憶可能なフローティングゲートの電圧のダイナミックレンジが広くなる。更に、記憶用トランジスタNcに不要な書き込みが行われないように、トランジスタN3,N4からなるクランプ回路が設けられる。
【0058】
そして、記憶用トランジスタNcと帰還用トランジスタNfとは、それぞれ1対のトランジスタNc1,Nc2及びNf1,Nf2で構成され、フローティングゲート電圧を監視しながら、フローティングゲートへの電荷の注入を行うことができる。しかも、コンパレータ回路の左右の回路構成はほぼ同じでバランスしているので、記憶用トランジスタNcのフローティングゲートの電圧が正確に出力端子OUTに生成される。
【0059】
図12は、図11の不揮発性メモリ回路を、2行2列のセルマトリクスに適用した場合の回路図である。図12は、図11に示したそれぞれ1対の記憶用トランジスタNc1,Nc2が、2行2列の合計4つのメモリセルMC00〜MC11として配置される。図12のメモリ回路では、図3の場合と異なり、各メモリセルが1対のトランジスタNc1,Nc2で構成されるので、ビット線とソース線もそれぞれ1対の構成になる。尚、図12の例では、図11と異なり、ソース線SLがソース電圧制御部16により制御される。
【0060】
メモリセルMC00の場合は、読み出し用のトランジスタNc1のドレインは、ビット線BL0に接続され、ソースはソース線SL0に接続され、コントロールゲートは、ワード線WL0に接続される。また、書き込み用トランジスタNc2のドレインは、もう一つのプログラム用のビット線BLP0に接続され、ソースは、ソース電圧制御部16に接続される。書き込み用トランジスタNc1のコントロールゲートは、ワード線WL0に接続され、フローティングゲートは読み出し用トランジスタNc1のフローティングゲートと共通である。
【0061】
他のメモリセルMC01〜MC11も同様の構成である。読み出し用トランジスタに接続されるビット線BL0,BL1は、コラムゲートNcl0、Ncl1を介して、カレントミラー回路のトランジスタP1に接続される。また、ビット線BL0,BL1とコラムゲートNcl0、Ncl1との間には、クランプ回路としてトランジスタN30,N31が設けられる。
【0062】
また、書き込み用トランジスタに接続されるプログラム用ビット線BLP0,BLP1は、別のコラムゲートNP0,NP1を介して、プログラムコントロール回路14に接続される。これにより、選択されたメモリセルの書き込み用トランジスタNc2のドレインには、プログラム電圧Vppが印加される。書き込み用トランジスタNc2のソース端子は、上記の通りソース電圧制御部16に接続される。これにより、選択されたメモリセルの書き込み用トランジスタNc2のソースには、プログラム時はグランド電位が、消去時は電源電圧Vccがそれぞれ印加される。
【0063】
メモリセルのトランジスタのフローティングゲート電圧を検出するための、帰還用トランジスタNfも、図11と同様に、1対のトランジスタNf1、Nf2で構成され、この1対のトランジスタは、フローティングゲートが共通であり、出力端子OUTに接続される。また、トランジスタNf2のドレインには、ダミーの電圧Vpprefなどが印加される。帰還用トランジスタNf1,Nf2のコントロールゲートには、ダミーワード線DWLにより、通常のワード線と同じ電圧が印加される。
【0064】
図12に示されたメモリ回路を利用することにより、図11の場合と同様に、各メモリセルMC00〜MC11に対して、プログラムコントロール回路14、ソース線制御部16、及びワードドライバWDにより、書き込み用トランジスタNc2のドレイン、ソース、コントロールゲートを、それぞれプログラム電圧Vpp、グランド、電源電圧の電荷注入状態にしながら、読み出し用トランジスタNc1を利用して、出力端子OUTから、そのフローティングゲートへの電荷量に応じた電圧値を直接検出することができる。
【0065】
また、消去動作では、書き込み用トランジスタNc2のコントロールゲートが負電圧(例えば−9V)、ドレインがフローティング、ソースが電源電圧Vccに制御され、フローティングゲート内の電荷が引き抜かれる。そして、消去ベリファイでは、再度コントロールゲートを所定の電圧に制御して、出力端子OUTからフローティングゲートの電位を検出することができる。
【0066】
[不揮発性メモリ回路の書き込み回路例]
図13は、上記してきた本実施の形態例における不揮発性メモリ回路の書き込み方式を説明するための図である。図13のメモリ回路は、簡単の為に図10のメモリ回路の例である。図13の回路では、出力端子OUTに目標とするフローティングゲート電圧Vtagまたはその目標直前の電圧Vtag+αと、出力端子OUTとを比較する出力コンパレータ回路20が設けられる。そして、この出力コンパレータ回路20が、プログラムコントロール回路14やソース線制御回路16を制御する。
【0067】
図13に示された書き込み回路を利用することにより、記憶用トランジスタNcのフローティングゲートの電荷量を、より速く且つ確実に目標値にすることができる。出力コンパレータ20には、目標電圧値Vtagとその直前の値Vtag+αが与えられる。
【0068】
図14は、図13の回路を利用した書き込み方法を示すグラフ図である。横軸に時間、縦軸に出力端子OUTの電圧を示す。フローティングゲートに電荷を注入してその電圧値を下げる場合は、時刻t1で、書き込み用トランジスタNc2に対し、コントロールゲートCGを電源電圧Vccにし、プログラムコントロール回路14によりドレインに電源Vccより高い電圧Vppを供給し、ソース線制御部16によりソース端子をグランド電位GNDにする。これにより、フローティングゲートへの電荷の注入が開始し、フローティングゲートの電圧が低下する。
【0069】
時刻t2において、出力端子OUTの電圧が最初の電圧V20から目標電圧値Vtagよりαだけ高いVtag+αになると、書き込み用トランジスタNc2のソース電圧をグランド電位GNDからバックバイアス電位Vbb(例えば+2V)に変更する。この変更制御は、出力コンパレータ20により制御される。かかる変更により、書き込み用トランジスタNc2のフローティングゲートへの電荷注入速度が低下する。そして、その後時刻t3にて、出力端子OUTが目標電圧VTAGに達すると、プログラムコントロール回路14によるプログラム電圧Vppの印加を停止する。
【0070】
逆に、消去動作において、フローティングゲートから電荷を引き抜いてフローティングゲート電圧を上昇させる場合は、読み出し動作とは異なる電圧がコントロールゲートに印加されるので、プログラム時のようにフローティングゲートの電位を監視しながら行うことはできない。従って、コントロールゲートを負電圧、ドレインをフローティング、そしてソース電圧を電源電圧に制御して、消去動作が行われる。そして、消去動作の後で、読み出し状態に制御して、フローティングゲートの電位のベリファイが行われる。
【0071】
図13の回路を利用すると、図14に示される通り、出力端子OUTの電圧を出力コンパレータ20が監視しながら、目標電圧Vtagの直前でフローティングゲートへの電荷注入速度を低下させ、その後の目標電圧Vtagでの電荷注入停止を確実に行うことができる。
【0072】
図15は、出力コンパレータ20の回路例を示す図である。図15(A)は、差動アンプ型のコンパレータ回路であり、ソースが共通接続された1対のNチャネルトランジスタN10、N11と、電流源トランジスタN12と、カレントミラー回路を構成するPチャネルトランジスタP10,P11で構成される。トランジスタN10のゲートには、目標電圧Vtagまたはその直前の電圧Vtag+αが印加され、トランジスタN11のゲートには、出力端子OUTの電圧が印加される。これにより、出力端子OUTが目標電圧Vtagまたはその直前電圧Vtag+αより低いと、トランジスタN10のドレイン端子n20はLレベル、高いとHレベルになる。この信号n20により、図13に示した回路14,16が制御される。
【0073】
図15(B)は、チョッパコンパレータ回路である。インバータINVの入力と出力との間に短絡用スイッチSWZが設けられ、スイッチSWZを短絡することにより、インバータINVの入力端子n21と出力端子n22の電位が初期設定される。インバータINVの入力端子n21にキャパシタCの一方の電極が接続され、キャパシタCの他方の電極には、スイッチSW2を介して目標電圧Vtagまたはその直前電圧Vtag+αが印加され、また、スイッチSW1を介して出力端子OUTが印加される。
【0074】
最初に、スイッチSWZを短絡し、スイッチSW2を短絡して目標電圧Vtag(またはその直前電圧Vtag+α)をキャパシタCに印加する。この初期設定の結果、キャパシタCに目標電圧Vtagが印加された状態で、インバータINVがバランスした状態になる。
【0075】
次に、スイッチSWZをオープンにし、スイッチSW2の代わりにスイッチSW1を短絡し、出力端子OUTの電位をキャパシタCに印加する。この時、出力端子OUTの電圧が、目標電圧Vtag(またはその直前電圧Vtag+α)より低いと、インバータINVの出力n22の電圧がHレベルになり、また、出力端子OUTの電圧が、目標電圧Vtag(またはその直前電圧Vtag+α)より高いと、インバータINVの出力n22の電圧がLレベルになる。
【0076】
出力コンパレータ回路は、これ以外にも種々の変形例が考えられる。
【0077】
上記の実施の形態例では、記憶用トランジスタに多値情報あるいはアナログ情報を記録する場合に、書き込みや読み出しが容易になると説明したが、2値の情報を記録する場合も、フローティングゲートの電荷量に応じた電圧値を直接検出することができるので、同様に書き込みや読み出しが容易になる。
【0078】
本発明の保護範囲は、上記の実施の形態例によって限定されることはなく、あくまでも特許請求の範囲の記載による発明とその均等物におよぶものである。
【0079】
【発明の効果】
以上、本発明によれば、記憶用トランジスタのフローティングゲートに蓄積された電荷量に応じた電圧値を直接検出することができ、多値の情報あるいはアナログ情報を記録する場合の、書き込み及び読み出しを容易にすることができる。また、2値の情報を記録する場合にも、利用することができ、その場合も書き込み及び読み出しが容易になる。
【図面の簡単な説明】
【図1】本発明の実施の形態例における不揮発性メモリ回路を示す図である。
【図2】本実施の形態例における不揮発性メモリ回路の変形例を示す図である。
【図3】図2のメモリ回路を利用して、2×2のマトリクス状に記憶用トランジスタを配置した場合の回路例である。
【図4】本実施の形態例における不揮発性メモリ回路の更に変形例を示す図である。
【図5】本実施の形態例における不揮発性メモリ回路の更に別の変形例を示す図である。
【図6】図5の改良例を示す図である。
【図7】図4と図6を組み合わせた不揮発性メモリ回路を示す図である。
【図8】図4に図2の電流源トランジスタを設けた例を示す図である。
【図9】図5に図2の電流源トランジスタを設けた例を示す図である。
【図10】図6に図2の電流源トランジスタを設けた例を示す図である。
【図11】図1,2,4,6の全ての特徴を備えた不揮発性メモリ回路を示す図である。
【図12】図11の不揮発性メモリ回路を、2行2列のセルマトリクスに適用した場合の回路図である。
【図13】本実施の形態例における不揮発性メモリ回路の書き込み方式を説明するための図である。
【図14】図13の回路を利用した書き込み方法を示すグラフ図である。
【図15】出力コンパレータ20の回路例を示す図である。
【符号の説明】
Nc 記憶用トランジスタ
Nc1 読み出し用トランジスタ
Nc2 書き込み用トランジスタ
Nf 帰還用トランジスタ
P0,P1 カレントミラー回路、負荷回路
P2 出力トランジスタ
N1 定電流源トランジスタ
N3,N4 クランプ回路を構成するトランジスタ
Claims (8)
- 不揮発性メモリ回路において、
記憶用フローティングゲートを有する記憶用トランジスタと、
前記記憶用トランジスタとソースが共通に接続され、帰還用フローティングゲートを有する帰還用トランジスタと、
前記記憶用トランジスタ及び帰還用トランジスタに接続された負荷回路と、
前記記憶用トランジスタのドレインにゲートが接続され、前記ゲート電圧に応じた電圧を出力端子に生成する出力用トランジスタと、
前記出力端子と前記帰還用フローティングゲートとの間に設けられた帰還路とを有することを特徴とする不揮発性メモリ回路。 - 請求項1において、
更に、前記記憶用トランジスタと帰還用トランジスタの共通ソースに接続された定電流回路を有することを特徴とする不揮発性メモリ回路。 - 請求項1または2において、
更に、前記記憶用トランジスタ及び帰還用トランジスタと、前記負荷回路との間に設けられ、当該両トランジスタのいずれかのドレイン電圧が反転してフィードバックされたゲートを有し、前記両トランジスタのドレイン電圧をクランプするクランプ用トランジスタを有することを特徴とする不揮発性メモリ回路。 - 請求項1または2において、
前記記憶用トランジスタは、更に、コントロールゲート、前記記憶用フローティングゲート及びソースを共通に有し、ドレインに所定の制御電圧が印加される書き込み用トランジスタを有することを特徴とする不揮発性メモリ回路。 - 請求項4において、
前記帰還用トランジスタは、更に、前記書き込み用トランジスタとほぼ同等のダミートランジスタを有することを特徴とする不揮発性メモリ回路。 - 請求項1乃至5のいずれかの請求項において、
更に、前記記憶用トランジスタの前記記憶用フローティングゲートに電荷を注入しながら前記出力端子の電位を監視し、前記出力端子の電位が所定の電位に達した時に、前記記憶用トランジスタへの前記電荷注入を緩和する電圧コントロール回路を有することを特徴とする不揮発性メモリ回路。 - 請求項6において、
前記電圧コントロール回路は、前記出力端子の電位が前記所定の電位に達した時に、前記記憶用トランジスタのゲート・ソース間電圧を低くすることを特徴とする不揮発性メモリ回路。 - 請求項6において、
前記電圧コントロール回路は、前記出力端子の電位が前記所定の電位に達した時に、前記記憶用トランジスタのソース電圧を変更することを特徴とする不揮発性メモリ回路。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP17861499A JP3933817B2 (ja) | 1999-06-24 | 1999-06-24 | 不揮発性メモリ回路 |
US09/926,648 US6434051B1 (en) | 1999-06-24 | 2000-02-28 | Non-volatile memory circuit |
KR1020017016305A KR100642613B1 (ko) | 1999-06-24 | 2000-02-28 | 불휘발성 메모리 회로 |
PCT/JP2000/001157 WO2001001420A1 (fr) | 1999-06-24 | 2000-02-28 | Circuit de memoire non volatile |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP17861499A JP3933817B2 (ja) | 1999-06-24 | 1999-06-24 | 不揮発性メモリ回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2001014866A JP2001014866A (ja) | 2001-01-19 |
JP3933817B2 true JP3933817B2 (ja) | 2007-06-20 |
Family
ID=16051533
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP17861499A Expired - Fee Related JP3933817B2 (ja) | 1999-06-24 | 1999-06-24 | 不揮発性メモリ回路 |
Country Status (4)
Country | Link |
---|---|
US (1) | US6434051B1 (ja) |
JP (1) | JP3933817B2 (ja) |
KR (1) | KR100642613B1 (ja) |
WO (1) | WO2001001420A1 (ja) |
Families Citing this family (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4663094B2 (ja) * | 2000-10-13 | 2011-03-30 | 株式会社半導体エネルギー研究所 | 半導体装置 |
US6687155B2 (en) | 2001-01-11 | 2004-02-03 | Oki Electric Industry Co., Ltd. | Analog storage semiconductor memory that uses plural write voltages and plural read voltages having different voltage levels |
JP2002269994A (ja) * | 2001-03-09 | 2002-09-20 | Oki Electric Ind Co Ltd | アナログ半導体メモリの冗長メモリ回路 |
US6600363B2 (en) * | 2001-04-05 | 2003-07-29 | Cornell Research Foundation, Inc. | Folded floating-gate differential pair amplifier |
US6867622B2 (en) * | 2003-01-07 | 2005-03-15 | Xicor, Inc. | Method and apparatus for dual conduction analog programming |
US7113017B2 (en) * | 2004-07-01 | 2006-09-26 | Intersil Americas Inc. | Floating gate analog voltage level shift circuit and method for producing a voltage reference that operates on a low supply voltage |
US6898123B2 (en) * | 2003-01-07 | 2005-05-24 | Intersil Americas Inc. | Differential dual floating gate circuit and method for programming |
US6870764B2 (en) * | 2003-01-21 | 2005-03-22 | Xicor Corporation | Floating gate analog voltage feedback circuit |
US6815983B2 (en) * | 2003-01-28 | 2004-11-09 | Xicor, Inc. | Analog floating gate voltage sense during dual conduction programming |
DE60325453D1 (de) * | 2003-02-28 | 2009-02-05 | St Microelectronics Srl | System zur Spannungssteuerung für multibit Programmierung eines kompakten nichtflüchtigen Speichers mit reduzierter Integrationsfläche |
US6985389B2 (en) * | 2003-10-27 | 2006-01-10 | Stmicroelectronics, Inc. | Phase change based memory device and method for operating same |
KR100719697B1 (ko) * | 2005-10-10 | 2007-05-17 | 주식회사 하이닉스반도체 | 플래시 메모리 소자의 프로그램 방법 |
JP5081434B2 (ja) * | 2006-11-20 | 2012-11-28 | セイコーNpc株式会社 | 不揮発性半導体記憶装置 |
JP2009129470A (ja) * | 2007-11-20 | 2009-06-11 | Toshiba Corp | 半導体記憶装置 |
JP5922935B2 (ja) * | 2012-01-24 | 2016-05-24 | エスアイアイ・セミコンダクタ株式会社 | 不揮発性メモリ装置の読出し回路 |
US10303998B2 (en) | 2017-09-28 | 2019-05-28 | International Business Machines Corporation | Floating gate for neural network inference |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2829156B2 (ja) * | 1991-07-25 | 1998-11-25 | 株式会社東芝 | 不揮発性半導体記憶装置の冗長回路 |
JPH05282881A (ja) | 1992-03-31 | 1993-10-29 | Toshiba Corp | 半導体記憶装置 |
JP3421365B2 (ja) * | 1992-07-29 | 2003-06-30 | 直 柴田 | 半導体装置 |
JP3114611B2 (ja) | 1996-03-28 | 2000-12-04 | 日本電気株式会社 | 半導体記憶装置 |
JP4031079B2 (ja) | 1997-02-10 | 2008-01-09 | 株式会社東芝 | 不揮発性半導体メモリ |
ITMI981193A1 (it) * | 1998-05-29 | 1999-11-29 | St Microelectronics Srl | Dispositivo circuitale e relativo metodo per la propgrammazione di una cella di memoria non volatile a singola tensione di |
-
1999
- 1999-06-24 JP JP17861499A patent/JP3933817B2/ja not_active Expired - Fee Related
-
2000
- 2000-02-28 KR KR1020017016305A patent/KR100642613B1/ko not_active IP Right Cessation
- 2000-02-28 US US09/926,648 patent/US6434051B1/en not_active Expired - Lifetime
- 2000-02-28 WO PCT/JP2000/001157 patent/WO2001001420A1/ja active IP Right Grant
Also Published As
Publication number | Publication date |
---|---|
KR20020071719A (ko) | 2002-09-13 |
KR100642613B1 (ko) | 2006-11-10 |
JP2001014866A (ja) | 2001-01-19 |
US6434051B1 (en) | 2002-08-13 |
WO2001001420A1 (fr) | 2001-01-04 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5654918A (en) | Reference circuit for supplying a reference level for sensing in a memory | |
US7616028B2 (en) | Sense amplifier for low voltage high speed sensing | |
JP3933817B2 (ja) | 不揮発性メモリ回路 | |
US5654920A (en) | Nonvolatile semiconductor storage system | |
US6788601B2 (en) | Semiconductor memory device and current mirror circuit | |
KR100597060B1 (ko) | 비휘발성 반도체 기억 장치 및 데이터 판독 방법 | |
KR100349433B1 (ko) | 반도체 기억장치 | |
WO2001099114A1 (en) | Reference cell for high speed sensing in non-volatile memories | |
US6229734B1 (en) | Nonvolatile semiconductor storage device having controlled cell threshold voltage distribution | |
US7529135B2 (en) | Apparatus for controlling bitline bias voltage | |
KR101308048B1 (ko) | 반도체 메모리 장치 | |
KR100290106B1 (ko) | 메모리 디바이스 | |
JP2011159355A (ja) | 半導体記憶装置 | |
US6292399B1 (en) | Method and low-power circuits used to generate accurate drain voltage for flash memory core cells in read mode | |
JP4680195B2 (ja) | 半導体装置及びソース電圧制御方法 | |
JP5033479B2 (ja) | 読み出し装置 | |
JP4484344B2 (ja) | 不揮発性半導体記憶装置 | |
JPH09306191A (ja) | 不揮発性半導体記憶装置 | |
JP2891552B2 (ja) | 不揮発性半導体記憶装置 | |
JPH04252497A (ja) | 不揮発性半導体記憶装置 | |
JPH10283787A (ja) | 不揮発性半導体記憶装置の閾値制御装置 | |
JP2003203489A (ja) | 半導体記憶装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070313 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070314 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100330 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110330 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110330 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120330 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130330 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130330 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140330 Year of fee payment: 7 |
|
LAPS | Cancellation because of no payment of annual fees |