JP5922935B2 - 不揮発性メモリ装置の読出し回路 - Google Patents

Description

本発明は、電気的に書換え可能な不揮発性メモリ装置の読出し回路に関する。

従来のＦＬＯＴＯＸ型の不揮発性メモリ装置を図５に示す。従来のＦＬＯＴＯＸ型の不揮発性メモリ装置は、それぞれＮＭＯＳトランジスタ５４、５５および６４、６５で構成された電流負荷回路に接続されたひとつのメモリ素子５１と、ひとつのダミーメモリ素子６１から発生する電流を、それぞれ電圧に変換する。その変換した電圧を、ＮＭＯＳトランジスタ５６、６６、７０、ＰＭＯＳトランジスタ５７、６７から成る電圧比較回路にて比較することでデータの０と１を判別していた。

メモリ素子５１は、デプレッション状態とエンハンスメント状態の２値をとる。その状態の違いにより、電圧比較回路のメモリ素子側の入力ノードの電圧が変化する。従って、この電圧を、電圧比較回路のダミーメモリ素子６１側の入力ノードのリファレンス電圧と比較することで、データの０と１を判別する（例えば、特許文献１参照）。

従来のＦＬＯＴＯＸ型の不揮発性メモリ装置の回路定数は以下のようにして設定される。
先ず、メモリ素子５１側のコントロールゲートには、メモリ素子５１のデプレッション状態の閾値とエンハンスメント状態の閾値の中間値の電圧であるバイアス電圧ＣＧＢＩＡＳを印加する。そして、ダミーメモリ素子６１のゲートにはリファレンス電圧であるバイアス電圧ＦＧＢＩＡＳを印加する。ここで、バイアス電圧ＣＧＢＩＡＳとバイアス電圧ＦＧＢＩＡＳは異なる電圧であり、バイアス電圧ＦＧＢＩＡＳはダミーメモリ素子６１が流す最適な電流値に合わせた電圧値を持つ。

次に、電流負荷用クランプトランジスタとして使用するＮＭＯＳトランジスタ５４、６４のゲートにセンスアンプのバイアス電圧ＳＡＢＩＡＳを印加する。バイアス電圧ＳＡＢＩＡＳは、読出し時にセレクトゲートトランジスタ５２のドレインのノードであるビット線に、必要以上に高い電圧がかかってメモリ素子５１に蓄積されている電荷が抜けてしまわないように、電圧をクランプしている。ビット線の電圧が、メモリ素子５１に蓄積されている電荷が抜けない値になるよう、バイアス電圧ＳＡＢＩＡＳを決定する。

最後に、電流負荷用として使用するＮＭＯＳトランジスタ５５、６５のトランジスタサイズに差も設け、電圧比較回路で十分比較できる電位差を持つよう互いに異なる電流値になるよう設定し、データ０と１が判別できるよう設定する。

特開２００２−２３７１９１号公報

しかしながら、従来の不揮発性メモリ装置の読出し回路では、読出し可否という重要な特性に関わる設定値が、以下に示すように４つある。
（１）デプレッション状態の閾値とエンハンスメント状態の閾値の中間値のバイアス電圧であるＣＧＢＩＡＳの最適設定、
（２）ダミーメモリ素子６１が流す最適な電流値に合わせたＦＧＢＩＡＳの最適設定、
（３）電圧比較回路で十分比較できる電位差を持つよう互いに異なる電流値を持つＮＭＯＳトランジスタ５５、
（４）ＮＭＯＳトランジスタ６５のサイズの最適設定、
このため設計が複雑になるだけでなく、これらの４つの要因で各々トランジスタサイズ設定や電圧設定するため、温度依存や電源電圧依存の特性バラツキが大きい。

また、一般的にＦＬＯＴＯＸ型の不揮発性メモリ装置ではデータの書換えを重ねていくとトンネル酸化膜の膜質が劣化し、デプレッション状態とエンハンスメント状態の閾値の差が小さくなる。使用温度範囲、使用電源電圧範囲すべてでデータを読出すことが求められる読出し回路において、上記のように閾値の差が小さくなると、データ０と１の判別が困難となり、使用温度範囲、使用電源電圧範囲でデータ０と１の判別ができなくなる。つまり従来の読出し回路では、データ０と１を判別するための読出し余裕度が小さい。

上記課題を解決するために、本発明の不揮発性メモリ装置の読出し回路は、以下のような構成とした。
ソースが接地電圧に接続され、ゲートが第一メモリ素子選択スイッチの他端に接続されたメモリ素子と、ソースがメモリ素子のドレインに接続され、ゲートがセレクトゲート選択制御信号で制御されるセレクトゲートトランジスタと、セレクトゲートトランジスタと読出し回路の出力端子の間に接続された第二メモリ素子選択スイッチと、メモリ素子に流れる電流と比較するリファレンス電流源である第一ＮＭＯＳトランジスタと、ドレインが第一ＮＭＯＳトランジスタのドレインの接続されたカレントミラー元となる第一ＰＭＯＳトランジスタと、第一ＰＭＯＳトランジスタの電流ミラー先となり、ドレインが読出し回路の出力に接続された第二ＰＭＯＳトランジスタと、第一ＮＭＯＳトランジスタのゲートとメモリ素子のゲートにバイアス電圧を供給する第一バイアス回路と、を備えた不揮発性メモリ装置の読出し回路。

本発明の不揮発性メモリ装置の読出し回路によれば、メモリ素子１１と、メモリ素子１１に流れる電流と比較するリファレンス電流源のＮＭＯＳトランジスタ２１の各ゲートを同一電圧で制御することや、ダミートランジスタやダミースイッチを追加することで、使用温度範囲や使用電源電圧範囲内での特性バラツキが小さくなる。つまりデータ０と１を判別するための読出し余裕度が大きく取れるという効果がある。

また、従来の回路構成より回路素子数の低減による小面積化が実現でき、コストダウン効果がある。
さらに、読出し可否という重要な特性に関わる設定値の決定においても、従来よりも考慮すべき設定値が少ないため、回路設計に費やす時間も短縮できるという効果がある。

第一の実施形態の不揮発性メモリ装置の読出し回路を示す回路図である。 第二の実施形態の不揮発性メモリ装置の読出し回路を示す回路図である。 第三の実施形態の不揮発性メモリ装置の読出し回路を示す回路図である。 第四の実施形態の不揮発性メモリ装置の読出し回路を示す回路図である。 従来の不揮発性メモリ装置の読出し回路を示す回路図である。

＜第一の実施形態＞
図１は、第一の実施形態の不揮発性メモリ装置の読出し回路を示す回路図である。
第一の実施形態の不揮発性メモリ装置の読出し回路は、メモリ素子１１と、セレクトゲートトランジスタ１２と、メモリ素子選択スイッチ１４及び１５と、ＮＭＯＳトランジスタ２１と、ＰＭＯＳトランジスタ１３及び２３と、バイアス回路３０と、を備える。

メモリ素子１１は、ソースが接地電圧２０に接続され、ゲートがメモリ素子選択スイッチ１５に接続される。セレクトゲートトランジスタ１２は、ソースがメモリ素子１１のドレインに接続され、ゲートにはセレクトゲート選択制御信号１７が入力される。メモリ素子選択スイッチ１４は、一端がセレクトゲートトランジスタ１２のドレインに接続され、他端が読出し回路の出力端子ＳＡＯＵＴに接続される。ＮＭＯＳトランジスタ２１は、ソースが接地電圧２０に接続され、ドレインはＰＭＯＳトランジスタ２３のドレインに接続される。カレントミラー接続されたＰＭＯＳトランジスタ１３とＰＭＯＳトランジスタ２３は、入力がＮＭＯＳトランジスタ２１のドレインに接続され、出力が出力端子ＳＡＯＵＴに接続される。バイアス回路３０は、その出力端子がＮＭＯＳトランジスタ２１のゲートとメモリ素子選択スイッチ１５を介してメモリ素子１１のゲートに接続される。

セレクトゲートトランジスタ１２は、セレクトゲート選択制御信号１７でＯＮ／ＯＦＦが制御される。メモリ素子選択スイッチ１４は、メモリ素子選択制御信号１８でＯＮ／ＯＦＦが制御される。メモリ素子選択スイッチ１５は、メモリ素子選択制御信号１９でＯＮ／ＯＦＦが制御される。ＮＭＯＳトランジスタ２１は、メモリ素子１１のデータを判別するための、リファレンス電流源である。バイアス回路３０は、ＮＭＯＳトランジスタ２１のゲートと、メモリ素子選択スイッチ１５を介してメモリ素子１１のゲートとに、バイアス電圧ＶＳＡＣＧを供給する。カレントミラー接続されたＰＭＯＳトランジスタ１３とＰＭＯＳトランジスタ２３はＮＭＯＳトランジスタ２１で発生したリファレンス電流と等しい電流を出力端子ＳＡＯＵＴへ流す。

次に、第一の実施形態の読出し回路の動作を説明する。
セレクトゲートトランジスタ１２は、セレクトゲート選択制御信号１７でＯＮに制御される。メモリ素子選択スイッチ１４は、メモリ素子選択制御信号１８でＯＮに制御される。メモリ素子選択スイッチ１５は、メモリ素子選択制御信号１９でＯＮに制御される。ここで、メモリ素子１１は、ゲートにバイアス電圧ＶＳＡＣＧを印加されると、ソース・ドレイン間に電流Ｉ１を流す。メモリ素子１１は、デプレッション状態とエンハンスメント状態の２値をとる。デプレッション状態では電流Ｉ１は大きく、エンハンスメント状態では電流Ｉ１は小さい。一方、ＮＭＯＳトランジスタ２１で発生したリファレンス電流Ｉ２は、カレントミラー接続されたＰＭＯＳトランジスタ２３とＰＭＯＳトランジスタ１３を介してメモリ素子１１へ流される。

そして、出力端子ＳＡＯＵＴは、電流Ｉ１と電流Ｉ２の大小関係によって所定の電圧が出力される。例えば、メモリ素子１１がデプレッション状態のとき、電流Ｉ１＞Ｉ２という関係となる。ゆえに、出力端子ＳＡＯＵＴ電圧は接地電圧２０に近い電圧が出力されるので、メモリ素子１１のデータは０と判定される。また、メモリ素子１１がエンハンスメント状態のとき、電流Ｉ１＜Ｉ２という関係となる。ゆえに、出力端子ＳＡＯＵＴ電圧は電源電圧１０に近い電圧が出力されるので、メモリ素子１１のデータは１と判定される。このようにして、メモリ素子１１のデータは、０と１を判別することができる。

また、読出し可否という重要な特性に関わる設定値の決定においては、以下に示す２つを考慮すれば良い。
（１）デプレッション状態の閾値とエンハンスメント状態の閾値の中間値のバイアス電圧であるＶＳＡＣＧ電圧の最適設定
（２）データ０と１が十分比較できる電流差を持つようＮＭＯＳトランジスタ２１のサイズの最適設定
従来の読出し回路では、別々のバイアス電圧ＣＧＢＩＡＳとバイアス電圧ＦＧＢＩＡＳとで制御していたが、本実施例では同一の電圧で制御することで、使用温度範囲、使用電源電圧範囲内での特性バラツキが小さくなる。つまりデータ０と１を判別するための読出し余裕度が大きく取れる。

また、リファレンス電流源とするＮＭＯＳトランジスタ２１からのカレントミラー回路を構成するＰＭＯＳトランジスタ１３の電流値Ｉ２とメモリ素子１１の電流値Ｉ１を比較する構成をとっており、電圧比較回路を使用せず回路素子数が減っている。更に、１つのバイアス回路で構成されるので回路素子数が減る。これにより、回路面積が小さくなり、コストダウンが可能である。
さらに、読出し可否という重要な特性に関わる設定値の決定において上記２つを考慮するだけで良いため回路設計に費やす時間も短縮できる。

＜第二の実施形態＞
図２は、第二の実施形態の不揮発性メモリ装置の読出し回路を示す回路図である。
第一の実施形態の不揮発性メモリ装置の読出し回路に加え、ＮＭＯＳトランジスタ１６と、ＮＭＯＳトランジスタ２６と、バイアス回路４０と、を備える。

ＮＭＯＳトランジスタ１６は、ソースがメモリ素子選択スイッチ１４の一端に接続され、ドレインが読出し回路の出力端子ＳＡＯＵＴに接続される。ＮＭＯＳトランジスタ２６は、ソースがＮＭＯＳトランジスタ２１のドレインに接続され、ドレインがＰＭＯＳトランジスタ２３のドレインに接続される。バイアス回路４０は、出力端子がＮＭＯＳトランジスタ１６及び２６のゲートに接続される。

ＮＭＯＳトランジスタ１６は、読出し時にセレクトゲートトランジスタ１２のドレインのノードであるビット線に必要以上に高い電圧がかかってメモリ素子１１に蓄積されている電荷が抜けてしまわないように電圧をクランプしている。また、電源電圧上昇によるメモリ素子１１のドレイン電圧上昇を抑止し、電源電圧による電流変化量のバラツキを抑止する。ＮＭＯＳトランジスタ２６は、ＮＭＯＳトランジスタ１６で対処したものと同様に、電源電圧上昇によるＮＭＯＳトランジスタ２１のドレイン電圧上昇を抑止し、電源電圧による電流変化量のバラツキを抑止する。バイアス回路４０は、クランプ電圧を決定するバイアス電圧ＶＣＡＳを出力する。ＮＭＯＳトランジスタ１６及び２６の閾値電圧をＶＴＮとすると、それぞれのソース電圧はＶＣＡＳ−ＶＴＮ電圧にクランプされ、ＶＣＡＳ−ＶＴＮ電圧以上には上昇しない。また、ＮＭＯＳトランジスタ１６、２６が同一特性、同一トランジスタサイズであることが好ましい。

第二の実施形態の不揮発性メモリ装置の読出し回路の動作は、第一の実施形態の不揮発性メモリ装置の読出し回路と同様である。メモリ素子１１に発生した電流Ｉ１とＮＭＯＳトランジスタ２１で発生したリファレンス電流Ｉ２の電流比較により、メモリ素子１１のデータの０と１を判別する。

第二の実施形態の不揮発性メモリ装置の読出し回路は、第一の実施形態の不揮発性メモリ装置の読出し回路と比較すると、ＮＭＯＳトランジスタ１６、２６で電圧クランプしているため、電源電圧による電流変化量のバラツキを抑止できる。

また、読出し可否という重要な特性に関わる設定値の決定においては、第一の実施形態の不揮発性メモリ装置の読出し回路で示した設定方法に加え、メモリ素子１１に蓄積されている電荷が抜けてしまわない電圧にＶＣＡＳ−ＶＴＮ電圧を設定すれば良いだけであるため、容易に設定できる。

以上説明したように、第二の実施形態の不揮発性メモリ装置の読出し回路では、メモリ素子１１に蓄積されている電荷の抜け防止と、電源電圧上昇によるメモリ素子１１とＮＭＯＳトランジスタ２１のドレイン電圧上昇の抑止と、電源電圧による電流変化量のバラツキを抑止する効果をもたらすことができる。つまり、メモリ素子１１のデータの０と１を判別するための読出し余裕度が更に大きく取れる。

＜第三の実施形態＞
図３は、第三の実施形態の不揮発性メモリ装置の読出し回路を示す回路図である。
第二の実施形態の不揮発性メモリ装置の読出し回路に加え、ＮＭＯＳトランジスタ２２を備える。

ＮＭＯＳトランジスタ２２は、ソースがＮＭＯＳトランジスタ２１のドレインに接続され、ドレインがＮＭＯＳトランジスタ２６のソースに接続される。ゲートにはダミーゲート制御信号２７が入力される。
ＮＭＯＳトランジスタ２２は、ダミーゲート制御信号２７でＯＮ／ＯＦＦが制御される。
ＮＭＯＳトランジスタ２２は、仮想的にセレクトゲートトランジスタ１２の特性に合うようトランジスタサイズと素子構造に設定されたトランジスタである。

回路動作は第二の実施形態の不揮発性メモリ装置の読出し回路と同様、メモリ素子１１に発生した電流Ｉ１とＮＭＯＳトランジスタ２１で発生したリファレンス電流Ｉ２の電流比較により、メモリ素子１１のデータの０と１を判別する。電源電圧が低くなったとき、セレクトゲートトランジスタ１２がＯＮしづらくなり、メモリ素子１１のドレイン電圧が低くなることでメモリ素子１１の電流値が下がる。しかし、仮想セレクトゲートトランジスタとしてダミーセレクトゲートトランジスタ２２を追加することで、ＮＭＯＳトランジスタ２１の電流値もメモリ素子１１の下がった電流値分下がる。このため、比較電流の不等号の向きは維持できる。

また、読出し可否という重要な特性に関わる設定値の決定においては、第二の実施形態の不揮発性メモリ装置の読出し回路で示した設定方法に加え、仮想的にセレクトゲートトランジスタ１２の特性に合うようトランジスタサイズと素子構造に設定すれば良いだけであるため容易に設定できる。
このように第三の実施形態の不揮発性メモリ装置の読出し回路では、上記理由により低電源電圧でのデータの０と１を判別するための読出し余裕度が更に大きく取れる。

＜第四の実施形態＞
図４は、第四の実施形態の不揮発性メモリ装置の読出し回路を示す回路図である。
第三の実施形態の不揮発性メモリ装置の読出し回路に加え、ダミースイッチ２４、２５を備える。

ダミースイッチ２４は、一端がＮＭＯＳトランジスタ２６のソースに接続され、他端がＮＭＯＳトランジスタ２２のドレインに接続される。ダミースイッチ２５は、一端がバイアス回路４０の出力ＶＳＡＣＧに接続され、他端がＮＭＯＳトランジスタ２１のゲートに接続される。

ダミースイッチ２４は、ダミースイッチ制御信号２８でＯＮ／ＯＦＦが制御される。ダミースイッチ２５は、ダミースイッチ制御信号２９でＯＮ／ＯＦＦが制御される。
メモリ素子選択スイッチ１４とダミースイッチ２４は同一特性をもつスイッチで構成される。メモリ素子選択スイッチ１５とダミースイッチ２５は同一特性をもつスイッチで構成される。

次に、第四の実施形態の不揮発性メモリ装置の読出し回路の動作を説明する。
ダミースイッチ２４は、ダミースイッチ制御信号２８でＯＮに制御される。ダミースイッチ２５は、ダミースイッチ制御信号２９でＯＮに制御される。以下の動作は、第三の実施形態の不揮発性メモリ装置の読出し回路と同様、メモリ素子１１に発生した電流Ｉ１とＮＭＯＳトランジスタ２１で発生したリファレンス電流Ｉ２の電流比較により、データの０と１を判別する。

ダミースイッチ２４，２５を追加することで、メモリ素子を選択するためのメモリ素子選択スイッチ１４、１５がＯＮしているときに発生する微小なＯＮ抵抗値による電流Ｉ１とＩ２の特性ズレをキャンセルできる。
また、読出し可否という重要な特性に関わる設定値の決定においては、実施例３で示した設定方法に加え、メモリ素子選択スイッチ１４とダミースイッチ２４、メモリ素子選択スイッチ１５とダミースイッチ２５をそれぞれ同一スイッチで設定すれば良いだけであるため容易に設定できる。

このように第四の実施形態の不揮発性メモリ装置の読出し回路では、上記理由により一層特性バラツキが緩和し、データの０と１を判別するための読出し余裕度が更に大きく取れる。
また、ＮＭＯＳトランジスタ２２、ダミースイッチ２４、２５は、読出し時は常にＯＮ状態であるため、ダミーゲート制御信号２７、ダミースイッチ制御信号２８、２９は、常時ＯＮ状態でゲート制御されている構成でも良い。例えば、ＮＭＯＳトランジスタ２２のゲートを電源電圧１０に直接接続するように構成してもよい。
また、バイアス回路３０とバイアス回路４０を共有し、メモリ素子１１とＮＭＯＳトランジスタ２１とＮＭＯＳトランジスタ１６とＮＭＯＳトランジスタ２６の各ゲートに同一特性を持つ電圧を供給する構成を組んでも良い。読出し回路は、１つのバイアス回路で構成されるので、回路面積の縮小とコストダウンが可能となる。

１０ 電源電圧
２０ 接地電圧
３０、４０ バイアス回路
１１、５１ メモリ素子

Claims (6)

1. 電気的に書換え可能な不揮発性メモリ装置の読出し回路であって、
   ソースが接地電圧に接続され、ゲートが第一メモリ素子選択制御信号で制御される第一メモリ素子選択スイッチの一端に接続されたメモリ素子と、
   ソースが前記メモリ素子のドレインに接続され、ゲートがセレクトゲート選択制御信号で制御されるセレクトゲートトランジスタと、
   一端が前記セレクトゲートトランジスタのドレインに接続され、他端が前記読出し回路の出力に接続された第二メモリ素子選択制御信号で制御される第二メモリ素子選択スイッチと、
   前記メモリ素子に流れる電流と比較するリファレンス電流源である第一ＮＭＯＳトランジスタと、
   ゲートとドレインが前記第一ＮＭＯＳトランジスタのドレインの接続された第一ＰＭＯＳトランジスタと、ゲートが前記第一ＰＭＯＳトランジスタのゲートと接続され、ドレインが前記読出し回路の出力に接続された第二ＰＭＯＳトランジスタと、を備えたカレントミラー回路と、
   出力端子が前記第一ＮＭＯＳトランジスタのゲートと前記第一メモリ素子選択スイッチの他端に接続された第一バイアス回路と、
   を備えることを特徴とする不揮発性メモリ装置の読出し回路。
2. 前記第一ＮＭＯＳトランジスタと前記第一ＰＭＯＳトランジスタの間に設けられた第二ＮＭＯＳトランジスタと、
   前記第二メモリ素子選択スイッチと前記読出し回路の出力の間に設けられた第三ＮＭＯＳトランジスタと、
   前記第二および第三ＮＭＯＳトランジスタのゲートにバイアス電圧を供給する第二バイアス回路と、
   をさらに備えることを特徴とする請求項１記載の不揮発性メモリ装置の読出し回路。
3. 前記第一ＮＭＯＳトランジスタと前記第二ＮＭＯＳトランジスタの間に設けられ、ゲートがダミーゲート制御信号で制御される第四ＮＭＯＳトランジスタと、
   をさらに備えることを特徴とする請求項２記載の不揮発性メモリ装置の読出し回路。
4. 前記第四ＮＭＯＳトランジスタは、前記セレクトゲートトランジスタと特性が同じトランジスタである、
   ことを特徴とする請求項３記載の不揮発性メモリ装置の読出し回路。
5. 一端が前記第一バイアス回路の出力に接続され、他端が前記第一ＮＭＯＳトランジスタのゲートに接続され、第一ダミースイッチ制御信号で制御される第一ダミースイッチと、
   一端が前記第二ＮＭＯＳトランジスタのソースに接続され、他端が前記第四ＮＭＯＳトランジスタのドレインに接続され、第二ダミースイッチ制御信号で制御される第二ダミースイッチと、
   を備えることを特徴とする請求項３また４記載の不揮発性メモリ装置の読出し回路。
6. 前記第一メモリ素子選択スイッチと前記第一ダミースイッチは同一特性をもつスイッチで構成され、
   前記第二メモリ素子選択スイッチと前記第二ダミースイッチは同一特性をもつスイッチで構成される、
   ことを特徴とする請求項５記載の不揮発性メモリ装置の読出し回路。

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