CN110097914A - 电流比较读电路 - Google Patents
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Abstract
本发明公开了一种用于嵌入式非易失性存储器的电流比较读电路，包括第一MOS和第二MOS的第一连接端和第四连接端连接电源,第一MOS和第二MOS的第二连接端分别连接第三MOS和第四MOS的第二连接端，第三MOS第一连接端连接存储单元，存储单元另一端连接地，第四MOS第一连接端连接恒流源，恒流源另一端连接地，第三MOS和第四MOS的第四连接端连接地，第一MOS和第二MOS的第三连接端作为该电流比较读电路的第一信号连接端,第三MOS和第四MOS的第三连接端作为该电流比较读电路的第二信号连接端。本发明在不增大面积的条件下，能降低eflash IP读出功耗。
Description
技术领域
本发明涉及集成电路领域，特别是涉及一种用于嵌入式非易失性存储器(EflashMemory)的电流比较读电路。
背景技术
嵌入式非易失性存储器(EFLASH MEMORY)在系统断电之后，可以很好地保存数据而广泛应用于汽车电子、智能家居等行业。随着这些行业的兴起，市场对存储器的需求越来越多，同时对其性能的要求也越来越高。影响嵌入式非易失性存储器(EFLASH MEMORY)竞争力的关键指标有很多，其中最为关注的是读相关的指标，包括读出速度及读功耗。
嵌入式非易失性存储器(EFLASH MEMORY)传统电流比较读出电路如图1所示，Icell为地址对应存储单元(bitcell)的导通电流，Iref为外加参考电流。电流比较读出电路通过对比Icell与Iref的电流幅值大小，确定读出数据。数据锁存电路如图2所示，当bitcell存储数据为“0”，Icell电流幅值大于Iref电流幅值，电压Vcl0i小于电压Vcl1i，经过锁存器输出dout为“0”；当bitcell存储数据“1”，Icell电流幅值小于Iref电流幅值，电压Vcl0i大于电压Vcl1i，输出dout为“1”。电流比较读出电路时序控制如图3所示。A信号为使能信号，当其为低电平时，pm1管导通，电源VDD对选中bitline进行充电(precharge)，Vcl0&Vcl1电压上升稳定在650mv。当充电完成时，bitline端电流为Icell，参考端电流为镜像电流Iref。当A信号为高电平时，pm1管关断，寄生电容开始对地放电(discharge)。由于Icell电流幅值与Iref电流幅值不同，两端的放电速度不同，导致电压Vcl0i&Vcl1i下降速度不同。bitcell存储数据“0”，Icell>Iref，Vcl0i电压的下降速度大于参考端Vcl1i电压的下降速度；bitcell存储数据“1”，Icell<Iref，Vcl0i电压的下降速度小于参考端Vcl1i电压的下降速度。C信号为nm2使能信号，当其为高电平，pm2&nm2导通，latch锁存电路上电。当Vcl0i与Vcl1i电压差值超过锁存电路的分辨率，lat0&lat1会翻转成高低电平。D信号是区块选择信号，选中区块在数据读出过程为高，out0&out1经过逻辑电路，输出数据dout。
读出电路功耗分动态功耗和静态功耗，其中动态功耗由电容充放电产生的功耗、pmos和nmos同时导通形成的瞬态短路功耗决定。电容充放电功耗：P1＝A*C*V*f，其中A是占空比，即充放电时间占总时间的比例，C是bitline电容及寄生电容，V是电源电压，f是时钟频率。电路设计bitcell电容由工艺决定，存储容量及时钟频率由客户决定。在工艺和客户产品决定的前提下，能否降低电源电压、减小寄生电容是减小动态功耗的关键。
传统设计通过增加信号线之间的间距，减小寄生电容降低读出动态功耗，但增加间距会大大增加版图面积，从而减低eflash IP的市场竞争力。从图1可知，Vcli电压由电源电压提供，且小于电源电压。在传统设计中，读出电路的电源电压是1.2V，32个读出电路的功耗约为210uA，占eflash memory IP读功耗的30％。因此，降低读出电路功耗对降低整个eflash IP功耗具有十分重要的意义。
发明内容
本发明要解决的技术问题是提供一种在不增大面积的条件下，能降低eflash IP读出功耗的电流比较读电路。
为解决上述技术问题，本发明提供用于嵌入式非易失性存储器的电流比较读电路，包括：第一～第四MOS M1-M4、存储单元bitcell和恒流源CCS；
第一MOS M1和第二MOS M2的第一连接端和第四连接端连接电源VDDL,第一MOS M1和第二MOS M2的第二连接端分别连接第三MOS M3和第四MOS M4的第二连接端，第三MOS M3第一连接端连接存储单元bitcell，存储单元bitcell另一端连接地VSS，第四MOS M4第一连接端连接恒流源CCS，恒流源CCS另一端连接地VSS，第三MOS M3和第四MOS M4的第四连接端连接地VSS，第一MOS M1和第二MOS M2的第三连接端作为该电流比较读电路的第一信号连接端A,第三MOS M3和第四MOS M4的第三连接端作为该电流比较读电路的第二信号连接端B。
其中，第一MOS M1和第二MOS M2是PMOS，第三MOS M3和第四MOS M4是NMOS。
其中，第一～第四MOS M1-M4的第一连接端是源极，第二连极端是漏极，第三连接端是栅极，第四连接端是衬底。
其中，在充电阶段precharge，第一MOS M1和第二MOS M2导通，第三MOS M3和第四MOS M4第一连接端电压通过他模块镜像稳压为第一预设电压，第三MOS M3和第四MOS M4第二连接端电压是Vds电压与Vcl电压之和，Vds是第三MOS(M3)、第四MOS(M4)的漏极和源极间电压,Vcl是第一预设电压。
其中，存储单元bitcell包括第五MOS M5和第六MOS M6；
第五MOS M5第二连接端作为该存储单元bitcell第一连接端，第五MOS M5第一连接端连接第六MOS M6第二连接端，第六MOS M6第一连接端连接地VSS，第五MOS M5和第六MOS M6第三连接端悬空。
其中，第五MOS M5和第六MOS M6是NMOS。
其中，第五MOS M5具有浮栅。
其中，第五MOS M5和第六MOS M6的第一连接端是源极，第二连极端是漏极，第三连接端是栅极
如图4所示，在充电阶段precharge，开关管第一MOS和第二MOS导通，第三MOS和第四MOS源极电压(Vcl0&Vcl1)由其他模块镜像稳压在650mv,第三MOS和第四MOS漏极电压(Vcl0i&Vcl1i)是Vds电压与Vcl电压之和。Vds是场效应管漏极和源极间的电压，Vgs是栅极与源极间电压。
电流Icell由工艺决定，设5uA。通路电流与第三MOS和第四MOS的Vds、Vgs及管子Width成正比，因此保持电流不变，当Vds减小，Vgs及管子Width增大。分析如下：
1)Vgs增大，gate端电压(B)由其他模块提供，因此增加Vgs会导致其他模块电压的增加，从而使flash IP功耗增加
2)第三MOS和第四MOS衬底(bulk端)接地，尺寸增加对管子导通的栅极gate电压(VB)影响的仿真结果如表1，VB随管子width增加而减小，当管子Width由5u增加四倍到20u，VB电压由1.18V减小到1.13V，变化很小,且电压值接近1.2V。表1是第三MOS和第四MOS衬底电位接地，尺寸增加对VB影响。
表1
由于管子阈值电压大，Vds电压小，增加尺寸对Vds影响小，导致设计面积增大。因此，实现在不增大面积的同时减小读出电路功耗的关键是减小管子的阈值电压。本发明通过提高第三MOS和第四MOS的衬底电位，减小其阈值电压，从而降低了读出电路的功耗。
附图说明
下面结合附图与具体实施方式对本发明作进一步详细的说明：
图1是现有电流比较读出电路结构示意图。
图2是现有数据锁存电路结构示意图。
图3是现有数据读出电路控制时序图
图4是本发明第一实施的结构示意图。
具体实施方式
以下通过特定的具体实施例说明本发明的实施方式，本领域技术人员可由本说明书所公开的内容充分地了解本发明的其他优点与技术效果。本发明还可以通过不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点加以应用，在没有背离发明总的设计思路下进行各种修饰或改变。需说明的是，在不冲突的情况下，以下实施例及实施例中的特征可以相互组合。
如图4所示，本发明提供用于嵌入式非易失性存储器的电流比较读电路第一实施例，包括：第一～第四MOS M1-M4、存储单元bitcell和恒流源CCS；第一MOS M1和第二MOS M2是PMOS，第三MOS M3和第四MOS M4是POMS
第一MOS M1和第二MOS M2的源极和衬底连接电源VDDL,第一MOS M1和第二MOS M2的第二连接端分别连接第三MOS M3和第四MOS M4的第二连接端，第三MOS M3源极连接存储单元bitcell，存储单元bitcell另一端连接地VSS，第四MOS M4源极连接恒流源CCS，恒流源CCS另一端连接地VSS，第三MOS M3和第四MOS M4的衬底连接地VSS，第一MOS M1和第二MOSM2的栅极作为该电流比较读电路的第一信号连接端A,第三MOS M3和第四MOS M4的栅极作为该电流比较读电路的第二信号连接端B。
在充电阶段precharge，第一MOS M1和第二MOS M2导通，第三MOS M3和第四MOS M4源极电压通过他模块镜像稳压为第一预设电压(根据需求设定)，第三MOS M3和第四MOS M4第二连接端电压是Vds电压与Vcl电压之和，Vds是第三MOS(M3)、第四MOS(M4)的漏极和源极间电压,Vcl是第一预设电压。
其中，存储单元bitcell包括第五MOS M5和第六MOS M6；第五MOS M5和第六MOS M6均为NMOS,第五MOS M5具有浮栅。
第五MOS M5漏极作为该存储单元bitcell第一连接端，第五MOS M5源极连接第六MOS M6第二连接端，第六MOS M6源极连接地VSS，第五MOS M5和第六MOS M6栅极悬空。
在256K eflash IP设计中，存在两个高低电源电压，分别是1.13V和0.72V，nm1管子衬底电位接低电源电压，尺寸增加对VB影响的仿真结果如表2。当管子Width由5u增加四倍到20u，VB电压由1.02V减小到0.95V。表2是第三MOS M3和第四MOS M4衬底电位接低电源电压，尺寸增加对VB影响。
表2
因此，在设计中合理利用高低电源电压可以减小，提供VB电压模块的电源电压采用高电压，读出电路的电源电压采用低电压，可以有效减小eflash IP的功耗。仿真结果表明：读出电路的电源电压是0.72V，32个读出电路的功耗约为153uA，与传统读出电路功耗相比，降低了35％。
以上通过具体实施方式和实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。
Claims (8)
1.一种电流比较读电路，用于嵌入式非易失性存储器，其特征在于，包括：第一～第四MOS(M1-M4)、存储单元(bitcell)和恒流源(CCS)；
第一MOS(M1)和第二MOS(M2)的第一连接端和第四连接端连接电源(VDDL),第一MOS(M1)和第二MOS(M2)的第二连接端分别连接第三MOS(M3)和第四MOS(M4)的第二连接端，第三MOS(M3)的第一连接端连接存储单元(bitcell)，存储单元(bitcell)另一端连接地(VSS)，第四MOS(M4)的第一连接端连接恒流源(CCS)，恒流源(CCS)另一端连接地(VSS)，第三MOS(M3)和第四MOS(M4)的第四连接端连接地(VSS)，第一MOS(M1)和第二MOS(M2)的第三连接端作为该电流比较读电路的第一信号连接端(A),第三MOS(M3)和第四MOS(M4)的第三连接端作为该电流比较读电路的第二信号连接端(B)。
2.如权利要求1所述的电流比较读电路，其特征在于：第一MOS(M1)和第二MOS(M2)是PMOS，第三MOS(M3)和第四MOS(M4)是NMOS。
3.如权利要求2所述的电流比较读电路，其特征在于：第一～第四MOS(M1-M4)的第一连接端是源极，第二连极端是漏极，第三连接端是栅极，第四连接端是衬底。
4.如权利要求3所述的电流比较读电路，其特征在于：充电阶段(precharge)，第一MOS(M1)和第二MOS(M2)导通，第三MOS(M3)和第四MOS(M4)的第一连接端电压通过他模块镜像稳压为第一预设电压，第三MOS(M3)和第四MOS(M4)的第二连接端电压是Vds电压与Vcl电压之和，Vds是第三MOS(M3)、第四MOS(M4)的漏极和源极间电压,Vcl是第一预设电压。
5.如权利要求1所述的电流比较读电路，其特征在于：存储单元(bitcell)包括第五MOS(M5)和第六MOS(M6)；
第五MOS(M5)第二连接端作为该存储单元(bitcell)的第一连接端，第五MOS(M5)的第一连接端连接第六MOS(M6)的第二连接端，第六MOS(M6)的第一连接端连接地(VSS)，第五MOS(M5)和第六MOS(M6)的第三连接端悬空。
6.如权利要求5所述的电流比较读电路，其特征在于：第五MOS(M5)和第六MOS(M6)是NMOS。
7.如权利要求6所述的电流比较读电路，其特征在于：第五MOS(M5)具有浮栅。
8.如权利要求7所述的电流比较读电路，其特征在于：第五MOS(M5)和第六MOS(M6)的第一连接端是源极，第二连极端是漏极，第三连接端是栅极。
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