CN102522115A - 一种提高亚阈值sram存储单元工艺鲁棒性的电路 - Google Patents

Abstract

本发明公开一种提高亚阈值SRAM存储单元工艺鲁棒性的电路，该电路作为亚阈值SRAM存储单元的辅助电路，将该电路的输出连接到亚阈值SRAM存储单元内PMOS管及自身电路中PMOS管的衬底。该电路包括SRAM存储单元内PMOS管阈值电压检测电路及差分输入单端输出放大器，通过检测工艺波动引起的PMOS管与NMOS管阈值电压波动，自适应改变亚阈值SRAM存储单元内PMOS管及自身电路中PMOS管的衬底电压进而调节其阈值电压，使得PMOS的阈值电压与NMOS的阈值电压相匹配。提高了亚阈值SRAM存储单元的噪声容限，有效地提高了亚阈值SRAM存储单元的工艺鲁棒性。

Description

一种提高亚阈值SRAM存储单元工艺鲁棒性的电路

技术领域

本发明涉及一种提高亚阈值SRAM(静态随机存储器)存储单元工艺鲁棒性的电路，属于集成电路设计技术领域。

背景技术

亚阈值设计因其超低能耗的特性而逐渐被广泛应用。然而，随着系统电源电压进入亚阈值区域，存储单元内MOS管阈值电压受工艺波动影响更为显著。针对于SRAM等存储电路而言，工艺波动导致存储单元的性能降低甚至出现错误。这对整个系统的稳定性设计提出新的挑战。因此，采取工艺波动补偿措施提高SRAM存储单元的稳定性成为必须。

亚阈值区域，MOS管阈值电压与驱动能力指数关系，因此改变亚阈值MOS管的阈值电压可有效的改变MOS管的驱动能力。改变MOS管衬底电压是改变MOS管阈值电压最有效的方式之一。然而，受限于单阱工艺下NMOS管的衬底电压为电源地，因此，改变PMOS衬底电压成为实现该方法的有效路径之一。

发明内容

发明目的：本发明的目的是为了解决亚阈值区域MOS的阈值电压受工艺波动影响导致SRAM存储单元的性能降低甚至出现功能失效的问题，提供一种提高亚阈值SRAM存储单元工艺鲁棒性的电路，本电路通过检测工艺波动引起的PMOS管与NMOS管阈值电压波动，改变亚阈值存储单元中PMOS管的衬底电压而调节其阈值电压，使得亚阈值存储单元内PMOS的阈值电压与NMOS的阈值电压相匹配，提高了存储单元的噪声容限，有效地提高了亚阈值SRAM存储单元的工艺鲁棒性。

技术方案：一种提高亚阈值SRAM存储单元工艺鲁棒性的电路，该电路作为亚阈值SRAM存储单元的辅助电路，将该电路的输出(V_bp)连接到亚阈值SRAM存储单元中PMOS管的衬底；该电路包括PMOS管阈值电压检测电路及差分输入单端输出放大器，其中：

所述PMOS管阈值电压检测电路包括第一PMOS管P1及第一NMOS管N1；所述第一PMOS管P1的源端连电源电压VDD，其漏端和栅端分别与第一NMOS管N1的漏端和栅端连接在一起；所述第一NMOS管N1的源端与衬底连接在一起并连接至电源地VSS；

所述差分输入单端输出放大器包括第二PMOS管P2、第三PMOS管P3、第四PMOS管P4、第二NMOS管N2、第三NMOS管N3、第四NMOS管N4和第五NMOS管N5；所述第二PMOS管P2的漏端和栅端连接并与第三PMOS管P3的栅端以及第二NMOS管N2的漏端连接在一起，第二PMOS管P2的源端和第三PMOS管P3的源端连接在一起并与电源电压VDD连接；所述第二NMOS管N2的栅端与第四NMOS管N4的栅端连接在一起并与外设偏置电压(V_bais)连接，第二NMOS管N2的源端与第三NMOS管N3的源端以及第四NMOS管N4的漏端连接在一起；所述第四NMOS管N4的源端连接至电源地VSS；第三NMOS管N3的栅端与PMOS管阈值电压检测电路中第一NMOS管N1的漏端和栅端连接在一起，第三NMOS管N3的漏端与第三PMOS管P3的漏端以及第四PMOS管P4的栅端和第五NMOS管N5的栅端连接在一起，第四PMOS管P4的源端连电源电压VDD，第五NMOS管N5的源端连接至电源地VSS；

第二NMOS管N2、第三NMOS管N3、第四NMOS管N4和第五NMOS管N5的衬底均连接至电源地VSS，第四PMOS管P4的漏端与第五NMOS管N5的漏端连接在一起且与第一PMOS管P1～第四PMOS管P4的衬底连接作为本辅助电路的输出端(V_bp)。

有益效果：与现有技术相比，本发明所提供的提高亚阈值SRAM存储单元工艺鲁棒性的电路，应用在单阱工艺下亚阈值区域超宽电源电压范围内，通过改变亚阈值SRAM存储单元内的PMOS管的衬底电压，改变PMOS管阈值电压使其在不同工艺下均与NMOS的阈值电压相匹配，提高亚阈值SRAM存储单元的噪声容限，有效地提高了亚阈值SRAM存储单元的工艺鲁棒性。该电路可工作在亚阈值区域超宽电源电压范围内(0.2V-0.7V)。

附图说明

图1是本发明实施例的电路图；

图2是本发明实施例与亚阈值SRAM六管存储单元连接在一起的电路结构图；

图3是本发明实施例中使用的差分输入单端输出放大器的增益图；

图4是本发明实施例中使用的差分输入单端输出放大器的相位图；

图5是亚阈值SRAM六管存储单元在电源电压为300mV时的读噪声容限500次蒙特卡洛分析；

图6是采用了本发明后的亚阈值SRAM六管存储单元在电源电压为300mV时的读操作噪声容限500次蒙特卡洛分析；

图7是亚阈值区域不同电源电压下亚阈值SRAM六管存储单元在采用及没有采用本发明电路时最坏工艺角下的写噪声容限比较；

图8是本发明在亚阈值SRAM中应用的一个实施例。

具体实施方式

下面结合附图和具体实施例，进一步阐明本发明，应理解这些实施例仅用于说明本发明而不用于限制本发明的范围，在阅读了本发明之后，本领域技术人员对本发明的各种等价形式的修改均落于本申请所附权利要求所限定的范围。

参看图1，提高亚阈值SRAM存储单元工艺鲁棒性的电路包含一个PMOS阈值电压检测电路和一个差分输入单端输出的放大器。同时，需要一个外设偏置电压(V_bias)。

PMOS管阈值电压检测电路包括第一PMOS管P1及第一NMOS管N1；第一PMOS管P1的源端连电源电压VDD，其漏端和栅端分别与第一NMOS管N1的漏端和栅端连接在一起；第一NMOS管N1的源端与衬底连接在一起并连接至电源地VSS；

差分输入单端输出放大器包括第二PMOS管P2、第三PMOS管P3、第四PMOS管P4、第二NMOS管N2、第三NMOS管N3、第四NMOS管N4和第五NMOS管N5；第二PMOS管P2的漏端和栅端连接并与第三PMOS管P3的栅端以及第二NMOS管N2的漏端连接在一起，第二PMOS管P2的源端和第三PMOS管P3的源端连接在一起并与电源电压VDD连接；第二NMOS管N2的栅端与第四NMOS管N4的栅端连接在一起并与外设偏置电压(V_bais)连接，第二NMOS管N2的源端与第三NMOS管N3的源端以及第四NMOS管N4的漏端连接在一起；第四NMOS管N4的源端连接至电源地VSS；第三NMOS管N3的栅端与PMOS管阈值电压检测电路中第一NMOS管N1的漏端和栅端连接在一起，第三NMOS管N3的漏端与第三PMOS管P3的漏端以及第四PMOS管P4的栅端和第五NMOS管N5的栅端连接在一起，第四PMOS管P4的源端连电源电压VDD，第五NMOS管N5的源端连接至电源地VSS；

第二NMOS管N2、第三NMOS管N3、第四NMOS管N4和第五NMOS管N5的衬底均连接至电源地VSS，第四PMOS管P4的漏端与第五NMOS管N5的漏端连接在一起且与第一PMOS管P1～第四PMOS管P4的衬底连接作为本辅助电路的输出端(V_bp)。

参看图2，该电路模型中，将亚阈值SRAM存储单元工艺鲁棒性提高电路的输出端与亚阈值SRAM六管存储单元中第五PMOS管P5、第六PMOS管P6的衬底连接在一起，用以验证本设计对亚阈值SRAM存储单元的工艺鲁棒性的提高。

本发明提高亚阈值SRAM存储单元工艺鲁棒性的工作原理如下：

PMOS管阈值电压检测电路

如图1中所示：第一PMOS管P1与第一NMOS管N1组成PMOS阈值电压检测电路。亚阈值MOS管驱动电流(I_sub)的表达式如下：

$I_{\mathrm{sub}}={\mathrm{\μC}}_{\mathrm{ox}}\left(\frac{W}{L}\right)(n-1){V_T}^2{e}^{\frac{V_{\mathrm{GS}}-V_{\mathrm{th}}}{{\mathrm{nV}}_T}}---\left(1\right)$

其中，μ分别为MOS的迁移率，

为MOS管的宽长比，n为亚阈值幅度系数，V_T为热电压kT/q，其值在室温下大约等于26mV，V_th为MOS管阈值电压。

N₁，P₁的电流分别为(i_D，N1，i_D，P1)：

$i_{D,N1}={\mathrm{\μ}}_n{C}_{\mathrm{ox}}{\left(\frac{W}{L}\right)}_{N1}(n-1){V_T}^2{e}^{\frac{V_A-V_{\mathrm{thn}}}{{\mathrm{nV}}_T}}---\left(2\right)$

$i_{D,P1}={\mathrm{\μ}}_p{C}_{\mathrm{ox}}{\left(\frac{W}{L}\right)}_{P1}(n-1){V_T}^2{e}^{\frac{\mathrm{VDD}-V_A-V_{\mathrm{thp}}}{{\mathrm{nV}}_T}}---\left(3\right)$

其中，μ_n、μ_p分别为NMOS、PMOS的迁移率，n为亚阈值幅度系数，V_T为热电压kT/q，VDD是电源电压，V_thn、V_thp分别为NMOS、PMOS的阈值电压(绝对值)。

由图中可知：i_D，N1＝i_D，P1，假设

此可得A点电平(V_A)：

$V_A=\frac{1}{2}(\mathrm{VDD}+V_{\mathrm{thn}}-V_{\mathrm{thp}}+{\mathrm{nV}}_T\ln \frac{u_p}{u_n})---\left(4\right)$

从公式(4)可知，V_A受电源电压VDD、V_thn、V_thp、u_n、u_p的影响。在某一电源电压下，VDD不变。出现工艺波动时，u_n、u_p对V_A的影响远小于V_thn、V_thp，因此假设

为定值。由此可得，在某一电源电压下，V_A的电平与V_thn、V_thp存在一线性关系。

综上可得，设置V_A在亚阈值区域某电源电压下为一固定值，则V_thn与V_thp维持在一个固定的线性关系上。合理的设置PMOS与NMOS的宽长比即可实现在出现工艺波动时NMOS与PMOS的驱动能力均衡。

差分输入单端输出放大器

在本设计中，采用的差分放大器为两级放大器。第一级为差分输入单端输出的放大器，第二级主要为了增加本设计的驱动能力，同时使得放大器的输出摆幅为(0-VDD)。图3及图4分别显示的是亚阈值放大器在不同电源电压的增益及相位图。从图中可以看出，在不同的电源电压下，该放大器的增益均大于10db，且具有足够的相位裕度(＞50°)。假设该放大器在不同的电源电压下的增益为G，那么：

V_bp＝G(V_A-V_bias)(5)

其中，V_bp为本辅助电路的输出端，G为差分输入单端输出放大器的增益，V_A为PMOS阈值电压检测电路的输出，V_bias为外设偏置电压。

PMOS管阈值电压调节过程

$V_{\mathrm{th}}=V_{\mathrm{th}0}+\mathrm{\γ}(\sqrt{|-2{\mathrm{\φ}}_F+V_{\mathrm{SB}}|}-\sqrt{|-2{\mathrm{\φ}}_F|})---\left(6\right)$

其中，V_th为MOS管阈值电压，V_th0是衬底偏压为“0”时的阈值电压，V_SB为源体偏置，2φ_F为表面势。

当MOS管受工艺波动时，MOS管P1、N1的阈值电压发生波动使得V_A变化，差分输入单端输出放大器会将V_bias与V_A的差值放大，并通过输出端改变PMOS管P1衬底电压，使得PMOS管P1的阈值电压和NMOS管N1的阈值电压相匹配。放大器的增益为G。当受工艺波动影响导致V_A上升时，由公式(5)可知V_bp上升。由公式(6)知，PMOS的衬底电压上升导致V_thp上升。最终V_A下降，直至V_A＝V_bais。同理，当V_A因工艺波动而下降时，V_bp下降，进而V_thp下降，最终使得V_A上升，直至V_A＝V_bais。因此在不同的工艺波动情况下，V_A＝V_bais。进而，使得工艺波动的情况下NMOS与PMOS的阈值电压平衡。

综上所述，本设计可以根据工艺的变化自适应的调节PMOS的衬底电压。致使NMOS与PMOS的阈值电压平衡。通过改变偏置电压(V_bias)，该设计即可工作在亚阈值超宽电源电压区域内。

本设计提高亚阈值SRAM六管存储单元工艺鲁棒性

参见图3，将亚阈值SRAM六管存储单元的PMOS衬底接至放大器的输出端(V_bp)。设置V_bias即可实现提高亚阈值SRAM六管存储单元的工艺鲁棒性。

图5显示在电源电压为300mV时SRAM六管存储单元的500次蒙特卡洛仿真出的读噪声容限。图6显示在电源电压为300mV时采用了本设计后的六管存储单元的500次蒙特卡洛仿真出的读噪声容限。通过对比可以看出，本设计可以有效的提高亚阈值存储单元的工艺鲁棒性。

此外，本设计在亚阈值区域超宽工作电源电压内均可以提高SRAM存储单元的鲁棒性。为了适应亚阈值区域不同电源电压的需要，只需要改变V_bias的电压值即可。表一给出了在不同的电源电压下，亚阈值SRAM六管存储单元在没有采用和采用本设计后的读噪声容限比较结果。

表一

从表一中可以看出，加入补偿电路后，不同电源电压下的亚阈值存储单元最坏情况下的读噪声容限、读噪声容限的Mean及Std均得到很好的提升。

表二给出了不同的电源电压下，亚阈值SRAM六管存储单元在没有采用和采用本设计后的保持噪声容限的比较。

表二

图7中给出了加载此补偿电路后，最坏工艺角下写操作噪声容限与常规SRAM六管存储单元的情况比较。图中看出，加载此电路后的最坏工艺角下的写操作噪声容限较常规SRAM六管存储单元有稍许恶化。

值得注意的是，当将本设计应用于亚阈值SRAM中时，多个bitcell可共用一个本文设计。图8给出了本文设计在亚阈值SRAM中的一种应用方案。

综上所述，加载本文设计后，亚阈值SRAM六管存储单元的读噪声容限和保持噪声容限性能较常规SRAM六管存储单元在亚阈值不同电源电压均有大幅度提升。而写噪声容限仅有稍许恶化。

Claims (1)

1.一种提高亚阈值SRAM存储单元工艺鲁棒性的电路，其特征在于：该电路作为亚阈值SRAM存储单元的辅助电路，将该电路的输出(V_bp)连接到亚阈值SRAM存储单元中PMOS管的衬底；该电路包括PMOS管阈值电压检测电路及差分输入单端输出放大器，其中：

所述PMOS管阈值电压检测电路包括第一PMOS管P1及第一NMOS管N1；所述第一PMOS管P1的源端连电源电压VDD，其漏端和栅端分别与第一NMOS管N1的漏端和栅端连接在一起；所述第一NMOS管N1的源端与衬底连接在一起并连接至电源地VSS；

所述差分输入单端输出放大器包括第二PMOS管P2、第三PMOS管P3、第四PMOS管P4、第二NMOS管N2、第三NMOS管N3、第四NMOS管N4和第五NMOS管N5；所述第二PMOS管P2的漏端和栅端连接并与第三PMOS管P3的栅端以及第二NMOS管N2的漏端连接在一起，第二PMOS管P2的源端和第三PMOS管P3的源端连接在一起并与电源电压VDD连接；所述第二NMOS管N2的栅端与第四NMOS管N4的栅端连接在一起并与外设偏置电压(V_bais)连接，第二NMOS管N2的源端与第三NMOS管N3的源端以及第四NMOS管N4的漏端连接在一起；所述第四NMOS管N4的源端连接至电源地VSS；第三NMOS管N3的栅端与PMOS管阈值电压检测电路中第一NMOS管N1的漏端和栅端连接在一起，第三NMOS管N3的漏端与第三PMOS管P3的漏端以及第四PMOS管P4的栅端和第五NMOS管N5的栅端连接在一起，第四PMOS管P4的源端连电源电压VDD，第五NMOS管N5的源端连接至电源地VSS；

第二NMOS管N2、第三NMOS管N3、第四NMOS管N4和第五NMOS管N5的衬底均连接至电源地VSS，第四PMOS管P4的漏端与第五NMOS管N5的漏端连接在一起且与第一PMOS管P1～第四PMOS管P4的衬底连接作为本辅助电路的输出端(V_bp)。

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