CN110364193A - 静态随机存取存储单元、静态随机存取存储器及电子装置 - Google Patents

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CN110364193A CN201810322627.7A CN201810322627A CN110364193A CN 110364193 A CN110364193 A CN 110364193A CN 201810322627 A CN201810322627 A CN 201810322627A CN 110364193 A CN110364193 A CN 110364193A
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Abstract

本发明提供一种静态随机存取存储单元、静态随机存取存储器和电子装置，所述静态随机存取存储单元中，在相应的传输门和存储节点之间增加一个额外的反相器，以对输出端连接所述存储节点的反相器的输出进行再次反相，实现对输出波形的整形，从而改善存储节点处的电位，消除了在低工作电压下噪声对输出信号造成的不利影响，增大了静态随机存取存储单元的噪声容限，提高了静态随机存取存储单元的稳定性；本发明的静态随机存取存储器和电子装置，具有本发明的静态随机存取存储单元，性能得到提高。

Description

静态随机存取存储单元、静态随机存取存储器及电子装置
技术领域
本发明涉及集成电路制造技术领域，尤其涉及一种静态随机存取存储单元、静态随机存取存储器及电子装置。
背景技术
随着数字集成电路的不断发展，片上集成的存储器已经成为数字系统中重要的组成部分。SRAM(Static Random Access Memory，静态随机存取存储器)因其功耗低、速度高且不必配合内存刷新电路的优越性能而被广泛应用在高速存储系统、多媒体技术、蜂窝电话、图象处理、电子通信、语音处理合成等高新技术领域。高速低功耗的SRAM已经成为超大规模集成电路(VLSI)芯片的重要组成部分，朝着更快速度、更高集成度、更低功耗方向发展，但是随着CMOS(Complementary Metal Oxide Semiconductor)特征尺寸和工作电压的不断降低，如何提高SRAM单元电路的稳定性，仍具有很大的难度。
发明内容
本发明的目的在于提供一种静态随机存取存储单元、静态随机存取存储器及电子装置，能够使静态随机存取存储单元在低工作电压下具有良好抗噪声性能，有效提高稳定性。
为了实现上述目的，本发明提供一种静态随机存取存储单元，包括：
具有第一存储节点的第一反相器和具有第二存储节点的第二反相器，所述第一反相器的输出端和所述第二反相器的输入端相互连接，所述第一反相器的输入端和所述第二反相器的输出端相互连接；
第一传输门和/或第二传输门，所述第一传输门和/或第二传输门的控制端分别连接至相应的字线上，所述第一传输门和所述第二传输门的一端分别连接至相应的位线上；以及
第三反相器和/或第四反相器，所述第三反相器连接在所述第一传输门的另一端和所述第一存储节点之间，所述第四反相器连接在所述第二传输门的另一端和所述第二存储节点之间。
可选的，所述第一反相器包括第一上拉晶体管和第一下拉晶体管；所述第一上拉晶体管和第一下拉晶体管的栅极互相连接，作为所述第一反相器的输入端，并连接至所述第二存储节点；所述第一上拉晶体管的漏极和第一下拉晶体管的漏极相互连接，作为所述第一反相器的输出端，并连接至所述第一存储节点；所述第一上拉晶体管的源极连接所述第二反相器或连接第一电压，所述第一下拉晶体管的源极接地或者连接第二电压。
可选的，所述第一上拉晶体管为PMOS晶体管，所述第一下拉晶体管为NMOS晶体管。
可选的，所述第二反相器包括第二上拉晶体管和第二下拉晶体管；所述第二上拉晶体管和第二下拉晶体管的栅极互相连接，作为所述第二反相器的输入端，并连接至所述第一存储节点；所述第二上拉晶体管的漏极和第二下拉晶体管的漏极相互连接，作为所述第二反相器的输出端，并连接至所述第二存储节点；所述第二上拉晶体管的源极连接所述第一反相器或连接第一电压，所述第二下拉晶体管的源极接地或者连接第二电压。
可选的，所述第二上拉晶体管为PMOS晶体管，所述第二下拉晶体管为NMOS晶体管。
可选的，所述第三反相器包括第三上拉晶体管和第三下拉晶体管；所述第三上拉晶体管和第三下拉晶体管的栅极互相连接，作为所述第三反相器的输入端，并连接至所述第一存储节点；所述第三上拉晶体管的漏极和第三下拉晶体管的漏极相互连接，作为所述第三反相器的输出端，并连接至所述第一传输门的一端；所述第三上拉晶体管的源极连接第一电压或第三电压，所述第三下拉晶体管的源极接地或者连接第二电压。
可选的，所述第三上拉晶体管为PMOS晶体管，所述第三下拉晶体管为NMOS晶体管。
可选的，所述第四反相器包括第四上拉晶体管和第四下拉晶体管；所述第四上拉晶体管和第四下拉晶体管的栅极互相连接，作为所述第四反相器的输入端，并连接至所述第二存储节点；所述第四上拉晶体管的漏极和第四下拉晶体管的漏极相互连接，作为所述第四反相器的输出端，并连接至所述第二传输门的一端；所述第四上拉晶体管的源极连接第一电压或第三电压，所述第四下拉晶体管的源极接地或者连接第二电压。
可选的，所述第四上拉晶体管为PMOS晶体管，所述第四下拉晶体管为NMOS晶体管。
可选的，所述第一传输门包括第一传输晶体管，所述第二传输门包括第二传输晶体管，所述第一传输晶体管和所述第二传输晶体管分别为NMOS晶体管或PMOS晶体管。
可选的，所述第一传输门和所述第二传输门的晶体管具有比所述第一反相器和第二反相器的晶体管更低的阈值电压。
本发明还提供一种静态随机存取存储器，包括：字线、位线和连接所述字线和位线的存储阵列，所述存储阵列由多个权利要求1至11中任一项所述的静态随机存取存储单元组成。
本发明还提供一种电子装置，包括上述的静态随机存取存储器以及与所述静态随机存取存储器相连接的电子组件。
与现有技术相比，本发明的技术方案具有以下有益效果：
1、本发明的静态随机存取存储单元，在相应的传输门和存储节点之间增加一个额外的反相器，以对输出端连接所述存储节点的反相器的输出进行再次反相，实现对输出波形的整形，从而改善存储节点处的电位，消除了在低工作电压下噪声对输出信号造成的不利影响，增大了静态随机存取存储单元的噪声容限，提高了静态随机存取存储单元的稳定性。
2、本发明的静态随机存取存储器和电子装置，具有本发明的静态随机存取存储单元，性能得到提高。
附图说明
图1是一种六管SRAM单元的电路结构示意图；
图2是图1所示的受噪声影响的六管SRAM单元的等效电路结构示意图；
图3是本发明具体实施例的SRAM单元的电路结构示意图。
具体实施方式
SRAM是一种静态存取的存储器，其核心模块是由大量SRAM单元构成的存储单元阵列，SRAM单元的常用结构是如图1所示的六管结构，它由N1～N4四个NMOS晶体管和P1～P2两个PMOS晶体管构成，P1和N1组成第一个反相器，P1的栅极和N1的栅极相互连接作为第一反相器的输入端，P1的漏极和N1的漏极相互连接作为第一反相器的输出端，N1源极接地，P1和P2的源极相互连接，P2和N2组成第二个反相器，P2的栅极和N2的栅极相互连接，作为第二反相器的输入端，P2的漏极和N2的漏极相互连接第二反相器的输出端，N2源极接地，第二反相器的输出端连接到第一反相器的输入端，第一反相器的输出端连接到第二反相器的输入端，第一反相器的输出端上设有第一存储节点Q1，第二反相器的输出端上设有第二存储节点Q2，第一存储节点Q1还连接N3的源极，第二存储节点Q2连接N4的源极，N3、N4为传输门晶体管，N3、N4的栅极连接至字线WL，通过字线WL控制存储节点Q1、Q2与外部位线BL、BLB之间的导电路径的开启，两个反相器背靠背交叉耦合形成闭锁电路，其中存储节点Q1、Q2之一被拉向低电平，而另一存储结点被拉向高电平。该SRAM单元的工作过程如下：写操作开始前，使BL和BLB分别为“1”和“0”(假设写入“1”)；进入写操作后，字线WL由低转高，N3和N4导通，数据写入存储节点Q1和Q2；读操作开始前，位线BL和BLB被预充到高电平(通常为电源电位VDD)；当进入读操作后，字线WL的电平由低转高，N3和N4导通，假设当前存储节点Q1和Q2分别为“1”和“0”，则BLB通过N4和N2放电，位线BL和BLB之间出现压差，数据读出。
虽然上述的SRAM单元在中、高工作电压下稳定性较高，但随着工作电压VDD的不断降低，上述的SRAM单元中的高低电平之间的差距也会不断缩小，造成噪声容限下降，SRAM单元稳定性变差，例如，当上述的SRAM单元读操作开始时，位线BL和BLB首先被充电至电源电位VDD后，N3和N4导通，且并联在负载管上，很容易使SRAM单元受到噪声的干扰而翻转，此时等效电路如图2所示，图2中的VN为等效的噪声干扰的电压，假设此时存储数据为“1”。如果没有噪声干扰，且器件参数完全匹配，P2与N1管截止，N2与N4导通使得位线BLB放电。但由于放电过程中第二存储节点Q2的电位会上升，再加上噪声信号VN，会使得N1栅极电位一旦大于N1的阈值电压，就会造成N1导通。N1导通又会使第一存储节点Q1点电位下降，由于正反馈的作用，将会使SRAM单元电路发生错误的翻转。
基于此，本发明提供一种静态随机存取存储单元及存储装置，通过在传统静态随机存取存储单元中两个反相器的输出与传输管之间各加入一个反相器，对输出信号进行再次反相，从而完成了对输出信号的整形，消除了在低工作电压下，噪声对输出信号造成的不利影响。
为使本发明的目的、特征更明显易懂，下面结合附图对本发明的具体实施方式作进一步的说明，然而，本发明可以用不同的形式实现，不应只是局限在所述的实施例。
请参考图3，本发明提供一种静态随机存取存储单元包括：具有第一存储节点Q1的第一反相器11、具有第二存储节点Q2的第二反相器12、第三反相器13、第四反相器15、第一传输门以及第二传输门。第一反相器11的输出端和第二反相器12的输入端相互连接，第一存储节点Q1设置在第一反相器11的输出端上，第二存储节点Q2设置在第二反相器12的输出端上，第三反相器13连接在第一传输门和第一存储节点Q1之间，第四反相器14连接在第二传输门和第二存储节点Q2之间。具体地，第一反相器11的输入端、第二反相器12的输出端和第四反相器14的输入端连接第二存储节点Q2，第一反相器11的输出端、第二反相器12的输入端和第三反相器13的输入端连接第一存储节点Q1，第一反相器11和第二反相器12背靠背设置，第一传输门在字线WL的控制下控制第一存储节点Q1和位线BL之间的导通路径的开启或截止，第二传输门在字线WL的控制下第二存储节点Q2和位线BLB之间的导通路径的开启或截止，当下拉第一存储节点Q1和第二存储节点Q2中的一个存储节点至低电平时，则另一个存储节点被上拉至高电平。
本实施例中，第一反相器11包括第一上拉晶体管P1和第一下拉晶体管N1，第二反相器12包括第二上拉晶体管P2和第二下拉晶体管N2，第一上拉晶体管P1和第二上拉晶体管P2可以是PMOS晶体管，第一下拉晶体管N1和第二下拉晶体管N2可以是NMOS晶体管。其中，所述第一上拉晶体管P1的源极可以接第一电压(记为VDD)或接第二上拉晶体管P2的源极，所述第一下拉晶体管N1的源极接地或接第二电压(记为VSS)，所述第一上拉晶体管P1的栅极与所述第一下拉晶体管N1的栅极连接，构成第一反相器11的输入端，所述第一上拉晶体管P1的漏极与所述第一下拉晶体管N1的漏极连接，构成第一反相器11的输出端；所述第二上拉晶体管P2的源极接第一电压VDD或第一上拉晶体管P1的源极，所述第二下拉晶体管N2的源极接地或第二电压VSS，所述第二上拉晶体管P2的栅极与所述第二下拉晶体管N2的栅极连接，构成第二反相器12的输入端，所述第二上拉晶体管P2的漏极与第二下拉晶体管N2的漏极连接，构成第二反相器12的输出端。所述第一反相器11与所述第二反相器12交叉耦合，构成锁存器，用于存储数据，所述第一存储节点Q1和第二存储节点Q2中，当下拉任一存储节点至低电位时，另一存储节点被上拉至高电位，使所述第一存储节点Q1和所述第二存储节点Q2的电位互补。
本实施例中，第三反相器13包括第三上拉晶体管P3和第三下拉晶体管N5，第二反相器14包括第四上拉晶体管P4和第四下拉晶体管N6，第三上拉晶体管P3和第四上拉晶体管P4可以是PMOS晶体管，第三下拉晶体管N5和第四下拉晶体管N6可以是NMOS晶体管。其中，所述第三上拉晶体管P3的源极可以接第一电压(记为VDD)或第三电压(可以记为VCC或VH)或接第一上拉晶体管P1的源极，所述第三下拉晶体管N5的源极接地或接第二电压(记为VSS)，所述第三上拉晶体管P3的栅极与所述第三下拉晶体管N5的栅极连接，构成第三反相器13的输入端，连接第一存储节点Q1，所述第三上拉晶体管P3的漏极与所述第三下拉晶体管N5的漏极连接，构成第三反相器13的输出端，连接第一传输门的一端(即第一传输晶体管N3的源极)；所述第四上拉晶体管P4的源极接第一电压VDD或所述第三电压或第二上拉晶体管P2的源极，所述第四下拉晶体管N6的源极接地或第二电压VSS，所述第四上拉晶体管P2的栅极与所述第四下拉晶体管N6的栅极连接，构成第四反相器14的输入端，连接第二存储节点Q2，所述第四上拉晶体管P4的漏极与第四下拉晶体管N6的漏极连接，构成第四反相器14的输出端，连接第二传输门的一端(即第二传输晶体管N4的源极)。所述第三反相器13接收第一反相器11的输出，并将第一反相器11的输出再次反相，所述第四反相器14接收第二反相器12的输出，并将第二反相器12的输出再次反相。
本实施例中，所述第一传输门包括第一传输晶体管N3，所述第二传输门包括第二传输晶体管N4，所述第一传输晶体管N3和所述第二传输晶体管N4分别为NMOS晶体管。第一传输晶体管N3的栅极(即第一传输门的控制端)和第二传输晶体管N4的栅极(即第二传输门的控制端)均连接字线WL，第一传输晶体管N3的漏极连接位线BL，第二传输晶体管N4的漏极连接位线BLB，第一传输晶体管N3在字线WL的控制下导通或关断第一存储节点Q1与位线BL之间的数据传输路径，第二传输晶体管N4在字线WL的控制下导通或关断第二存储节点Q1与位线BLB之间的数据传输路径，所述第一传输晶体管N3和第二传输晶体管N4具有比第一至第四上拉晶体管P1～P4以及第一至第四下拉晶体管N1～N4更低的阈值电压，即第一传输门和第二传输门的晶体管具有比所述第一反相器11、第二反相器12的晶体管更低的阈值电压。
本实施例的SRAM单元是一种10管SRAM单元，在其工作时，位线BL与BLB采用的电平波形可以与图1所示的6管SRAM单元相反，第三反相器13对第一反相器11的输出进行再次反相，第四反相器14对第二反相器12的输出进行再次反相，通过合理设置第三反相器13和第四反相器14中晶体管尺寸的宽长比，可以使得第二存储节点Q2的电位(即第一反相器11的输出端的电位，VQ2)小于第一反相器11中第一下拉晶体管N1的开启电压(Vgsn1)与噪声干扰产生的电压(即图2中的VN)的差，即:VQ2<Vgsn1-VN，由此使得第一下拉晶体管N1保持截至，避免第一存储节点Q1处的电位下降，进而避免噪声干扰使SRAM单元电路发生错误翻转的问题。同时，第三反相器13和第四反相器14能够在低电源电压的条件下，实现第一反相器11和第二反相器12输出波形的整形，从而有效减小了噪声对SRAM单元读写操作的影响，增大了噪声容限。此外，由于当第三反相器13和第四反相器14连接的第三电压(VDD)的输入为0或1时，第三上拉晶体管P3和第三下拉晶体管N5中总是一个截止另一个导通，第四上拉晶体管P4和第四下拉晶体管N6中总是一个截止另一个导通，所以没有从第三电压(VDD)到地(GND)的直流通路，因此第三反相器13和第四反相器14的静态电流和功耗几乎为0，即第三反相器13和第四反相器14引入的额外静态功耗极小。
需要说明的是，上述实施例是在图1所示的6管SRAM单元电路的基础上添加了第三反相器13和第四反相器14，而在本发明的其他实施例中，SRAM单元可以仅仅只有一个传输门，该传输门和相依的存储节点之间添加有一个额外的反相器，或者，SRAM单元有多个传输门，但仅仅在一个传输门和相应的存储节点之间添加有一个额外的反相器，例如在第一传输门和第一存储节点Q1之间添加第三反相器13，或者，在第二传输门和第二存储节点Q2之间添加第四反相器14。在本实施例中，第一传输门和第二传输门均只有一个既能用于写操作又能用于读操作的传输晶体管，对应的SRAM单元为单端口的存储单元；而在本发明的其他实施例中，当存在另一对位线和另一条字线时，第一传输门还可以包括另一个第一传输晶体管，该第一传输晶体管的栅极连接所述另一条字线，一端连接所述另一对位线中的一条位线，一端连接第三反相器13的输出端，第二传输门还可以包括另一个第二传输晶体管，该第二传输晶体管的栅极连接所述另一条字线，一端连接所述另一对位线中的另一条位线，一端连接第四反相器14的输出端，第一传输晶体管N3和所述另一个第一传输晶体管可以分别用于SRAM单元的读取操作和写入操作，第二传输晶体管N4和所述另一个第二传输晶体管可以分别用于SRAM单元的读取操作和写入操作，此时对应的SRAM单元为双端口的存储单元，且当第一至第四反相器均分别包括一个上拉晶体管和一个下拉晶体管时，所述SRAM单元相当于在8管SRAM单元的电路结构基础上增加了两个额外的反相器。由此可见，本发明的技术方案可以适用于具有第一反相器、第二反相器以及至少一个传输门的任一SRAM单元电路的改进。
由上所述，本发明的SRAM单元，在第一存储节点(即第一反相器的输出端)和第一传输门之间加入第三反相器，以对第一反相器的输出进行再次反相，和/或，在第二存储节点(即第二反相器的输出端)和第二传输门之间加入第四反相器，以对第二反相器的输出进行再次反相，从而完成了对输出信号的整形，消除了在低工作电压下噪声对输出信号造成的不利影响，可以在低工作电压下，有效提高SRAM单元的稳定性，得到更强的抗噪声性能，能够适用于低电源电压的应用。
本发明还提供一种静态随机存取存储器(即SRAM存储器)，包括：至少一条字线、多条位线以及连接所述字线和位线的存储阵列，所述存储阵列主要由多个上述之一的静态随机存取存储单元组成，例如，所述存储阵列可以是4*4阵列，即有16个上述之一的静态随机存取存储单元。本发明的SRAM存储器具有与上述SRAM单元类似的优点，即稳定性高和更强的抗噪声性能，能够适用于低电源电压的应用。
本发明还提供一种电子装置，包括上述SRAM存储器以及与所述SRAM存储器相连的电子组件。其中，该电子组件可以为分立器件、集成电路等任何电子组件。
本实施例的电子装置，可以是手机、平板电脑、笔记本电脑、上网本、游戏机、电视机、VCD、DVD、导航仪、照相机、摄像机、录音笔、MP3、MP4、PSP、穿戴设备等任何电子产品或设备，也可为任何包括该SRAM存储器的中间产品，例如存储芯片、处理芯片等。
本发明实施例的电子装置，由于使用了上述的SRAM存储器，因而同样具有上述优点。
显然，本领域的技术人员可以对发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (13)

1.一种静态随机存取存储单元，其特征在于，包括：
具有第一存储节点的第一反相器和具有第二存储节点的第二反相器，所述第一反相器的输出端和所述第二反相器的输入端相互连接，所述第一反相器的输入端和所述第二反相器的输出端相互连接；
第一传输门和/或第二传输门，所述第一传输门和/或第二传输门的控制端分别连接至相应的字线上，所述第一传输门和所述第二传输门的一端分别连接至相应的位线上；以及
第三反相器和/或第四反相器，所述第三反相器连接在所述第一传输门的另一端和所述第一存储节点之间，所述第四反相器连接在所述第二传输门的另一端和所述第二存储节点之间。
2.如权利要求1所述的静态随机存取存储单元，其特征在于，所述第一反相器包括第一上拉晶体管和第一下拉晶体管；所述第一上拉晶体管和第一下拉晶体管的栅极互相连接，作为所述第一反相器的输入端，并连接至所述第二存储节点；所述第一上拉晶体管的漏极和第一下拉晶体管的漏极相互连接，作为所述第一反相器的输出端，并连接至所述第一存储节点；所述第一上拉晶体管的源极连接所述第二反相器或连接第一电压，所述第一下拉晶体管的源极接地或者连接第二电压。
3.如权利要求2所述的静态随机存取存储单元，其特征在于，所述第一上拉晶体管为PMOS晶体管，所述第一下拉晶体管为NMOS晶体管。
4.如权利要求1所述的静态随机存取存储单元，其特征在于，所述第二反相器包括第二上拉晶体管和第二下拉晶体管；所述第二上拉晶体管和第二下拉晶体管的栅极互相连接，作为所述第二反相器的输入端，并连接至所述第一存储节点；所述第二上拉晶体管的漏极和第二下拉晶体管的漏极相互连接，作为所述第二反相器的输出端，并连接至所述第二存储节点；所述第二上拉晶体管的源极连接所述第一反相器或连接第一电压，所述第二下拉晶体管的源极接地或者连接第二电压。
5.如权利要求4所述的静态随机存取存储单元，其特征在于，所述第二上拉晶体管为PMOS晶体管，所述第二下拉晶体管为NMOS晶体管。
6.如权利要求1所述的静态随机存取存储单元，其特征在于，所述第三反相器包括第三上拉晶体管和第三下拉晶体管；所述第三上拉晶体管和第三下拉晶体管的栅极互相连接，作为所述第三反相器的输入端，并连接至所述第一存储节点；所述第三上拉晶体管的漏极和第三下拉晶体管的漏极相互连接，作为所述第三反相器的输出端，并连接至所述第一传输门的一端；所述第三上拉晶体管的源极连接第一电压或第三电压，所述第三下拉晶体管的源极接地或者连接第二电压。
7.如权利要求6所述的静态随机存取存储单元，其特征在于，所述第三上拉晶体管为PMOS晶体管，所述第三下拉晶体管为NMOS晶体管。
8.如权利要求1所述的静态随机存取存储单元，其特征在于，所述第四反相器包括第四上拉晶体管和第四下拉晶体管；所述第四上拉晶体管和第四下拉晶体管的栅极互相连接，作为所述第四反相器的输入端，并连接至所述第二存储节点；所述第四上拉晶体管的漏极和第四下拉晶体管的漏极相互连接，作为所述第四反相器的输出端，并连接至所述第二传输门的一端；所述第四上拉晶体管的源极连接第一电压或第三电压，所述第四下拉晶体管的源极接地或者连接第二电压。
9.如权利要求8所述的静态随机存取存储单元，其特征在于，所述第四上拉晶体管为PMOS晶体管，所述第四下拉晶体管为NMOS晶体管。
10.如权利要求1所述的静态随机存取存储单元，其特征在于，所述第一传输门包括第一传输晶体管，所述第二传输门包括第二传输晶体管，所述第一传输晶体管和所述第二传输晶体管分别为NMOS晶体管或PMOS晶体管。
11.如权利要求1至10中任一项所述的静态随机存取存储单元，其特征在于，所述第一传输门和所述第二传输门的晶体管具有比所述第一反相器和第二反相器的晶体管更低的阈值电压。
12.一种静态随机存取存储器，包括：字线、位线以及连接所述字线和位线的存储阵列，所述存储阵列主要由多个权利要求1至11中任一项所述的静态随机存取存储单元组成。
13.一种电子装置，其特征在于，包括如权利要求12所述的静态随机存取存储器以及与所述静态随机存取存储器相连接的电子组件。
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