CN112837731A - 存算复用的静态存储单元 - Google Patents

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陈静
赵瑞勇
谢甜甜
王青
吕迎欢
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    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element

Abstract

本发明提供了一种存算复用的静态存储单元，输入信号配置可以选自于存储器配置和比较器配置中的任意一种。通过复用一部分晶体管，通过更小的电路面积做到了比较器和存储器的存算复用，提高了存算一体系统的数据处理能力。

Description

存算复用的静态存储单元
技术领域
本发明涉及集成电路设计领域，尤其涉及一种存算复用的静态存储单元。
背景技术
随着大数据时代的发展，人工智能已经成为一个非常重要的学科领域，神经网络专用芯片则是计算系统高效完成神经网络计算的重要硬件工具。传统计算架构采用计算和存储分离的冯诺依曼体系，在大数据趋势下，冯诺依曼体系结构中内存带宽和内存功耗已经开始主导计算带宽和能量。其中很大一部分功耗被花费在内存和计算单元的数据搬运上。以存储器为主导的存内计算，通过神经网络算法与存储硬件架构的结合，非常大程度的降低了数据搬运带来的巨大时间和功耗开销。因此，如何提高存算一体系统的数据处理能力，是现有技术需要解决的问题。
发明内容
本发明所要解决的技术问题是，提供一种存算复用的静态存储单元，能够提高存算一体系统的数据处理能力。
为了解决上述问题，本发明提供了一种存算复用的静态存储单元，包括：对顶设置的第一反相器和第二反相器，所述第一反相器包括第一N型晶体管和第二P型晶体管，所述第二反相器包括第二N型晶体管和第三P型晶体管；第一P型晶体管，与第二P型晶体管共源漏极对称设置；第四P型晶体管，与第三P型晶体管共源漏极对称设置；第五N型晶体管与第六N型晶体管，串联设置在第一N型晶体管与地之间；第四N型晶体管与第七N型晶体管，串联设置在第二N型晶体管与地之间；以上电路的输入信号配置选自于如下两种配置方式中的任意一种：存储器配置：所述第五N型晶体管、第六N型晶体管、第四N型晶体管以及第七N型晶体管的栅极接工作电压，所述第一P型晶体管与第二P型晶体管的栅极接互为反向电平的字线信号，第一反相器和第二反相器的输出端作为互为反向电平的位线读写信号端；比较器配置：所述第一P型晶体管、第四P型晶体管、第六N型晶体管以及第七N型晶体管的栅极接时钟信号，所述第五N型晶体管和第四N型晶体管的栅极作为比较器的正负输入端，所述第一反相器和第二反相器的输出端做为比较器的正反输出端。
本发明提出了一种存储和比较两用的电路，通过复用一部分晶体管，通过更小的电路面积做到了比较器和存储器的存算复用，提高了存算一体系统的数据处理能力。
附图说明
附图1所示是本发明一具体实施方式的电路图。
附图2所示是本发明一具体实施方式中将外部信号的配置方式为存储器配置的电路图。
附图3所示是本发明一具体实施方式中将外部信号的配置方式为比较器配置的电路图。
具体实施方式
下面结合附图对本发明提供的存算复用的静态存储单元的具体实施方式做详细说明。
附图1所示是本发明一具体实施方式的电路图，包括：对顶设置的第一反相器和第二反相器，所述第一反相器包括第一N型晶体管N1和第二P型晶体管P2，所述第二反相器包括第二N型晶体管N2和第三P型晶体管P3；第一P型晶体管P1与第二P型晶体管P2共源漏极对称设置；第四P型晶体管P4与第三P型晶体管P3共源漏极对称设置。上述P1至P4晶体管的漏极接工作电压。第五N型晶体管N5与第六N型晶体管N6串联设置在第一N型晶体管N1与地之间；第四N型晶体管N4与第七N型晶体管N7串联设置在第二N型晶体管与地之间。
以上电路采取不同的配置方式，可以在存储器和比较器之间相互切换。
附图2所示的外部信号配置方式为存储器配置。所述第五N型晶体管N5、第六N型晶体管N6、第四N型晶体管N4以及第七N型晶体管N7的栅极接工作电压，所述第一P型晶体管P1与第二P型晶体管P2的栅极接互为反向电平的字线信号WL和WLB，第一反相器和第二反相器的输出端Q和QB作为互为反向电平的位线读写信号端BL和BLB。其工作原理是第五N型晶体管N5、第六N型晶体管N6、第四N型晶体管N4以及第七N型晶体管N7的栅极电压接工作电压因此为持续高电平，此时N4、N5、N6、N7四个NMOS导通。而P1、P4的栅极电压作为字线控制信号WL和WLB，它们互为反向电平。当WL＝0，WLB＝1时，P1导通，P4关断，向单元内存入数据1；反之同理想单元内存入数据0。即电路图下部的四个晶体管保持持续导通的状态，而上部的结构构成一个静态存储单元。
附图3所示的外部信号配置方式为比较器配置：所述第一P型晶体管P1、第四P型晶体管P4、第六N型晶体管N6以及第七N型晶体管N7的栅极接时钟信号CLK，所述第五N型晶体管N5和第四N型晶体管N4的栅极作为比较器的正负输入端IN1和IN2，所述第一反相器和第二反相器的输出端做为比较器的正反输出端OUT1和OUT2。其工作原理是P1、P4、N6和N7作为复位管通过外部时钟信号对比较电压输出进行复位为高电平，当外部时钟为低电平时进行复位，高电平进行比较。输入的比较电压IN1和IN2施加在N4和N5的栅极。当输入电压IN1<IN2时，在时钟信号的高电平，P1和P4关断，由于N5和N4的栅极电压IN1<IN2，因此支路1的放电速度要大于支路2的放电速度，因此Q点更快到达反向器的置0电压，使得Q点数据锁存为0，QB点锁存为1。反之亦然。
上述技术方案中的存储和比较两用电路，通过复用第一N型晶体管N1和第二P型晶体管P2，第二N型晶体管N2和第三P型晶体管P3，在更小的电路面积做到了比较器和存储器的存算复用，提高了存算一体系统的数据处理能力
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (1)

1.一种存算复用的静态存储单元，其特征在于，包括：
对顶设置的第一反相器和第二反相器，所述第一反相器包括第一N型晶体管和第二P型晶体管，所述第二反相器包括第二N型晶体管和第三P型晶体管；
第一P型晶体管，与第二P型晶体管共源漏极对称设置；
第四P型晶体管，与第三P型晶体管共源漏极对称设置；
第五N型晶体管与第六N型晶体管，串联设置在第一N型晶体管与地之间；
第四N型晶体管与第七N型晶体管，串联设置在第二N型晶体管与地之间；以上电路的输入信号配置选自于如下两种配置方式中的任意一种：
存储器配置：所述第五N型晶体管、第六N型晶体管、第四N型晶体管以及第七N型晶体管的栅极接工作电压，所述第一P型晶体管与第二P型晶体管的栅极接互为反向电平的字线信号，第一反相器和第二反相器的输出端作为互为反向电平的位线读写信号端；
比较器配置：所述第一P型晶体管、第四P型晶体管、第六N型晶体管以及第七N型晶体管的栅极接时钟信号，所述第五N型晶体管和第四N型晶体管的栅极作为比较器的正负输入端，所述第一反相器和第二反相器的输出端做为比较器的正反输出端。
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