CN114024546B - 基于存算一体晶体管的布尔逻辑实现方法、单元及电路 - Google Patents

基于存算一体晶体管的布尔逻辑实现方法、单元及电路 Download PDF

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CN114024546B CN202210021493.1A CN202210021493A CN114024546B CN 114024546 B CN114024546 B CN 114024546B CN 202210021493 A CN202210021493 A CN 202210021493A CN 114024546 B CN114024546 B CN 114024546B
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Abstract

本发明公开了一种基于存算一体晶体管的布尔逻辑实现方法、单元及电路，该方法利用存算一体晶体管特性及其读写方式实现；其基本单元由拉电阻与阈值电压可受外界物理场调控的存算一体晶体管组成；所述基本单元中拉电阻与晶体管串联且晶体管栅极独立；所述基本单元可通过不同的电压配置方式及简单的单元级联与组合在存储数据的基础上实现十六种布尔逻辑运算。本发明可利用比传统的CMOS晶体管更少的晶体管数量实现多种逻辑运算，极大优化了电路设计面积并有效解决了存储单元与数据单元之间因数据搬运带来的功耗和时延问题。

Description

基于存算一体晶体管的布尔逻辑实现方法、单元及电路
技术领域
本发明属于半导体与集成电路技术领域，尤其涉及一种基于存算一体晶体管的布尔逻辑实现方法、单元及电路。
背景技术
在基于冯·诺依曼架构的传统计算系统中由于计算单元和存储单元物理分立，导致数据需要在两者之间频繁调动，造成了系统功耗和速度的严重损耗。存储器的性能提升远远落后于CPU的性能，且二者的性能差距不断拉大，这限制了高速低功耗处理器的发展。同时，高访存、高并行的人工智能和类脑计算等应用也在加速驱动存内计算的发展。
存算一体晶体管具有高速、低功耗、高集成密度和非破坏性读出等优点，同时，该类器件通过调整栅极材料的极化可实现对数据的非易失性存储，有助于加速实现存内计算应用。因此，利用存算一体晶体管实现数据存储与运算对于实现新型计算架构、改善计算速度与能效、提高电路集成密度具有重要作用。
发明内容
本发明的目的在于针对现有技术中冯·诺依曼架构存算分离的不足，提供一种基于存算一体晶体管的布尔逻辑实现方法、单元及电路。本发明利用非易失存算一体晶体管实现布尔逻辑存内计算，减少电路所用面积和数据搬运功耗。
本发明的目的是通过如下技术方案予以实现的：一种基于存算一体晶体管的存内计算基本单元，由存算一体晶体管和拉电阻组成；拉电阻与存算一体晶体管串联且存算一体晶体管栅极独立；存算一体晶体管的阈值电压V t ，代表输入A；存算一体晶体管的栅极电压V in ，代表输入B；A和B为串行输入；拉电阻一端连接存算一体晶体管的漏极，且漏极电压作为输出V out ，拉电阻的另一端为端口T1，存算一体晶体管的源极为端口T2。
进一步地，存算一体晶体管的栅极电压V in 与阈值电压V t 满足如下关系：
V t+>V in+ >V t0>V in- >V t-
其中，栅极电压V in 在V in+ 、V in- 之间调制，阈值电压V t 在V t+、V t0、V t-之间调制。
进一步地，所述存算一体晶体管为铁电基存算一体晶体管。
一种基于存算一体晶体管的布尔逻辑实现方法，由单个上述基本单元实现1、0、A、B、
Figure 132372DEST_PATH_IMAGE002
、
Figure 71509DEST_PATH_IMAGE004
、AB、A+B、
Figure 489983DEST_PATH_IMAGE006
、
Figure 893283DEST_PATH_IMAGE008
十种布尔逻辑，通过存算一体晶体管的阈值变化调制A、B的与或关系，基本单元两端口电压的配置方案决定是否带有非门功能。
进一步地，包括：
a）当T1端口接地，T2端口电压为V dd 时，存算一体晶体管的阈值电压为V t0，施加栅极电压为V in+ >V t0时，输出为1；施加栅极电压为V in- <V t0时，输出为0；
b）当输出与B无关，存算一体晶体管的栅极电压为V in+ ，阈值电压为V t+ /V t- 时，实现A逻辑运算：阈值电压为V t+ >V in+ 时，A的逻辑值为0；阈值电压为V t- <V in+ 时，A的逻辑值为1；通过调整端口电压开启或关闭非门功能，实现
Figure 89909DEST_PATH_IMAGE002
逻辑运算；
c）当输出与A无关，存算一体晶体管的阈值电压为V t0，栅极电压为V in+ /V in- 时，实现B逻辑运算：栅极电压为V in+ >V t0 时，B的逻辑值为1；栅极电压为V in- <V t0 时，B的逻辑值为0；通过调整端口电压开启或关闭非门功能，实现
Figure 313080DEST_PATH_IMAGE004
逻辑运算；
d）当输出逻辑与A、B均相关，施加栅极电压为V in+ /V in- ，B的逻辑值为1/0时：
d1）当阈值电压为V t+ /V t0，A的逻辑值为0/1时，通过调整端口电压开启或关闭非门功能，实现
Figure 33780DEST_PATH_IMAGE006
、AB两种逻辑运算；
d2）当阈值电压为V t0/V t- ，A的逻辑值为0/1时，通过调整端口电压开启或关闭非门功能，实现
Figure 822744DEST_PATH_IMAGE008
、A+B两种逻辑运算。
进一步地，通过调整端口电压开启或关闭非门功能，具体为：当T1接地，T2电压为V dd 时，基本单元没有非门功能；当T1电压为V dd ，T2接地时，基本单元带有非门功能。
一种基于存算一体晶体管的存内计算逻辑电路，由两个上述基本单元级联，上级基本单元的输出与下级基本单元的栅极相连；
上级存算一体晶体管的阈值电压V t1为V t0，上级存算一体晶体管的栅极电压V in1为逻辑电路的输入B；下级存算一体晶体管的栅极电压V in2为上级基本单元的输出电压V out1；下级存算一体晶体管的阈值电压V t2为逻辑电路的输入A；下级基本单元的输出V out2为逻辑电路的输出；上级拉电阻非输出V out1的一端为端口T1，上级存算一体晶体管的源极为端口T2；下级拉电阻非输出V out2的一端为端口T3，下级存算一体晶体管的源极为端口T4。
一种基于存算一体晶体管的布尔逻辑实现方法，输出逻辑与A、B均相关，由上述逻辑电路实现
Figure 455851DEST_PATH_IMAGE010
、
Figure 166318DEST_PATH_IMAGE012
、
Figure 910283DEST_PATH_IMAGE014
、
Figure 496030DEST_PATH_IMAGE016
四种布尔逻辑，包括：
T1端口电压接V dd ，T2端口接地，上级存算一体晶体管的栅极电压V in1为V in+ /V in- ，此时上级基本单元具有非门功能，其输出V out1为
Figure 565617DEST_PATH_IMAGE004
；通过调制下级存算一体晶体管的阈值电压，实现
Figure 294539DEST_PATH_IMAGE014
、
Figure 107774DEST_PATH_IMAGE010
的逻辑运算；通过调整下级端口电压T3、T4的配置，决定是否对
Figure 543435DEST_PATH_IMAGE014
、
Figure 33191DEST_PATH_IMAGE010
逻辑运算进行非运算：
e）当T3端口接地，T4端口电压接V dd ，下级存算一体晶体管阈值电压V t2为V t+ /V t0时，实现
Figure 452671DEST_PATH_IMAGE014
的逻辑运算；
f）当T3端口接地，T4端口电压接V dd ，下级存算一体晶体管阈值电压V t2为V t0/V t- 时，实现
Figure 600755DEST_PATH_IMAGE010
的逻辑运算；
g）当T3端口接V dd ，T4端口电压接地，下级存算一体晶体管阈值电压V t2为V t+ /V t0时，实现
Figure 422081DEST_PATH_IMAGE012
的逻辑运算；
h）当T3端口接V dd ，T4端口电压接地，下级存算一体晶体管阈值电压V t2为V t0/V t- 时，实现
Figure 833470DEST_PATH_IMAGE016
的逻辑运算。
一种基于存算一体晶体管的存内计算逻辑电路，由三个上述基本单元组成，通过第一级存算一体晶体管的漏极与第二级基本单元的栅极相连，使第一级基本单元与第二级基本单元级联，通过第二级基本单元与第三级基本单元共用一个拉电阻，第二级存算一体晶体管的漏极与第三级存算一体晶体管的漏极相连，且第二级存算一体晶体管的源极与第三级存算一体晶体管的源极相连，使第二级基本单元与第三级基本单元并联；第一级铁电基存算一体晶体管的栅极、第三级铁电基存算一体晶体管的栅极为输入；第三级存算一体晶体管的漏极电压为所述存内计算逻辑电路的输出。
一种基于存算一体晶体管的布尔逻辑实现方法，由上述逻辑电路实现同或
Figure 225400DEST_PATH_IMAGE018
、异或
Figure 380438DEST_PATH_IMAGE020
两种逻辑运算，其中：
第一级存算一体晶体管的阈值电压为V t0/V t- ，逻辑值为0/1；第二级存算一体晶体管的阈值电压为V t0，第三级存算一体晶体管的阈值电压为V t+ /V t0，逻辑值为0/1；第一级基本单元实现或非逻辑运算；其中，第一级存算一体晶体管的阈值电压和第三级存算一体晶体管的阈值电压对应的逻辑值一致，用A表示；第一级存算一体晶体管的栅极电压和第三级存算一体晶体管的栅极电压对应的逻辑值一致，用B表示。
并联结构拉电阻连接的端口与第一级存算一体晶体管的源极接GND，且并联结构存算一体晶体管的源极与第一级拉电阻连接的端口接V dd 时，逻辑电路实现同或功能
Figure 853007DEST_PATH_IMAGE018
；并联结构存算一体晶体管的源极与第一级存算一体晶体管的源极接GND，且并联结构拉电阻连接的端口和第一级拉电阻连接的端口接V dd 时，逻辑电路实现异或功能
Figure 435298DEST_PATH_IMAGE020
。
本发明的有益效果是：本发明可在存算一体晶体管存储数据的基础上，利用较少的器件实现布尔逻辑运算，减少数据搬运和电路面积，有利于大幅提升计算速度和能效。
附图说明
图1为本发明存内计算基本单元的逻辑电路结构图；
图2为本发明通过基本单元级联组成的逻辑电路结构图；
图3为本发明通过级联和并联基本单元组成的同或电路结构图；
图4为本发明通过级联和并联基本单元组成的异或电路结构图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，所描述的实施案例仅仅是本发明中多个可能实施例中的一部分实施例，而不是全部的实施例，旨在提供对本发明的基本了解，并不旨在确认本发明的关键或决定性的要素或限定所要保护的范围。容易理解，根据本发明的技术方案，在不变更本发明的实质精神下，本领域的一般技术人员可以提出可相互替换的其他实现方式。因此，以下具体实施方式以及附图仅是对本发明的技术方案的示例性说明，而不应当视为本发明的全部或者是为对本发明技术方案的限定或限制。
本发明一种基于存算一体晶体管的布尔逻辑实现方法、单元及电路，由存算一体晶体管特性及其读写方式实现布尔逻辑运算功能。本发明基本单元由拉电阻与阈值电压可受外界物理场调控的存算一体晶体管组成；存算一体晶体管的阈值电压与栅极电压分别代表输入的A和B，且A和B为串行输入。所述基本单元中拉电阻与存算一体晶体管串联且晶体管栅极独立。所述基本单元可通过不同的结构和端口电压配置实现十六种基本布尔逻辑运算：单结构可以实现1、0、A、B、
Figure 829371DEST_PATH_IMAGE002
、
Figure 506208DEST_PATH_IMAGE004
、AB、A+B、
Figure 302126DEST_PATH_IMAGE006
、
Figure 789739DEST_PATH_IMAGE008
这十种基本布尔逻辑，存算一体晶体管的阈值变化可调制A、B的与或关系，基本单元两端电压的配置方案决定是否带有非门功能；通过两个单结构的级联可以实现四种逻辑运算，其级联方式为上一级的输出与下一级的栅极相连，该结构可以实现
Figure 467845DEST_PATH_IMAGE010
、
Figure 964686DEST_PATH_IMAGE012
、
Figure 365842DEST_PATH_IMAGE014
与
Figure 24357DEST_PATH_IMAGE016
四种逻辑运算功能；通过电路级联与组合可以实现同或
Figure 127442DEST_PATH_IMAGE018
、异或
Figure 959132DEST_PATH_IMAGE020
两种逻辑运算功能。
如图1所示，本发明一种基于存算一体晶体管的存内计算基本单元，由拉电阻与存算一体晶体管组成；存算一体晶体管的阈值电压V t 可受外界物理场调控，通过调节阈值电压输入来存储逻辑信息。拉电阻与晶体管串联，且晶体管栅极独立；其中，存算一体晶体管的漏极和拉电阻一端相连，漏极电压V out 作为基本单元逻辑运算的输出；拉电阻的另一端为端口T1，存算一体晶体管的源极连接另一个端口T2。本实施例采用铁电基存算一体晶体管。
铁电基存算一体晶体管阈值电压V t 代表输入A（V t 可在V t+、V t0、V t-之间转化）；栅极电压V in 代表输入B（V in 可在V in+ 、V in- 之间转化）。A和B为串行输入，晶体管阈值电压V t 变化可实现A、B之间的与或关系；本实施例首先调制铁电基存算一体晶体管的阈值电压实现数值A的输入，然后施加栅极电压实现B的输入。端口电压的不同配置方案可决定是否实现非门功能。
阈值电压V t 与栅极电压V in 满足如下关系：
V t+>V in+ >V t0>V in- >V t-
其中，栅极电压V in 在V in+ 、V in- 之间调制，阈值电压V t 在V t+、V t0、V t-之间调制；V t0为在施加编程或者擦除脉冲之前的阈值电压。当栅极电压V in 大于阈值电压V t 时，晶体管导通（逻辑输出为1）；当栅极电压V in 小于阈值电压V t 时，晶体管关断（逻辑输出为0）。
本发明一种基于单个存内计算基本单元的逻辑运算实现方法，通过上述存内计算基本单元的电压配置，根据表1，实现十种布尔逻辑，包括：1、0、A、B、
Figure 729642DEST_PATH_IMAGE002
、
Figure 73904DEST_PATH_IMAGE004
、AB、A+B、
Figure 398706DEST_PATH_IMAGE006
、
Figure 237349DEST_PATH_IMAGE008
。具体如下：
a）当T1端口接地，T2端口电压为电源电压V dd 时，铁电基存算一体晶体管的阈值电压为V t0，施加栅极电压为V in+ >V t0时，输出为1。施加栅极电压为V in- <V t0时，输出为0。
b）当输出与B无关，铁电基存算一体晶体管的栅极电压为V in+ ，阈值电压为V t+ /V t- 时，实现A逻辑运算：阈值电压为V t+ >V in+ 时，A的逻辑值为0；阈值电压为V t- <V in+ 时，A的逻辑值为1。通过调整端口电压开启或关闭非门功能，可实现
Figure 659103DEST_PATH_IMAGE002
逻辑运算。
c）当输出与A无关，铁电基存算一体晶体管的阈值电压为V t0，栅极电压为V in+ /V in- 时，实现B逻辑运算：栅极电压为V in+ >V t0 时，B的逻辑值为1；栅极电压为V in- <V t0 时，B的逻辑值为0。通过调整端口电压开启或关闭非门功能，可实现
Figure 925000DEST_PATH_IMAGE004
逻辑运算。
d）当输出逻辑与A、B均相关，施加栅极电压为V in+ /V in- ，B的逻辑值为1/0时：
d1）当阈值电压为V t+ /V t0，A的逻辑值为0/1时，通过调整端口电压开启或关闭非门功能，实现
Figure 753409DEST_PATH_IMAGE006
、AB两种逻辑运算；
d2）当阈值电压为V t0/V t- ，A的逻辑值为0/1时，通过调整端口电压开启或关闭非门功能，实现
Figure 864585DEST_PATH_IMAGE008
、A+B两种逻辑运算。
其中，通过调整端口电压开启或关闭非门功能，具体为：当T1接地，T2电压为V dd 时，基本单元没有非门功能；当T1电压为V dd ，T2接地时，基本单元带有非门功能。
表1：利用可调三端电压及阈值电压实现十种布尔逻辑的配置方案
Figure DEST_PATH_IMAGE022AAAA
以逻辑输出
Figure 468742DEST_PATH_IMAGE008
的实施方案为例，具体为：根据输入A的值，将铁电基存算一体晶体管的阈值电压V t 设置为V t0或V t-（逻辑值为0或1）。根据输入B的大小，在栅极施加电压V in+ 或V in- （逻辑值为1或0）。表2展示了A和B的逻辑函数卡诺图，可以推导出该逻辑输出为A+B。在此基础上，于端口T1施加电压V dd ，端口T2接地，可实现非门功能，逻辑输出为
Figure 702277DEST_PATH_IMAGE008
。
表2：A和B的逻辑函数卡诺图
Figure DEST_PATH_IMAGE024AAAA
如图2所示，本发明一种由两个存内计算基本单元级联组成的逻辑电路，可以实现更多的逻辑运算；上级基本单元的输出与下级基本单元的栅极相连。上级铁电基存算一体晶体管的阈值电压V t1为V t0，栅极电压V in1为输入B。下级铁电基存算一体晶体管的栅极电压V in2为上级基本单元的输出电压V out1；下级铁电基存算一体晶体管的阈值电压V t2为输入A，其漏极电压V out2作为逻辑运算的输出。上级拉电阻非输出V out1的一端为端口T1，上级铁电基存算一体晶体管的源极为端口T2；下级拉电阻非输出V out2的一端为端口T3，下级铁电基存算一体晶体管的源极为端口T4。
其中，上级基本单元的端口T1施加电压V dd ，且端口T2接地实现了非门功能。
本发明一种基于两个级联存内计算基本单元的布尔逻辑运算实现方法，输出逻辑与A、B均相关，根据表3，实现四种布尔逻辑；具体为：
T1端口电压接V dd ，T2端口接地，上级存算一体晶体管的栅极电压V in1为V in+ /V in- ，此时上级基本单元具有非门功能，其输出V out1为
Figure 158928DEST_PATH_IMAGE004
；通过调制下级存算一体晶体管的阈值电压，可实现
Figure 339374DEST_PATH_IMAGE014
、
Figure 470141DEST_PATH_IMAGE010
的逻辑运算；通过调整下级端口电压T3、T4的配置，决定是否对
Figure 327107DEST_PATH_IMAGE014
、
Figure 113798DEST_PATH_IMAGE010
逻辑运算进行非运算：
e）当T3端口接地，T4端口电压接V dd ，下级存算一体晶体管阈值电压V t2为V t+ /V t0时，可实现
Figure 97934DEST_PATH_IMAGE014
的逻辑运算。
f）当T3端口接地，T4端口电压接V dd ，下级存算一体晶体管阈值电压V t2为V t0/V t- 时，可实现
Figure 286470DEST_PATH_IMAGE010
的逻辑运算。
g）当T3端口接V dd ，T4端口电压接地，下级存算一体晶体管阈值电压V t2为V t+ /V t0时，可实现
Figure 861808DEST_PATH_IMAGE012
的逻辑运算。
h）当T3端口接V dd ，T4端口电压接地，下级存算一体晶体管阈值电压V t2为V t0/V t- 时，可实现
Figure 152106DEST_PATH_IMAGE016
的逻辑运算。
表3：通过基本单元级联实现四种布尔逻辑的配置方案
Figure DEST_PATH_IMAGE026AAAA
以逻辑输出
Figure 798988DEST_PATH_IMAGE014
实施方案为例，具体为：T1和T4端口分别施加电压V dd ，T2和T4端口接地GND，在上级铁电基存算一体晶体管的栅极V in1施加电压V in+ 或V in- ，其阈值电压V t1调制为V t0 时，上级基本单元输出V out1为
Figure 842030DEST_PATH_IMAGE004
，当下级基本单元阈值电压V t2调制为V t+或V t0时，实现了一个与门功能，其逻辑输出为
Figure 791532DEST_PATH_IMAGE014
。
如图3所示，本发明一种基于三个基本单元通过级联和并联组成的同或电路。通过第一级存算一体晶体管的漏极与第二级基本单元的栅极相连，使第一级基本单元与第二级基本单元级联，通过第二级基本单元与第三级基本单元共用一个拉电阻，第二级存算一体晶体管的漏极与第三级存算一体晶体管的漏极相连，且第二级存算一体晶体管的源极与第三级存算一体晶体管的源极相连，使第二级基本单元与第三级基本单元并联。第一级铁电基存算一体晶体管的栅极、第三级铁电基存算一体晶体管的栅极为输入；第三级存算一体晶体管的漏极电压为所述存内计算逻辑电路的输出。其中，第一级存算一体晶体管的阈值电压和第三级存算一体晶体管的阈值电压对应的逻辑值一致，用A表示；第一级存算一体晶体管的栅极电压和第三级存算一体晶体管的栅极电压对应的逻辑值一致，用B表示。
第一级基本单元的铁电基存算一体晶体管的栅极施加电压为V in+ 或V in- ，第一级阈值电压配置为V t0/V t-，逻辑门1为A+B。
当第一级基本单元的晶体管源极接地，第一级拉电阻连接的端口施加电压V dd 时，可实现或非逻辑运算
Figure 615131DEST_PATH_IMAGE008
，具体操作条件参见表1。
第一级基本单元的铁电基存算一体晶体管的输出电压为第二级基本单元的输入；第二级基本单元的铁电基存算一体晶体管阈值电压配置为V t0，实现了一个输入的传递功能，即逻辑门2为
Figure 426224DEST_PATH_IMAGE008
。
第三级基本单元的铁电基存算一体晶体管阈值电压配置为V t+/V t0，当第三级晶体管源极接V dd ，第三级拉电阻连接的端口电压接地，则逻辑门3实现与门逻辑运算AB。
第二级基本单元与第三级基本单元并联，并联结构可实现逻辑门2与逻辑门3的或门逻辑运算。
整体电路结构实现同或逻辑运算，逻辑表达式为：
Figure 589352DEST_PATH_IMAGE028
。
如图4所示，本发明一种基于三个基本单元通过级联和并联组成的异或电路，第一级基本单元与第二级基本单元级联，第二级基本单元与第三级基本单元并联。第一级铁电基存算一体晶体管的栅极、第三级铁电基存算一体晶体管的栅极为输入；第三级存算一体晶体管的漏极电压为所述存内计算逻辑电路的输出。第一级存算一体晶体管的阈值电压和第三级存算一体晶体管的阈值电压对应的逻辑值一致，用A表示；第一级存算一体晶体管的栅极电压和第三级存算一体晶体管的栅极电压对应的逻辑值一致，用B表示。
第一级基本单元的铁电基存算一体晶体管的栅极施加电压为V in+ 或V in- ，第一级阈值电压配置为V t0/V t-，逻辑门1为A+B。当第一级基本单元的晶体管源极接地，第一级拉电阻连接的端口施加电压V dd 时，可实现或非逻辑运算
Figure 709755DEST_PATH_IMAGE008
，具体操作条件参见表1。
第一级基本单元的铁电基存算一体晶体管的输出电压为第二级基本单元的输入；第二级基本单元的铁电基存算一体晶体管阈值电压配置为V t0，实现了一个输入的传递功能，即逻辑门2为
Figure 958333DEST_PATH_IMAGE008
。
第三级基本单元的铁电基存算一体晶体管阈值电压配置为V t+/V t0，逻辑门3实现与门逻辑运算
Figure 71652DEST_PATH_IMAGE030
。
第二级基本单元与第三级基本单元并联，并联结构的晶体管源极接地，拉电阻连接的端口电压为V dd 时，可实现逻辑门2与逻辑门3的或非逻辑运算。
整体电路结构实现异或逻辑运算，其逻辑表达式为：
Figure 151603DEST_PATH_IMAGE032
。
以上对本发明进行了详细的介绍。本发明相较于传统CMOS晶体管的逻辑电路结构，可以用更少的晶体管实现更多的逻辑运算；相较于目前的冯诺依曼计算架构，可以避免存储单元与运算单元之间数据搬运带来的时延和功耗，这对实现新型计算架构、改善计算速度与能效、提高电路集成密度具有重要作用。

Claims (8)

1.一种基于存算一体晶体管的存内计算逻辑电路，其特征在于，由三个基本单元组成；所述基本单元，由存算一体晶体管和拉电阻组成；其中，拉电阻与存算一体晶体管串联且存算一体晶体管栅极独立；拉电阻一端连接存算一体晶体管的漏极；
通过第一级存算一体晶体管的漏极与第二级基本单元的栅极相连，使第一级基本单元与第二级基本单元级联；通过第二级基本单元与第三级基本单元共用一个拉电阻，第二级存算一体晶体管的漏极与第三级存算一体晶体管的漏极相连，且第二级存算一体晶体管的源极与第三级存算一体晶体管的源极相连，使第二级基本单元与第三级基本单元并联；第一级存算一体晶体管的栅极、第三级存算一体晶体管的栅极为所述存内计算逻辑电路的输入；第三级存算一体晶体管的漏极电压为所述存内计算逻辑电路的输出；
第二级基本单元与第三级基本单元为并联结构；并联结构拉电阻连接的端口与第一级存算一体晶体管的源极接GND，并联结构存算一体晶体管的源极与第一级拉电阻连接的端口接V dd ；第一级存算一体晶体管的阈值电压为V t0/V t- ，逻辑值为0/1；第二级存算一体晶体管的阈值电压为V t0，第三级存算一体晶体管的阈值电压为V t+ /V t0，逻辑值为0/1；第一级基本单元实现或非逻辑运算；
所述存内计算逻辑电路实现同或
Figure DEST_PATH_IMAGE001
逻辑运算；其中，第一级存算一体晶体管的阈 值电压和第三级存算一体晶体管的阈值电压对应的逻辑值一致，用A表示；第一级存算一体 晶体管的栅极电压和第三级存算一体晶体管的栅极电压对应的逻辑值一致，用B表示。
2.一种基于存算一体晶体管的存内计算逻辑电路，其特征在于，由三个基本单元组成；所述基本单元，由存算一体晶体管和拉电阻组成；其中，拉电阻与存算一体晶体管串联且存算一体晶体管栅极独立；拉电阻一端连接存算一体晶体管的漏极；
通过第一级存算一体晶体管的漏极与第二级基本单元的栅极相连，使第一级基本单元与第二级基本单元级联；通过第二级基本单元与第三级基本单元共用一个拉电阻，第二级存算一体晶体管的漏极与第三级存算一体晶体管的漏极相连，且第二级存算一体晶体管的源极与第三级存算一体晶体管的源极相连，使第二级基本单元与第三级基本单元并联；第一级存算一体晶体管的栅极、第三级存算一体晶体管的栅极为所述存内计算逻辑电路的输入；第三级存算一体晶体管的漏极电压为所述存内计算逻辑电路的输出；
第二级基本单元与第三级基本单元为并联结构；并联结构存算一体晶体管的源极与第一级存算一体晶体管的源极接GND，并联结构拉电阻连接的端口和第一级拉电阻连接的端口接V dd ；第一级存算一体晶体管的阈值电压为V t0/V t- ，逻辑值为0/1；第二级存算一体晶体管的阈值电压为V t0，第三级存算一体晶体管的阈值电压为V t+ /V t0，逻辑值为0/1；第一级基本单元实现或非逻辑运算；
所述存内计算逻辑电路实现异或
Figure DEST_PATH_IMAGE002
逻辑运算；其中，第一级存算一体晶体管的阈 值电压和第三级存算一体晶体管的阈值电压对应的逻辑值一致，用A表示；第一级存算一体 晶体管的栅极电压和第三级存算一体晶体管的栅极电压对应的逻辑值一致，用B表示。
3.根据权利要求1或2所述存内计算逻辑电路，其特征在于，所述基本单元中，存算一体晶体管的阈值电压V t ，代表基本单元的输入A；存算一体晶体管的栅极电压V in ，代表基本单元的输入B；A和B为串行输入；存算一体晶体管的漏极电压为基本单元的输出V out ，拉电阻未连接存算一体晶体管的一端为端口T1，存算一体晶体管的源极为端口T2。
4.根据权利要求3所述存内计算逻辑电路，其特征在于，所述基本单元中，存算一体晶体管的栅极电压V in 与阈值电压V t 满足如下关系：
V t+>V in+ >V t0>V in- >V t-
其中，栅极电压V in 在V in+ 、V in- 之间调制，阈值电压V t 在V t+、V t0、V t-之间调制。
5.根据权利要求4所述存内计算逻辑电路，其特征在于，所述基本单元用于实现1、0、A、 B、
Figure DEST_PATH_IMAGE003
、
Figure DEST_PATH_IMAGE004
、AB、A+B、
Figure DEST_PATH_IMAGE005
、
Figure DEST_PATH_IMAGE006
十种布尔逻辑，通过存算一体晶体管的阈值变化调制A、B的与或 关系，基本单元两端口电压的配置方案决定是否带有非门功能。
6.根据权利要求5所述存内计算逻辑电路，其特征在于，所述基本单元的布尔逻辑实现方法，包括：
a）当T1端口接地，T2端口电压为V dd 时，存算一体晶体管的阈值电压为V t0，施加栅极电压为V in+ >V t0时，输出为1；施加栅极电压为V in- <V t0时，输出为0；
b）当输出与B无关，存算一体晶体管的栅极电压为V in+ ，阈值电压为V t+ /V t- 时，实现A逻辑 运算：阈值电压为V t+ >V in+ 时，A的逻辑值为0；阈值电压为V t- <V in+ 时，A的逻辑值为1；通过调 整端口电压开启或关闭非门功能，实现
Figure 84844DEST_PATH_IMAGE003
逻辑运算；
c）当输出与A无关，存算一体晶体管的阈值电压为V t0，栅极电压为V in+ /V in- 时，实现B逻 辑运算：栅极电压为V in+ >V t0 时，B的逻辑值为1；栅极电压为V in- <V t0 时，B的逻辑值为0；通过 调整端口电压开启或关闭非门功能，实现
Figure 51663DEST_PATH_IMAGE004
逻辑运算；
d）当输出逻辑与A、B均相关，施加栅极电压为V in+ /V in- ，B的逻辑值为1/0时：
d1）当阈值电压为V t+ /V t0，A的逻辑值为0/1时，通过调整端口电压开启或关闭非门功能， 实现
Figure 292151DEST_PATH_IMAGE005
、AB两种逻辑运算；
d2）当阈值电压为V t0/V t- ，A的逻辑值为0/1时，通过调整端口电压开启或关闭非门功能， 实现
Figure 711631DEST_PATH_IMAGE006
、A+B两种逻辑运算。
7.根据权利要求6所述存内计算逻辑电路，其特征在于，所述通过调整端口电压开启或关闭非门功能，具体为：当T1接地，T2电压为V dd 时，基本单元没有非门功能；当T1电压为V dd ，T2接地时，基本单元带有非门功能。
8.根据权利要求1或2任一项所述存内计算逻辑电路，其特征在于，所述存算一体晶体管为铁电基存算一体晶体管。
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