CN110390074B - 一种阻式存储器的计算系统 - Google Patents

一种阻式存储器的计算系统 Download PDF

Info

Publication number
CN110390074B
CN110390074B CN201910586215.9A CN201910586215A CN110390074B CN 110390074 B CN110390074 B CN 110390074B CN 201910586215 A CN201910586215 A CN 201910586215A CN 110390074 B CN110390074 B CN 110390074B
Authority
CN
China
Prior art keywords
input
bit cell
output
source electrode
transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201910586215.9A
Other languages
English (en)
Other versions
CN110390074A (zh
Inventor
赵毅
高世凡
陈冰
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Zhejiang University ZJU
Original Assignee
Zhejiang University ZJU
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Zhejiang University ZJU filed Critical Zhejiang University ZJU
Priority to CN201910586215.9A priority Critical patent/CN110390074B/zh
Publication of CN110390074A publication Critical patent/CN110390074A/zh
Application granted granted Critical
Publication of CN110390074B publication Critical patent/CN110390074B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F17/00—Digital computing or data processing equipment or methods, specially adapted for specific functions
    • G06F17/10—Complex mathematical operations
    • G06F17/16—Matrix or vector computation, e.g. matrix-matrix or matrix-vector multiplication, matrix factorization
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0038—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G11C2013/0088—Write with the simultaneous writing of a plurality of cells

Abstract

本发明公开了一种阻式存储器的计算系统。在神经网络及科学计算中，需要进行大量的矩阵运算，由此将会带来大量数据的搬运，以及对数据所进行的大量运算。这二者会消耗计算系统中有限的数据带宽(总线资源)以及计算资源。通过将存储器重构为计算模块，计算能力和数据带宽均会极大增加。本发明利用晶体管的栅控能力，以及存储器阻值本身调制电流大小的能力，实现了与和异或操作，以及模拟的乘法操作。这一重构能够极大地降低计算的成本，从而增强神经网络等天然具有并行性的任务的计算能力。由于与和异或能够构成完备的布尔逻辑，本发明还可以实现完备布尔逻辑。

Description

一种阻式存储器的计算系统
技术领域
本发明总体上属于电路领域，更具体地，涉及基于存储器的计算系统。
背景技术
在神经网络及科学计算中，需要进行大量的矩阵运算，由此将会带来大量数据的搬运，以及对数据所进行的大量运算。这二者会消耗计算系统中有限的数据带宽(总线资源)以及计算资源。由于数据的搬运会带来大量热的产生，在有限的芯片面积内，有限的散热量决定了数据搬运的上限，也就是所谓的存储墙(memory wall)。在大规模数据计算中，这一数据搬运的上限进一步决定了数据计算规模的上限。
针对计算资源和数据带宽资源这两个限制，人们提出了很多解决的办法。针对计算资源的限制，人们设计了图形显卡(GPU)，张量运算单元(TPU)等硬件来专门进行并行的浮点数运算，以充分利用计算本身在某一维度的并行特性。针对带宽资源的限制，人们将DRAM置于片上，进行近存运算，以充分降低数据的延迟。通过采用高带宽存储器(HBM)，可以增大从存储器提取数据并传输的带宽。
进一步地，人们也提出利用存储器本身进行计算的方式，称为存内计算。通过直接在存储器内实现运算，可以极大地增加计算资源和数据带宽资源，进而增大计算能力。
发明内容
本发明的目的在于针对现有技术的不足，提供一种阻式存储器的计算系统。
本发明的目的是通过以下技术方案实现的：一种阻式存储器的计算系统，包括：
一个多端输入，多端输出的交叉阵列(crossbar)；
所述输入的方向记为行，所述输出的方向记为列；
其中所述输入和输出的数目分别正比于所述交叉阵列的两个边长；
所述交叉阵列能由输入选中一个位元；
所述输出等于，不同的所述输入产生结果的函数映射甲；
其中单个输入所输出的结果是，所述输入与所述输入选中的所述位元信息的函数映射乙。
一种可选方案A：所述函数映射甲是加和运算；所述函数映射乙是按位与的逻辑运算。可采用如下结构：
所述位元是在所述输入和所述输出间的一个阻式存储器和晶体管的串联，其中输入和输出有两种连接模式，记为模式甲和模式乙。阻式存储器未和晶体管连接的一端记为位元的漏极，晶体管的源极记为位元的源极，晶体管的栅极记为位元的栅极。所述模式甲中，输入和位元的栅极相连，输出和位元的源极或者位元的漏极相连，与源极相连时，漏极加恒定电压/电流，与漏极相连时，源极加恒定电压/电流。所述模式乙中，输入和位元的源极相连，输出和位元的漏极相连，位元的栅极加恒定电压。
一种可选方案B：所述函数映射甲是加和运算；所述函数映射乙是按位的异或运算。可采用如下结构：
所述位元是在所述输入和所述输出间的两个阻式存储器的并联，每个阻式存储器具有和其串联的晶体管，其中输入和输出有两种连接模式，记为模式甲和模式乙。阻式存储器未和晶体管连接的一端记为位元的漏极，两个晶体管的源极分别记为位元的源极甲、源极乙，两个晶体管的栅极分别记为位元的栅极甲、栅极乙。所述模式甲中，输入和位元的栅极相连，栅极甲和栅极乙所加信号为互补关系，输出和位元的源极或者位元的漏极相连，与源极相连时，漏极加恒定电压/电流，与漏极相连时，源极加恒定电压/电流。所述模式乙中，输入和位元的源极相连，源极甲和源极乙所加信号为互补关系，输出和位元的漏极相连，位元的栅极加恒定电压。
一种可选方案C：所述函数映射甲是加和运算；所述函数映射乙是乘法运算。可采用如下结构：
所述位元是在所述输入和所述输出间的至少两个阻式存储器的并联，并联之后共同连接一个晶体管，可通过如下方式实现：多个并联阻式存储器通过后端工艺的多层金属层生长，共用一个晶体管。输入和输出有两种连接模式，记为模式甲和模式乙。阻式存储器未和晶体管连接的一端记为位元的漏极，晶体管的源极记为位元的源极，晶体管的栅极记为位元的栅极。所述模式甲中，输入和位元的栅极相连，输出和位元的源极或者位元的漏极相连，与源极相连时，漏极加恒定电压/电流，与漏极相连时，源极加恒定电压/电流。所述模式乙中，输入和位元的源极相连，输出和位元的漏极相连，位元的栅极加恒定电压。
进一步地，所述函数映射甲是加和运算；所述函数映射乙是按位与运算和按位异或运算的级联，通过级联实现完备的布尔逻辑。
进一步地，其多个位元在并联后和一个电阻串联进行限流。
本发明通过将存储器内部的数据直接用于计算，能够实现数字和模拟的计算过程，并实现大规模并行计算。
本领域的技术人员在阅读以下具体实施方式并看到附图时将会认识到附加的特征和和优势。
附图说明
图1为与逻辑对应的位元。
图2为异或逻辑对应的位元。
图3为求积操作对应的位元。
图4为限流电路和对应的除法器。
具体实施方式
在下面的具体实施方式中，参考形成本发明的一部分的附图，其中通过图解的方式示出可实施本发明的具体实施方式。应理解，在不脱离本发明的范围的情况下，可利用其它实施方式且可进行结构或逻辑的改变。例如，对于一个实施方式而示出或描述的特征可用于或结合其它实施方式以产生又一实施方式。其目的在于本发明包括这些修改和变化。使用特定的语言(其不应被解释为限制所附权利要求书的范围)描述实施方式。附图未按比例绘制且仅供说明之用。
在本实施方式中，分别对于图1，2，3阐述使用方法。
所述阻式存储器为磁随机存储器(STT-MRAM)的存储单元，磁隧穿结(MTJ)，其电阻状态包括高阻和低阻，分别对应反平行态GAP和平行态GP。
对于图1中的(A)，A线有两种状态，即高电压和低电压；B指磁隧穿结，有两种状态，低电阻态和高电阻态。只有当A线电压为高(对应晶体管开启)，且B电阻为低阻态时，才能在位元的源极和漏极测到大电流，以此可以区分计算结果。由此可见，A为高对应1，B为低阻对应1，源极和漏极的大电流对应1时，可构成与操作。应当认识到，这一逻辑定义可以做自洽的改变，下文亦同。在这一拓扑下，位元等价于磁随机存储器的位元。
对于图1中的(B)，晶体管保持开启，只有当A线电压为高，且B电阻为低阻态时，才能在位元的源极和漏极测到大电流，以此可以区分计算结果。由此可见，A为高对应1，B为低阻态对应1，源极和漏极的大电流对应1时，可构成与操作。真值表如下：
A B AND(A,B)
0 1 0
0 0 0
1 1 1
1 0 1
对于图2中的(A)，A和A’为互补端，即A为高电平时，A’为低电平，反之亦然。B和B’为互补端，即B为低电阻态时，B’为高阻态，反之亦然。只有当A为高电平，B为低阻态时，或者A为低电平，B为高阻态时，才能在位元的源极和漏极测到大电流。由此可见，A为高对应1，A’为高对应1，B为低阻态对应1，B’为低阻态对应1，源极和漏极的大电流对应1时，可构成异或操作。
对于图2中的(B)，晶体管保持开启。只有当A线电压为高，且B电阻为低阻态，或者A为低电平，B为高阻态时，才能在位元的源极和漏极间测到大电流，以此可以区分计算结果。由此可见，A为高对应1，A’为高对应1，B为低阻态对应1，B’为低阻态对应1，源极和漏极的大电流对应1时，可构成异或操作。真值表如下：
Figure BDA0002114670230000041
对于图3中的(A)，类似图1中(A)的结构。图中所述连接可以是直接连接，或者是使用多路复用器连接。通过调节并联的多个磁隧穿结的电阻，可以实现两个状态与多个状态的与操作，也就是{0，1}和实数的乘法。
对于图3中的(B)，类似图2中(B)的结构。图中所述连接可以是直接连接，或者是使用多路复用器连接。通过调节并联的多个磁隧穿结的电阻，可以实现多个状态和多个状态的与操作，也就是实数和实数的乘法。
对于图4所述的结构，假设电流源能稳定产生的最小电流为1微安，1T1R对的电阻为50欧，则差分放大器两端电压均小于50微伏，不利于电路工作。假设插入的电阻R2为500kΩ，则差分放大器两端电压为500毫伏，有利于电路工作。与此同时，系统整体的功耗也能维持在较小的水平。由于计算结果和电导成正比，输出的结果需要一个除法器来取倒数。

Claims (10)

1.一种阻式存储器的计算系统，其特征在于，所述系统包括：
一个多端输入，多端输出的交叉阵列；
所述输入的方向记为行，所述输出的方向记为列；
其中所述输入和输出的数目分别正比于所述交叉阵列的两个边长；
所述交叉阵列能由输入选中一个位元；
所述输出等于，不同的所述输入产生结果的函数映射甲；
其中单个输入所输出的结果是，所述输入与所述输入选中的所述位元信息的函数映射乙；
所述位元的输入和输出有两种连接模式，记为模式甲和模式乙；阻式存储器未和晶体管连接的一端记为位元的漏极，晶体管的源极记为位元的源极，晶体管的栅极记为位元的栅极；所述模式甲中，输入和位元的栅极相连，输出和位元的源极或者位元的漏极相连，与源极相连时，漏极加恒定电压/电流，与漏极相连时，源极加恒定电压/电流；所述模式乙中，输入和位元的源极相连，输出和位元的漏极相连，位元的栅极加恒定电压。
2.根据权利要求1所述的系统，
所述函数映射甲是加和运算；
所述函数映射乙是按位与的逻辑运算。
3.根据权利要求2所述的系统，
所述位元是在所述输入和所述输出间的一个阻式存储器和晶体管的串联。
4.根据权利要求1所述的系统，
所述函数映射甲是加和运算；
所述函数映射乙是按位的异或运算。
5.根据权利要求4所述的系统，
所述位元是在所述输入和所述输出间的两个阻式存储器的并联；所述模式甲中，栅极甲和栅极乙所加信号为互补关系；所述模式乙中，输入和位元的源极相连，源极甲和源极乙所加信号为互补关系。
6.根据权利要求1所述的系统，
所述函数映射甲是加和运算；
所述函数映射乙是乘法运算。
7.根据权利要求6所述的系统，
所述位元是在所述输入和所述输出间的至少两个阻式存储器的并联，并联之后共同连接一个晶体管。
8.根据权利要求7所述的系统，
其多个并联阻式存储器通过后端工艺的多层金属层生长，共用一个晶体管。
9.根据权利要求1所述的系统，
所述函数映射甲是加和运算；
所述函数映射乙是按位与运算和按位异或运算的级联，通过级联实现完备的布尔逻辑。
10.根据权利要求1所述的系统，其多个位元在并联后和一个电阻串联进行限流。
CN201910586215.9A 2019-07-01 2019-07-01 一种阻式存储器的计算系统 Active CN110390074B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201910586215.9A CN110390074B (zh) 2019-07-01 2019-07-01 一种阻式存储器的计算系统

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201910586215.9A CN110390074B (zh) 2019-07-01 2019-07-01 一种阻式存储器的计算系统

Publications (2)

Publication Number Publication Date
CN110390074A CN110390074A (zh) 2019-10-29
CN110390074B true CN110390074B (zh) 2021-04-20

Family

ID=68286053

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910586215.9A Active CN110390074B (zh) 2019-07-01 2019-07-01 一种阻式存储器的计算系统

Country Status (1)

Country Link
CN (1) CN110390074B (zh)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2021120136A1 (zh) * 2019-12-19 2021-06-24 浙江大学 存储计算阵列及模组、数据计算方法
CN111191776A (zh) * 2019-12-19 2020-05-22 浙江大学 存储计算阵列及模组、数据计算方法
CN113658627B (zh) * 2021-07-26 2024-03-29 安徽大学 一种能区分阻态交叉的10t4r单元电路
CN116504285A (zh) * 2022-01-18 2023-07-28 浙江力德仪器有限公司 计算系统与计算方法
CN115694817B (zh) * 2022-10-27 2023-07-14 亿铸科技(杭州)有限责任公司 一种提高存内计算芯片内部数据安全性的方法及装置

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7835173B2 (en) * 2008-10-31 2010-11-16 Micron Technology, Inc. Resistive memory
US8754671B2 (en) * 2011-07-29 2014-06-17 Crossbar, Inc. Field programmable gate array utilizing two-terminal non-volatile memory
CN106374912B (zh) * 2016-09-12 2018-12-07 华中科技大学 一种逻辑运算电路与操作方法
CN109829539A (zh) * 2017-11-23 2019-05-31 旺宏电子股份有限公司 类神经计算装置
CN109542392A (zh) * 2018-11-09 2019-03-29 复旦大学 基于忆阻器交叉阵列的低功耗加权求和电路

Also Published As

Publication number Publication date
CN110390074A (zh) 2019-10-29

Similar Documents

Publication Publication Date Title
CN110390074B (zh) 一种阻式存储器的计算系统
US10339202B2 (en) Resistive memory arrays for performing multiply-accumulate operations
US11568223B2 (en) Neural network circuit
US20180144240A1 (en) Semiconductor cell configured to perform logic operations
CN109766309B (zh) 自旋存算一体芯片
CN110008440B (zh) 一种基于模拟矩阵运算单元的卷积运算及其应用
US20180275964A1 (en) Apparatuses and methods for random number generation
US20210365646A1 (en) Analog vector-matrix multiplication circuit
CN107077877A (zh) 用于使用感测电路执行逻辑操作的设备及方法
CN111652363A (zh) 存算一体电路
CN107533858A (zh) 用于计算矩阵乘法的交叉杆阵列
CN110007895B (zh) 一种模拟乘法电路、模拟乘法方法及其应用
US10739186B2 (en) Bi-directional weight cell
CN110597484A (zh) 基于存内计算的多比特全加器、多比特全加运算控制方法
CN111798896B (zh) 一种基于磁随机存储器的支持通用计算的存内计算系统
US11309026B2 (en) Convolution operation method based on NOR flash array
He et al. Accelerating low bit-width deep convolution neural network in MRAM
CN114024546B (zh) 基于存算一体晶体管的布尔逻辑实现方法、单元及电路
CN108154225B (zh) 一种使用模拟计算的神经网络芯片
EP1612804A2 (en) Multi-bit magnetic random access memory element
TW202309737A (zh) 記憶體裝置、記憶體內計算裝置及方法
CN108154227B (zh) 一种使用模拟计算的神经网络芯片
Rai et al. Perspectives on emerging computation-in-memory paradigms
WO2007094133A1 (ja) 強誘電体キャパシタを用いた演算処理回路および演算方法
CN116483773A (zh) 一种基于转置dram单元的存内计算电路和装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant