CN116504285A - 计算系统与计算方法 - Google Patents
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- 238000004364 calculation method Methods 0.000 title abstract description 19
- 230000015654 memory Effects 0.000 claims abstract description 83
- 238000000034 method Methods 0.000 claims abstract description 18
- 238000005070 sampling Methods 0.000 claims description 31
- 230000005284 excitation Effects 0.000 claims description 11
- 238000005259 measurement Methods 0.000 claims description 6
- 230000008859 change Effects 0.000 claims description 5
- 230000003068 static effect Effects 0.000 claims description 5
- 230000005641 tunneling Effects 0.000 claims description 5
- 238000013507 mapping Methods 0.000 claims description 4
- 230000002093 peripheral effect Effects 0.000 claims description 4
- 230000000295 complement effect Effects 0.000 abstract description 16
- 230000008878 coupling Effects 0.000 abstract description 5
- 238000010168 coupling process Methods 0.000 abstract description 5
- 238000005859 coupling reaction Methods 0.000 abstract description 5
- 238000013461 design Methods 0.000 abstract description 2
- 239000003990 capacitor Substances 0.000 description 5
- 238000012986 modification Methods 0.000 description 5
- 230000004048 modification Effects 0.000 description 5
- 238000013528 artificial neural network Methods 0.000 description 2
- 238000005265 energy consumption Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 239000011159 matrix material Substances 0.000 description 2
- 238000003491 array Methods 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 230000000750 progressive effect Effects 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000012549 training Methods 0.000 description 1
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/16—Storage of analogue signals in digital stores using an arrangement comprising analogue/digital [A/D] converters, digital memories and digital/analogue [D/A] converters
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
Abstract
本发明公开了一种计算系统以及一种使用该系统进行计算的方法。主要解决现有技术输入电路和阵列间的耦合，以及阵列存储器位元间的耦合问题。其实现方式是，构造存储器中和对应输入的字线其所相连的存储器位元中数据加和为常数，或者特殊地，构造互补的存储器位元。本发明实现了复杂模拟电路系统中的子系统解耦合，可以降低设计难度，提高系统的可靠性，易用性和效率，可应用于存算一体化的大规模模拟计算系统中。
Description
技术领域
本发明属于集成电路领域，更具体地，涉及集成电路计算芯片的体系架构和工作方式。
背景技术
随着物联网与云计算的发展，计算任务的复杂性与日俱增，给计算芯片带来更大的压力。其中，计算芯片的主要性能指标可以分为功耗和算力指标。无论是在物联网等供能受限的场景还是云计算等消耗大量能量的场景中，功耗指标都是十分关键的。因此，如何在提供给定算力的前提下，进一步降低芯片功耗，是计算芯片的重要研究方向。
计算芯片的功耗主要来自两部分操作，一是数据读写，二是数据计算。对于特定计算，如深度神经网络中涉及的推理和训练计算，会出现大量的数据读写操作。数据读写的目标存储器可以分为片上存储和片外存储。由于片上存储广泛采用静态随机存储器(SRAM)，其密度较低，因此其存储容量往往较小。当遇到大量数据读写操作时，就需要对片外存储进行访问。考察数据读写操作，对互连线周围寄生电容的充放电是其主要能耗来源。而片外存储通过较大间距的互连线和引脚进行数据访问，会产生相比片上存储大得多的能耗。针对这一现象，将数据尽可能地部署在片上存储中，并进一步降低对片上存储的数据访问是优化计算芯片能效的重要策略。
存算一体化架构就是其中的一个具体实现。这一架构通过构造基于忆阻器的高密度计算单元，可以将计算数据部分固化在计算单元内，从而减少了对于数据的访问操作。同时，由于采用模拟计算的方式，它对于存储数据有一定的鲁棒性，因而可以实现更大规模的片上存储。一种典型的计算方式是，在电导值为矩阵G的忆阻器阵列一侧通过数字-模拟转换器(DAC)输入电压向量V，通过测量正交的另一侧的输出电流向量I，既可以实现I＝GV的矩阵-向量乘法计算。其中，在神经网络推理的计算场景中，G对应网络权重，更新较少，V对应数据的特征图，更新较多。
在现有的存算一体化的实现中，当进行阵列规模的并行运算时，阵列的开启区域存在巨大的变化，同时内部存储节点高低阻态会存在巨大差异。因此，输入驱动级需要稳定驱动的负载阻值和电容可能存在极大的差异。这一问题对输入电路的设计和造成一定的压力。
此外，在同一个输入方向，对于不同的存储数据排布，像线阻之类的非理想因素也会造成不同的影响。这意味着改变某一存储器的数据可能会对相邻数据造成影响。
发明内容
本发明的目的在于解决上述问题，提出一种计算系统与计算方法。
本发明的目的是通过以下技术方案实现的：
第一方面，提供一种计算系统，
所述计算系统包含存储器阵列和外围电路；
所述存储器阵列包含相交的字线和位线；
所述字线相连的存储器位元中数据加和是常数；
所述外围电路包含信号输入级和信号采样级；
所述输入级连接到所述字线；
所述采样级连接到所述位线。
进一步地，
所述信号输入级为电流输入；
所述信号采样级为电流采样。
进一步地，
对所述字线相连的存储器位元按位置相邻进行两个一组的无交集组合；
每个所述组合内两个位元数据加和是常数。
进一步地，
所述存储器为数字存储器，即存储数据为1或者0；
所述组合内位元数据有两种情况，第1个为0，第2个为1，或者第一个为1，第二个为0。
进一步地，
所述数字存储器中包含磁隧穿结，其高阻状态存储数据1，低阻状态存储数据0，或者高阻状态存储数据0，低阻状态存储数据1。
进一步地，
所述组合内的两根位线输入到一个差分的采样级中。
进一步地，
所述存储器为模拟存储器，即存储数据为0到1之间的数据值，其中数据值定义为数据读取电路测量值的某一对应关系，所述对应关系定义如下：
所述数据读取电路包含电压激励电路和电流测量电路；
对某一存储数据，所述电压激励电路施加读电压时，所述电流测量电路测量的电流值记为X；
对存储数据1，所述电压激励电路施加读电压时，所述电流测量电路测量的电流值记为Y2；
对存储数据0，所述电压激励电路施加读电压时，所述电流测量电路测量的电流值记为Y1；
则所述数据读取电路测量值对应的存储数据为(X-Y1)/(Y2-Y1)；
所述组合内位元数据满足，第一个位元存储数据是x时，第二个位元存储数据为1-x，其中x是0到1之间的数据值。
进一步地，
所述组合内的两根位线输入到一个差分的采样级中。
进一步地，所述存储器包括磁阻存储器、阻变存储器、相变存储器、铁电存储器、静态随机存储器、动态随机存储器、浮栅存储器以及电荷捕获存储器中的一种或多种。
第二方面，提供一种如第一方面所述的计算系统的计算方法，包括：
步骤一，将所述采样级输入端电位设置为与所述输入级的零电位相同；
步骤二，在所述输入级施加激励信号；
步骤三，在所述采样级进行信号采样；
步骤四，按计算值和信号采样值的对应关系，将所述信号采样值映射到所述计算值；
其中先后顺序满足，步骤二先于步骤三，步骤一先于步骤三，步骤三先于步骤四。
进一步地，
在所述输入级施加的激励信号为电流信号；
在所述采样级进行的信号采样为电流采样。
本发明的有益效果是：通过本发明可以实现计算过程中输入级和阵列的解耦合，以及阵列单元之间的解耦合。
本领域的技术人员在阅读以下具体实施方式并看到附图时将会认识到附加的特征和和优势。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1示出了一种典型的存算一体化实现方式；
图2示出了一个2*3的模拟存储与计算系统；
图3示出了一个采用差分输出的2*4的模拟存储与计算系统；
图4示出了一种基于单管单阻式存储器的互补位元组合；
图5示出了一种共享晶体管的互补型阻式存储器结构；
图6示出了一种基于电荷存储器的互补位元组合；
图7示出了一种基于静态随机存储器的互补位元组合；
图8示出了一种基于动态随机存储器的互补位元组合。
具体实施方式
在下面的具体实施方式中，参考形成本发明的一部分的附图，其中通过图解的方式示出可实施本发明的具体实施方式。应理解，在不脱离本发明的范围的情况下，可利用其它实施方式且可进行结构或逻辑的改变。例如，对于一个实施方式而示出或描述的特征可用于或结合其它实施方式以产生又一实施方式。其目的在于本发明包括这些修改和变化。使用特定的语言(其不应被解释为限制所附权利要求书的范围)描述实施方式。附图未按比例绘制且仅供说明之用。
本发明要求实际解决的技术问题在于：如何克服存算一体化的并行计算中输入级对于不同任务负载变化，以及在一些情况下造成存储数据间耦合的问题。
参考图1所示，目前主流的存内计算方式为在电导值为矩阵G的忆阻器阵列一侧通过电压数字-模拟转换器(DAC)输入电压向量V，通过测量正交的另一侧的输出电流向量I，即可以实现I＝GV的矩阵-向量乘法计算。
在存算一体化的实现中，为增大每次计算操作的计算量，会同时开启多列。因此，输入级会需要驱动多个器件。在大规模阵列中，驱动数可以高达上千。同时，如果存储单元为模拟值，其高阻态和低阻态之间可能存在数百倍的差异。考察这两个因素，输入驱动的负载可能存在5个量级的差异，从而对于输入电路造成一定的压力。本发明通过在常数负载的限制下进行数据编码，能够实现输入电路和阵列的解耦合。参考图2所示，在这一实施例中，给出了一个输入宽度为2，输出宽度为3的计算系统。该系统包含用于输入的电流数字-模拟转换器201，202，用于输出的电流模拟-数字转换器241，242，243，字线151，152，位线261，262，263，以及存储器阵列220。存储器阵列中存储器位元的数据满足按输入方向求和为常数。具体地，对于输入字线152，其对应的存储器位元221，222，223的数据和为常数，对于输入字线151，其对应的存储器位元231，232，233的数据和为常数。
此外，在同一输入方向，不同存储器位元间数据也可能形成耦合，从而使得对某一器件写入会影响其他器件。这意味阵列无法进行随机写入。在电压输入的情况下，器件间可能会因为线阻等因素产生耦合。在电流输入的情况下，由于电流整体守恒，器件间天然存在着耦合。针对这一问题，本发明提出了一种互补型的数据存储模式，能够使得阵列中数据分布仅在局域发生改变，而具有全局的不变性。参考图3所示，在这一实施例中，给出了一个输入宽度为2，输出宽度为4的计算系统。该系统包含用于输入的电流数字-模拟转换器301，302，用于输出的电流模拟-数字转换器331，332，以及存储器阵列320。存储器阵列320中的存储器位元，按位置相邻的关系进行两个一组的无交集组合。具体地，对于输入互连线345，存储器位元311和312属于组合321，存储器位元313和314属于组合322，对于输入互连线346，存储器位元315和316属于组合323，存储器位元317和318属于组合324。组合321内的数据和记为A1，组合322内的数据和记为A2，组合323内的数据和记为A3，组合324内的数据和记为A4，满足关系A1＝A2＝A3＝A4。这一方式通过每个组合内位元的互补配置，利用组合内位元的差异实现数据编码。采样级采用差分输入，例如，电流模拟-数字转换器331的采样值为位线341上电流I1和位线342上电流I2之间的差值。
下述说明给出了符合本申请要求的存储器位元及其组合方式的部分实施例。
在至少一个实施例中，所述存储器可以使用单晶体管-单阻式存储器(1T-1R)的结构。磁阻存储器，相变存储器以及阻变存储器均属于这一范畴。如图4所示，存储器位元410和420中，分别使用存储媒介411和存储媒介412进行信息存储。411和412中存储的是互补的数值。例如，对于磁阻存储器，411和412均为磁隧穿结，且其状态有两种，411为反平行态的高阻同时412为平行态的低阻，或者412为反平行态的高阻同时411为平行态的低阻。对于阻变存储器和相变存储器等模拟存储器，存储媒介411的电导和412的电导间是广义的互补关系，也即加和为常数。进一步地，如图5所示，图4中作为选通结构用的晶体管也可以在同一分组的数据间共享，从而提高存储器密度。选通结构也可以通过二极管等方式实现。其中，输入级和互连线502相连，采样级互连线503，504相连。
在至少一个实施例中，所述存储器可以是铁电型存储器，浮栅型存储器或者电荷捕获型存储器。如图6所示，其中，输入级和互连线602相连，采样级和互连线603，604相连。存储媒介611的电导和621的电导间是广义的互补关系，也即加和为常数。例如，在浮栅存储器中，611是电荷擦除的状态，621是电荷注入的状态。更具体地，610的线性区开启电导和620的线性区开启电导被调节到互补的状态。例如，晶体管610的线性区电导为Gon；A，晶体管620的线性区电导为Gon；B，定义数据1的Gon；1为10uS，定义数据0的Gon；0为2uS，则Gon；A和Gon；B满足如下关系：
Gon；A+Gon；B＝Gon；1+Gon；0＝12uS。
在至少一个实施例中，所述存储器可以是静态随机存储器。如图7所示，其中，输入级和互连线702相连，采样级和互连线704，706相连。静态随机存储器由于使用锁存器作为信息存储媒介，其数据天然存在互补的两端。因此，在一个分组730内，可以使用同一个存储媒介731，将其互补的两端接到存储器位元710和720中。
在至少一个实施例中，所述存储器可以是动态随机存储器。如图8所示，其中，输入级和互连线802相连，采样级和互连线804，805相连。动态随机存储器使用电容作为信息存储媒介。本实施例使用电容的电位来控制晶体管的导通。例如，电容811被充到高电位，电容821处于低电位，或者相反的，电容821被充到高电位，电容811处于低电位。由此可以编码两种导通状态。
在至少一个实施例中，使用一个完成了数据配置，即存储状态如下的阵列。其电导值为G＝{Gij；A,Gij；B,i＝1,2,…,Q,j＝1,2,…,P}，对应Q*P的存储器分块，其中Gij；A和Gij；B中A与B表示一对互补的单元，下标i对应计算时的求和索引。从而二者满足
G A+G B＝Gon；1+Gon；0，
其中，Gon；1表示数据1的线性区电导，Gon；0表示数据0的线性区电导。
待计算数据Mij∈[M0，M1]，满足
Mij＝M0+eij*M1,其中eij∈[0,1]
Gij；A＝eij*Gon；0+(1-eij)*Gon；1
Gij；B＝(1-eij)*Gon；0+eij*Gon；1
由上述关系可以得到
Gij；A+Gij；B＝Gon；0+Gon；1
Gij；A-Gij；B＝(2eij-1)*Gon；0+(1-2eij)*Gon；1
＝1*(Gon；1-Gon；0)+2eij*(Gon；0-Gon；1)
＝D-2eij*D
其中，Gon；1-Gon；0记作D。
其计算方法如下，包括：
首先，将所述模拟-数字转换器采样级输入端的电位设置为与所述数字-模拟转换器输入级的零电位相同，可以是某一固定电压，比如GND；
继续地，在所述数字-模拟转换器输入级施加与输入待计算数据INi成正比的激励信号，电压Vi＝c*INi，c为比例系数。计算并存储ΣiINi，记为F；
继续地，在所述模拟-数字转换器采样级进行互补输入端之间的差分信号采样；
继续地，可以实现将所述信号采样值按如下的计算过程映射到所述计算值：
差分信号采样值
Ij＝ΣiVi*(Gij；A-Gij；B)
＝ΣiVi*[(Gon；1-Gon；0)+2eij*(Gon；0-Gon；1)]
＝DΣiVi+2D*ΣiVi*eij
＝D*c*F+2D*ΣiVi*eij
注意到需要计算的值OUTj＝ΣiINi*Mij，观察可得这一数值为
ΣiINi*Mij＝ΣiINi*(M0+eij*M1)
＝M0*ΣiINi+M1*ΣiINi*eij
＝M0*F+M1/c*ΣiVi*eij
＝M0*F+M1/c*(Ij-D*c*F)/(2D)
从而完成了采样所得到的物理值Ij与无量纲计算值OUTj间的映射。
本说明书中的各个实施例均采用递进的方式描述，各个实施例之间相同相似的部分互相参见即可，每个实施例重点说明的都是与其它实施例的不同之处。尤其，对于装置实施例而言，由于其基本相似于方法实施例，所以描述得比较简单，相关之处参见方法实施例的部分说明即可。
以上所述仅是本发明的优选实施方式，虽然本发明已以较佳实施例披露如上，然而并非用以限定本发明。任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案做出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何的简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。
Claims (11)
1.一种计算系统，其特征在于，
所述计算系统包含存储器阵列和外围电路；
所述存储器阵列包含相交的字线和位线；
所述字线相连的存储器位元中数据加和是常数；
所述外围电路包含信号输入级和信号采样级；
所述输入级连接到所述字线；
所述采样级连接到所述位线。
2.根据权利要求1所述的计算系统，特征在于，
所述信号输入级为电流输入；
所述信号采样级为电流采样。
3.根据权利要求1或2所述的计算系统，其特征在于，
对所述字线相连的存储器位元按位置相邻进行两个一组的无交集组合；
每个所述组合内两个位元数据加和是常数。
4.根据利要求3所述的计算系统，其特征在于，
所述存储器为数字存储器，即存储数据为1或者0；
所述组合内位元数据有两种情况，第1个为0，第2个为1，或者第一个为1，第二个为0。
5.根据权利要求4所述的计算系统，其特征在于，
所述数字存储器中包含磁隧穿结，其高阻状态存储数据1，低阻状态存储数据0，或者高阻状态存储数据0，低阻状态存储数据1。
6.根据权利要求5所述的计算系统，其特征在于，
所述组合内的两根位线输入到一个差分的采样级中。
7.根据权利要求3所述的计算系统，其特征在于，
所述存储器为模拟存储器，即存储数据为0到1之间的数据值，其中数据值定义为数据读取电路测量值的某一对应关系，所述对应关系定义如下：
所述数据读取电路包含电压激励电路和电流测量电路；
对某一存储数据，所述电压激励电路施加读电压时，所述电流测量电路测量的电流值记为X；
对存储数据1，所述电压激励电路施加读电压时，所述电流测量电路测量的电流值记为Y2；
对存储数据0，所述电压激励电路施加读电压时，所述电流测量电路测量的电流值记为Y1；
则所述数据读取电路测量值对应的存储数据为(X-Y1)/(Y2-Y1)；
所述组合内位元数据满足，第一个位元存储数据是x时，第二个位元存储数据为1-x，其中x是0到1之间的数据值。
8.根据权利要求3所述的计算系统，其特征在于，
所述组合内的两根位线输入到一个差分的采样级中。
9.根据权利要求1或2所述的计算系统，其特征在于，
所述存储器包括磁阻存储器、阻变存储器、相变存储器、铁电存储器、静态随机存储器、动态随机存储器、浮栅存储器以及电荷捕获存储器中的一种或多种。
10.一种权利要求1-9中任一项所述计算系统的计算方法，其特征在于，包括：
步骤一，将所述采样级输入端电位设置为与所述输入级的零电位相同；
步骤二，在所述输入级施加激励信号；
步骤三，在所述采样级进行信号采样；
步骤四，按计算值和信号采样值的对应关系，将所述信号采样值映射到所述计算值；
其中先后顺序满足，步骤二先于步骤三，步骤一先于步骤三，步骤三先于步骤四。
11.根据权利要求9所述的计算方法，其特征在于，
在所述输入级施加的激励信号为电流信号；
在所述采样级进行的信号采样为电流采样。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202210054486.1A CN116504285A (zh) | 2022-01-18 | 2022-01-18 | 计算系统与计算方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202210054486.1A CN116504285A (zh) | 2022-01-18 | 2022-01-18 | 计算系统与计算方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN116504285A true CN116504285A (zh) | 2023-07-28 |
Family
ID=87327157
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202210054486.1A Pending CN116504285A (zh) | 2022-01-18 | 2022-01-18 | 计算系统与计算方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN116504285A (zh) |
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-
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- 2022-01-18 CN CN202210054486.1A patent/CN116504285A/zh active Pending
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