CN116627889A - 计算存储系统及方法 - Google Patents
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Abstract
本发明公开了一种存储器结构及其对应的计算存储系统。主要解决现有技术中存储电路和模拟计算所需电路相互影响的问题。其实现方式是，在存储位元中加入独立的计算端口，从而实现存储器模拟计算和存储功能的解耦合。本发明实现了存储、数字、模拟混合信号电路系统中的子系统解耦合，可以降低设计难度，提高系统的可靠性，易用性和效率，可应用于存算一体化的大规模模拟计算系统中。
Description
技术领域
本发明属于集成电路领域，更具体地，涉及集成电路计算芯片的体系架构和工作方式。
背景技术
随着物联网与云计算的发展，计算任务的复杂性与日俱增，给计算芯片带来更大的压力。其中，计算芯片的主要性能指标可以分为功耗和算力指标。无论是在物联网等供能受限的场景还是云计算等消耗大量能量的场景中，功耗指标都是十分关键的。因此，如何在提供给定算力的前提下，进一步降低芯片功耗，是计算芯片的重要研究方向。
计算芯片的功耗主要来自两部分操作，一是数据读写，二是数据计算。对于特定计算，如深度神经网络中涉及的推理和训练计算，会出现大量的数据读写操作。数据读写的目标存储器可以分为片上存储和片外存储。由于片上存储广泛采用静态随机存储器(SRAM)，其密度较低，因此其存储容量往往较小。当遇到大量数据读写操作时，就需要对片外存储进行访问。考察数据读写操作，对互连线周围寄生电容的充放电是其主要能耗来源。而片外存储通过较大间距的互连线和引脚进行数据访问，会产生相比片上存储大得多的能耗。针对这一现象，将数据尽可能地部署在片上存储中，并进一步降低对片上存储的数据访问是优化计算芯片能效的重要策略。
存算一体化架构就是其中的一个具体实现。这一架构通过构造基于忆阻器的高密度计算单元，可以将计算数据部分固化在计算单元内，从而减少了对于数据的访问操作。同时，由于采用模拟计算的方式，它对于存储数据有一定的鲁棒性，因而可以实现更大规模的片上存储。一种典型的计算方式是，在电导值为矩阵G的忆阻器阵列一侧通过数字-模拟转换器(DAC)输入电压向量V，通过测量正交的另一侧的输出电流向量I，既可以实现I＝GV的矩阵-向量乘法计算。其中，在神经网络推理的计算场景中，G对应网络权重，更新较少，V对应数据的特征图，更新较多。
在现有的存算一体化芯片开发过程中，存储器电路需要和计算所需的数模混合电路联合设计，这使得设计过程的难度和不确定性大幅增加。由于可能存在的存储电路和计算电路的不匹配，原有的存储器电路存在需要重新设计的风险，从而提高了设计成本。同时，二者的联合设计也使得设计空间被压缩，无法实现各子系统的独立优化。
发明内容
本发明的目的在于解决上述问题，提出一种计算存储系统及方法。
本发明的目的是通过以下技术方案实现的：
第一方面，提供一种计算存储系统，
所述计算存储系统包含存储器阵列、外围存储电路和外围计算电路；
所述存储器阵列的存储位元包含两套独立的端口组合，记为端口组合M和端口组合C；
所述存储所需读写输入输出通过端口组合M进行，由所述外围存储电路完成；
所述计算所需输入输出通过端口组合C进行，由所述外围计算电路完成。
进一步地，
所述端口组合M包含位元选择端口，以及两个数据输入输出端口；
两个数据输入输出端口所对应的互连线相互平行。
进一步地，
所述端口组合C包含位元选择端口，以及两个数据输入输出端口；
两个数据输入输出端口所对应的互连线相互垂直。
进一步地，
所述端口组合M和端口组合C共享位元选择端口。
进一步地，
所述存储位元由两个晶体管A，B与一个阻式存储单元D组成；
其中所述晶体管A的源极，所述晶体管B的源极和所述阻式存储单元D的一端短接；
所述端口组合M由晶体管A的漏极、栅极和D的未短接端对应的端口组成；
所述端口组合C由晶体管B的漏极、栅极和D的未短接端对应的端口组成。
进一步地，
所述阻式存储单元为磁阻存储器、阻变存储器、相变存储器、铁电存储器中的一种或多种。
进一步地，
所述存储器端口组合结构兼容不同存储器技术。
进一步地，
所述存储器包括磁阻存储器、阻变存储器、相变存储器、铁电存储器、静态随机存储器、动态随机存储器、浮栅存储器以及电荷捕获存储器中的一种或多种。
第二方面，提供一种如第一方面所述的计算存储系统的计算方法，包括：
步骤一，选通端口组合C；
步骤二，将所述端口组合C中的输出端口电位设置为与所述端口组合C中的输入端口的零电位相同；
步骤三，在所述端口组合C中的输入端口施加激励信号；
步骤四，在所述端口组合C中的输出端口进行信号采样；
步骤五，按计算值和信号采样值的对应关系，将所述信号采样值映射到所述计算值；
其中先后顺序满足，先进行步骤一，步骤三先于步骤四，步骤二先于步骤四，步骤四先于步骤五。
进一步地，
在所述端口组合C中的输入端口施加的激励信号为电流信号；
在所述端口组合C中的输出端口进行的信号采样为电流采样。
进一步地，
所述采样信号为两列互补的存储器位元的差分信号。
本发明的有益效果是：通过本发明可以实现计算过程中存储操作对应端口和计算操作对应端口的解耦合，从而使得外围存储电路和外围计算电路可以独立设计。在这一形式下，原有的存储器电路可以得到最大程度的复用，并且存储和计算的子系统在设计过程中可以独立优化。
本领域的技术人员在阅读以下具体实施方式并看到附图时将会认识到附加的特征和和优势。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1示出了一种典型的存算一体化实现方式；
图2示出了一个2T1R的阻式存储器位元及其端口与连线；
图3示出了一个采用差分输出的2*4的模拟计算存储系统；
图4示出了一种基于2T1R的阻式存储器位元互补位元组合；
图5示出了一种基于静态随机存储器的互补位元组合；
图6示出了一种基于电荷存储器的互补位元组合；
图7示出了一种基于动态随机存储器的互补位元组合；
图8示出了一种共享位元选择端口的存储位元；
图9示出了另一种共享位元选择端口的存储位元。
具体实施方式
在下面的具体实施方式中，参考形成本发明的一部分的附图，其中通过图解的方式示出可实施本发明的具体实施方式。应理解，在不脱离本发明的范围的情况下，可利用其它实施方式且可进行结构或逻辑的改变。例如，对于一个实施方式而示出或描述的特征可用于或结合其它实施方式以产生又一实施方式。其目的在于本发明包括这些修改和变化。使用特定的语言(其不应被解释为限制所附权利要求书的范围)描述实施方式。附图未按比例绘制且仅供说明之用。
本发明要求实际解决的技术问题在于：如何克服存算一体化芯片设计过程中存储电路和计算电路高度耦合的问题。
参考图1所示，目前主流的存内计算方式为在电导值为矩阵G的忆阻器阵列一侧通过电压数字-模拟转换器(DAC)输入电压向量V，通过测量正交的另一侧的输出电流向量I，即可以实现I＝GV的矩阵-向量乘法计算。
在存算一体化芯片的开发过程中，出于可行性的考虑，通常采用现有的成熟存储器技术。通过进行针对性的改进，使其能够适应模拟计算的需求。同时，为了降低开发成本和技术风险，需要尽可能地复用原有的经过验证的存储器电路。在这一过程中，由于存储器电路和计算电路同样需要完整的输入输出端口，因此二者存在端口冲突等耦合。这一问题导致存储器电路的复用程度降低。
针对这一问题，本发明创造性地提出一种存储和计算端口分离的位元结构，能够实现对于原有存储电路最大程度的复用。以图2为例，原有的存储器结构为单晶体管与单阻式存储器(1T-1R)，对应图中的互连线212，213，晶体管201以及阻式存储器203。在这一原有结构中，出于数字电路中数据线集中化等考虑，输入输出所对应的互连线212和213传统上采用平行的方式，以使得数据输入输出及其对应读写模拟电路可以在同一位置。然而，这一结构和图1所示的计算所需的输入输出线垂直的排布相左。为克服这一问题并降低对于原存储电路的影响，本发明采用了2T1R的结构，即加入了互连线221，222以及晶体管202，从而使得计算电路接入一个独立的端口组合。具体地，互连线211，212，213构成端口组合M，在进行存储操作时通过将221置0以关闭晶体管202，从而达到与221和222的隔离；互连线221，222，213构成端口组合C，在进行计算操作时通过将211置0以关闭晶体管201，从而达到与211和212的隔离。通过使用这一方案，原有的存储端口得到了保留，从而可以在对传统存储电路修改较小的情况下实现存算一体化电路中所需的计算功能。
下述说明进一步给出了符合本申请要求的计算存储系统的部分实施例。
参考图3所示，在这一实施例中，给出了一个输入宽度为2，存储输出宽度为4，计算输出宽度为2的计算存储系统。该系统包含存储器阵列320、外围存储电路和外围计算电路。其中，用于输入的电流数字-模拟转换器301，302，用于输出的电流模拟-数字转换器331，332属于外围计算电路，读写电路341，342，343，344属于外围存储电流。该系统还包括一些控制电路，例如存储计算控制电路303，304，以及存储计算切换电路305。端口组合M由位元选通线355，356，以及数据输入输出端口361，362，363，364，365，366，367，368组成。在存储模式下，当对存储器位元311进行操作时，可以逐步进行如下操作，
步骤一，选通端口组合M中的355，关闭356；
步骤二，通过存储计算切换电路305，将361和362连接至读写电路341，施加激励信号进行数据读取或写入；
在计算过程中，采用两个互补列进行差分的方式采样。其中，以311和312为例，二者组成一个互补的存储单元。端口组合C由位元选通线351，353，以及输入输出端口352，354组成。在计算模式下，可以逐步进行如下操作，
步骤一，选通端口组合C中的351和353；
步骤二，通过存储计算切换电路305，将362，364接至电流模拟-数字转换器331，将366，368接至电流模拟-数字转换器332；
步骤三，将352的电位设置为与362，364，366，368的输入端口的零电位相同；
步骤四，在电流数字-模拟转换器301，302中施加激励信号；
步骤五，在电流模拟-数字转换器331，332进行信号采样；
步骤六，按计算值和信号采样值的对应关系，将所述信号采样值映射到所述计算值。
在至少一个实施例中，所述存储器可以基于单晶体管-单阻式存储器(1T-1R)的存储技术。磁阻存储器，相变存储器以及阻变存储器均属于这一范畴。图4示出了图2所述的单个存储位元的互补形式。
在至少一个实施例中，所述存储器可以是静态随机存储器。如图5所示，静态随机存储器由于使用锁存器作为信息存储媒介，其数据天然存在互补的两端。因此，在一个分组内，可以使用同一个存储媒介511，将其互补的两端接到存储器位元中。以左侧存储位元为例，互连线511，512，523构成端口组合M，在进行存储操作时通过将521置0达到与521和522的隔离；互连线521，522，523构成端口组合C，在进行计算操作时通过将511置0达到与511和512的隔离。
在至少一个实施例中，所述存储器可以是铁电型存储器，浮栅型存储器或者电荷捕获型存储器。如图6所示，存储位元601和存储位元602组成一对互补位元。在601内，互连线611，612，613，614构成端口组合M，在进行存储操作时通过将621置0达到与621和622的隔离；互连线621，622，613，614构成端口组合C，在进行计算操作时通过将611置0达到与611和612的隔离。其中，端口组合C中可选地包含614。具体地，通过以过擦除(overerase)等方式将存储媒介，例如631，置于常开的状态，端口组合C可以仅包含621，622与613。
在至少一个实施例中，所述存储器可以是动态随机存储器。如图7所示，存储位元701和存储位元702组成一对互补位元。在701内，互连线711，712，713构成端口组合M，在进行存储操作时通过将721置0达到与721和722的隔离；互连线721，722，713构成端口组合C，在进行计算操作时通过将711置0达到与711和712的隔离。动态随机存储器使用电容作为信息存储媒介。本实施例使用电容的电位来控制晶体管的导通。例如，电容731被充到高电位，电容732处于低电位，或者相反的，电容732被充到高电位，电容731处于低电位。由此可以编码两种导通状态。
在至少一个实施例中，所述端口组合M和端口组合C共享位元选择端口。如图8所示，由于实际操作中存储模式和计算模式不会同时触发，因此二者可以通过同一信号线进行互补的选通。其中可以NMOS用于存储操作选通，PMOS用于计算操作选通，或者PMOS用于存储操作选通，NMOS用于计算操作选通。当处于计算模式中，对于部分需要某一个存储位元既不进行存储操作，也不进行计算操作的存储单元，可以关闭对应信号线(SIG)813。当处于存储模式中，对于部分需要某一个存储位元既不进行存储操作，也不进行计算操作的存储单元，可以关闭对应源线(SL)811。进一步地，对于列选通可以关闭位线(BL)812。
在至少一个实施例中，所述端口组合M和端口组合C共享位元选择端口。如图9所示，由于实际操作中存储模式和计算模式不会同时触发，因此二者可以通过同一信号线上的多路复用器921进行选通。其中选通可使用NMOS或者PMOS。在计算模式下，将未使用的源线(SL)921关闭或者悬空。在存储模式下，将未使用的信号线(SIG)923关闭或者悬空。进一步地，对于列选通可以关闭位线(BL)922。
本说明书中的各个实施例均采用递进的方式描述，各个实施例之间相同相似的部分互相参见即可，每个实施例重点说明的都是与其它实施例的不同之处。尤其，对于装置实施例而言，由于其基本相似于方法实施例，所以描述得比较简单，相关之处参见方法实施例的部分说明即可。
以上所述仅是本发明的优选实施方式，虽然本发明已以较佳实施例披露如上，然而并非用以限定本发明。任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案做出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何的简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。
Claims (11)
1.一种计算存储系统，其特征在于，
所述计算存储系统包含存储器阵列、外围存储电路和外围计算电路；
所述存储器阵列的存储位元包含两套独立的端口组合，记为端口组合M和端口组合C；
所述存储所需读写输入输出通过端口组合M进行，由所述外围存储电路完成；
所述计算所需输入输出通过端口组合C进行，由所述外围计算电路完成。
2.根据权利要求1所述的计算存储系统，其特征在于，
所述端口组合M包含位元选择端口，以及两个数据输入输出端口；
两个数据输入输出端口所对应的互连线相互平行。
3.根据权利要求1所述的计算存储系统，其特征在于，
所述端口组合C包含位元选择端口，以及两个数据输入输出端口；
两个数据输入输出端口所对应的互连线相互垂直。
4.根据权利要求1所述的计算存储系统，其特征在于，
所述端口组合M和端口组合C共享位元选择端口。
5.根据利要求1所述的计算存储系统，其特征在于，
所述存储位元由两个晶体管A，B与一个阻式存储单元D组成；
其中所述晶体管A的源极，所述晶体管B的源极和所述阻式存储单元D的一端短接；
所述端口组合M由晶体管A的漏极、栅极和D的未短接端对应的端口组成；
所述端口组合C由晶体管B的漏极、栅极和D的未短接端对应的端口组成。
6.根据权利要求5所述的计算存储系统，其特征在于，
所述阻式存储单元为磁阻存储器、阻变存储器、相变存储器、铁电存储器中的一种或多种。
7.根据权利要求1所述的计算存储系统，其特征在于，
所述存储器端口组合结构兼容不同存储器技术。
8.根据权利要求1所述的计算存储系统，其特征在于，
所述存储器包括磁阻存储器、阻变存储器、相变存储器、铁电存储器、静态随机存储器、动态随机存储器、浮栅存储器以及电荷捕获存储器中的一种或多种。
9.一种权利要求1-8中任一项所述计算存储系统的计算方法，其特征在于，包括：
步骤一，选通端口组合C；
步骤二，将所述端口组合C中的输出端口电位设置为与所述端口组合C中的输入端口的零电位相同；
步骤三，在所述端口组合C中的输入端口施加激励信号；
步骤四，在所述端口组合C中的输出端口进行信号采样；
步骤五，按计算值和信号采样值的对应关系，将所述信号采样值映射到所述计算值；
其中先后顺序满足，先进行步骤一，步骤三先于步骤四，步骤二先于步骤四，步骤四先于步骤五。
10.根据权利要求9所述的计算方法，其特征在于，
在所述端口组合C中的输入端口施加的激励信号为电流信号；
在所述端口组合C中的输出端口进行的信号采样为电流采样。
11.根据权利要求9所述的计算方法，其特征在于，
所述采样信号为两列互补的存储器位元的差分信号。
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|---|---|---|---|---|
| CN117558320A (zh) * | 2024-01-09 | 2024-02-13 | 华中科技大学 | 一种基于忆阻交叉阵列的读写电路 |
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Cited By (2)
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|---|---|---|---|---|
| CN117558320A (zh) * | 2024-01-09 | 2024-02-13 | 华中科技大学 | 一种基于忆阻交叉阵列的读写电路 |
| CN117558320B (zh) * | 2024-01-09 | 2024-03-26 | 华中科技大学 | 一种基于忆阻交叉阵列的读写电路 |
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| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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