CN112951290A - 一种基于非易失性随机存储器的内存计算电路及装置 - Google Patents

Abstract

本发明提供一种基于非易失性随机存储器的内存计算电路及装置，可以在存储阵列中实现基础的布尔逻辑NOR，NAND和XOR。其次利用电路记录数据的特点，在一次操作循环中实现了多个数的高效加法操作。相比于传统的加法操作，即利用全加器的级联先实现2个数的加法，然后求得的和再和第三个数相加，以此实现多个二进制数的加法，该结构有效的降低了在内存中实现加法操作的时间和功耗。

Description

一种基于非易失性随机存储器的内存计算电路及装置

技术领域

本发明涉及半导体领域，更具体的，涉及一种基于非易失性随机存储器的内存计算电路及装置。

背景技术

随着自动驾驶、物联网等新兴应用的发展，对计算系统性能提出了一系列新的要求。目前的计算平台主要是基于冯诺依曼架构，即处理计算的逻辑单元与内存是分开的。在执行阶段，处理器根据指令通过总线从内存中获取数据，在完成计算后再将计算结果写回内存中。内存和处理器分离虽然提高了计算系统的计算能力，但是总线连接方式限制数据传输的带宽，同时也会产生较长的延时和巨大的功耗。因此，为解决上述问题，提出了存内计算(In-Memory Computing，缩写为IMC)平台，即在内存阵列中执行逻辑的硬件设计。IMC可以有效减少数据传输，实现更节能更高效的信息处理。

目前，构建内存计算平台的主要存储器为传统的CMOS存储器(SRAM静态随机存储器和DRAM动态随机存储器)和非易失性存储器。在基于CMOS存储器构建的内存计算平台中，通过同时激活多个存储单元，检测区分这些存储单元在位线上形成的电流或电压以实现相应的逻辑。然后，通过对这些逻辑进行迭代操作便可以实现更加复杂的算法运算。由于CMOS存储器的广泛应运，因此构建出的内存计算平台在研究初始阶段应用也相对广泛。然而，面积和功耗对于CMOS的存储器的影响日趋严重，以及CMOS工艺技术面临泄漏电流的严峻挑战，导致复杂的算法运算会消耗更多的功耗。而非易失性存储器(Non-volatile Memory，缩写为NVM)因其非易失性，低功耗，集成度高，以及与CMOS有良好兼容性等特点，有望成为下一代主流通用存储器。因此，越来越多的研究倾向于使用非易失性存储器构建内存计算平台。此外，由于非易失性存储器件的电阻性，使得非易失性存储器更适合构建内存计算平台。然而，目前基于非易失性存储器构建的内存计算平台仅仅实现的是基础逻辑操作，如AND，OR和XOR。然后，同样基于这些逻辑操作去构建如加法和乘法等较复杂的算术运算。这种方法不仅增加了操作的循环，同时也增加了运算的时间和功耗。

发明内容

为了解决上述问题，本发明提供一种基于非易失性随机存储器的内存计算电路及装置。

本发明第一方面提供一种基于非易失性随机存储器的内存计算电路，包括：

数据存储模块，包括多个MTJ磁性隧道结，每个MTJ磁性隧道结用于读取数据的两端分别耦接在一预定位线以及一参考位线上；

开关模块，用于导通任意两个MTJ磁性隧道结；

数据翻译模块，耦接至所述预定位线，用于读取所述两个MTJ磁性隧道结导通后，所述预定位线的电压变化趋势，并根据所述电压变化趋势确定所述两个MTJ磁性隧道结存储的数据；

数据计算模块，对所述两个MTJ磁性隧道结存储的数据进行逻辑运算，输出至少一个逻辑运算结果。

在优选的实施例中，所述MTJ磁性隧道结包括：依次设置的参考层、遂穿层、自由层，以及与所述自由层暴露的一侧表面相贴合的自旋轨道距配线层；所述开关模块包括：

开关单元，与每个MTJ磁性隧道结一一对应设置，每个开关单元包括第一开关元件、第二开关元件以及第三开关元件；

所述第一开关元件的控制端与第一行字线耦接，输入端与第一行位线耦接，输出端与所述MTJ磁性隧道结的自旋轨道距配线层的一端耦接；

所述第二开关元件的控制端与第一读字线耦接，输入端与所述自旋轨道距配线层的另一端耦接，输出端与所述预定位线耦接；

所述第三开关元件的控制端与字线耦接，输入端与所述MTJ磁性隧道结的参考层耦接，输出端与所述参考位线耦接。

在优选的实施例中，所述MTJ磁性隧道结包括：依次设置的参考层、遂穿层以及自由层；所述开关模块包括：

第四开关元件，与每个MTJ磁性隧道结一一对应设置，所述第四开关元件的控制端与字线耦接，输出入与所述预定位线耦接，输出端与所述MTJ磁性隧道结的自由层和参考层的其中一个耦接，所述MTJ磁性隧道结的自由层和参考层的其中另一个与所述参考位线耦接。

在优选的实施例中，所述数据翻译模块包括反相器。

在优选的实施例中，所述数据计算模块，包括：至少一个数据计算单元，所述数据计算单元包括：

两个并联的第一放电通道，包括串联的第一晶体管和第二晶体管，并与一节点的一侧耦接；

第二放电通道，包括串联的第一晶体管和第二晶体管，并与所述节点另一侧耦接；其中，所述第二放电通道的远离所述节点一侧的晶体管的输入端耦接高电平线；

所有所述第一晶体管的控制端耦接至一NOR门输出线；

所有所述第二晶体管的控制端耦接至一NAND门输出线；

所述节点耦接一反相器，所述反相器的输出端耦接一XOR门输出线。

在优选的实施例中，所述数据计算单元包括多个，所述数据计算模块，包括：

与每个数据计算单元的NOR门输出线、NAND门输出线以及XOR门输出线耦接的全加器。

在优选的实施例中，所述数据计算单元包括多个，所述数据计算模块，包括：

与每个数据计算单元的NOR门输出线、NAND门输出线以及XOR门输出线耦接的半加器。

在优选的实施例中，所述第一晶体管和所述第二晶体管分别为PMOS和NMOS 中的一个。

在优选的实施例中，所述存储单元为TST-MRAM。

本发明第二方面提供一种内存计算装置，包括如上所述的内存计算电路。

本发明的有益效果：

本发明提供一种基于非易失性随机存储器的内存计算电路及装置，可以在存储阵列中实现基础的布尔逻辑NOR，NAND和XOR。其次利用电路记录数据的特点，在一次操作循环中实现了多个数的高效加法操作。相比于传统的加法操作，即利用全加器的级联先实现2个数的加法，然后求得的和再和第三个数相加，以此实现多个二进制数的加法，该结构有效的降低了在内存中实现加法操作的时间和功耗。

附图说明

为了更清楚地说明本发明实施方式或现有技术中的技术方案，下面将对实施方式或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1示出本发明实施例所提供的基于非易失性存储器的内存计算电路示意图；

图2示出基于本发明实施例所提供n个数的加法操作原理示意图；

图3示出本发明实施例所提供的具体说明电路结构；

图4为本发明实施例所提供具体说明电路的时序波形图；

图5为本发明实施例所提供具体说明n个数1-bit二进制数的加法操作电路结构、

具体实施方式

下面将结合本发明实施方式中的附图，对本发明实施方式中的技术方案进行清楚、完整地描述，显然，所描述的实施方式仅仅是本发明一部分实施方式，而不是全部的实施方式。基于本发明中的实施方式，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施方式，都属于本发明保护的范围。

以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实施例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。

而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)原件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其它方式定向(旋转90度或在其它方位上)，而本文使用的空间相对描述符可以同样地做出相应的解释。

目前，构建内存计算平台的主要存储器为传统的CMOS存储器(SRAM静态随机存储器和DRAM动态随机存储器)和非易失性存储器。在基于CMOS存储器构建的内存计算平台中，通过同时激活多个存储单元，检测区分这些存储单元在位线上形成的电流或电压以实现相应的逻辑。然后，通过对这些逻辑进行迭代操作便可以实现更加复杂的算法运算。由于CMOS存储器的广泛应运，因此构建出的内存计算平台在研究初始阶段应用也相对广泛。然而，面积和功耗对于CMOS的存储器的影响日趋严重，以及CMOS工艺技术面临泄漏电流的严峻挑战，导致复杂的算法运算会消耗更多的功耗。而非易失性存储器(Non-volatile Memory，缩写为NVM)因其非易失性，低功耗，集成度高，以及与CMOS有良好兼容性等特点，有望成为下一代主流通用存储器。因此，越来越多的研究倾向于使用非易失性存储器构建内存计算平台。此外，由于非易失性存储器件的电阻性，使得非易失性存储器更适合构建内存计算平台。然而，目前基于非易失性存储器构建的内存计算平台仅仅实现的是基础逻辑操作，如AND，OR和XOR。然后，同样基于这些逻辑操作去构建如加法和乘法等较复杂的算术运算。这种方法不仅增加了操作的循环，同时也增加了运算的时间和功耗。

有些现有技术提出了一种基于自旋转矩磁存储器(STT-MRAM)的自旋转转矩计算存储器(STT-CiM)的设计方案。通过对STT-MRAM外围电路进行修改，利用同时启用数组中的多个存储单元特点、实现了基础布尔逻辑，算术和复杂的向量的运算。该结构的主要原理是通过灵敏放大器检测位线电压的差异，来实现对逻辑操作。

但是该结构只是实现了算术中所需要的基础逻辑，即布尔逻辑。然后，根据这些布尔逻辑再去实现复杂算术运算，如加法和乘法。这必然需要多次循环操作才能实现，从而增加了运算所需的时间和功耗。此外，该结构一次操作的功耗和时间也比较大。最后由于采用灵敏放大器去区分不同电压，因此需要每一个电压状态要相对应一个参考电压，参考电压的产生也是需要时间和功耗的。同时，对参考电压的精度要求也很高。因此，该结构在可实现性上有一定的困难。

有些现有技术提出了一个真正的内存计算平台通过STT-MRAM，它可以在内存阵列中执行计算，而不是像其他方法那样将计算任务发送到独立的处理器模块或位于内存阵列外围的近内存模块。通过所设计的特殊阵列结构，利用写操作在单元内完成了基础的布尔逻辑。然后，基于这些基础的布尔逻辑，通过迭代运算实现了加法和乘法操作。由于没有运用外围电路，而是直接通过写操作实现逻辑，因此该结构可以将逻辑结果直接写入到了存储单元中，从而降低了逻辑操作的时间和功耗。

但是该结构由于采用写操作式的内存计算方法，因此对存储单元的调用相比于外围电路方法要更加复杂，如通过译码电路同时激活多个位线和字线。这无疑会增加译码电路设计的复杂性，也会增加译码电路的时间和功耗。而在存储器中，译码电路是最大的时间和能量消耗单位，因此虽然减小了逻辑操作中的时间和功耗，但是相对的增加了译码电路的时间和功耗。此外，每个逻辑操作之间的电流差异非常小，这需要高精度的传输电路，因为电路中的损耗会造成实际电流的减小，从而产生错误的逻辑结果。

为了解决上述问题，本发明第一方面实施方式提供了一种基于非易失性随机存储器的内存计算电路单元的内存计算电路，如图1所示，包括：数据存储模块1，包括多个MTJ磁性隧道结，每个MTJ磁性隧道结用于读取数据的两端分别耦接在一预定位线以及一参考位线上；开关模块，用于导通任意两个MTJ磁性隧道结；数据翻译模块2，耦接至所述预定位线，用于读取所述两个MTJ磁性隧道结导通后，所述预定位线的电压变化趋势，并根据所述电压变化趋势确定所述两个MTJ磁性隧道结存储的数据；数据计算模块3，对所述两个MTJ磁性隧道结存储的数据进行逻辑运算，输出至少一个逻辑运算结果。

本发明提供一种基于非易失性随机存储器的内存计算电路及装置，可以在存储阵列中实现基础的布尔逻辑NOR，NAND和XOR。其次利用电路记录数据的特点，在一次操作循环中实现了多个数的高效加法操作。相比于传统的加法操作，即利用全加器的级联先实现2个数的加法，然后求得的和再和第三个数相加，以此实现多个二进制数的加法，该结构有效的降低了在内存中实现加法操作的时间和功耗。

首先，电压—时间域转换电路与非易失性存储器中的位线相连。在执行逻辑操作时，一侧位线会被预充电到高电压，另一侧位线与虚拟低电压(或接地端)导通。然后，通过存储器的译码电路，同时打开该列中要执行逻辑操作的多个存储单元。预充电到高电压的位线通过打开的存储单元放电，由于存储单元中数据的不同，位线电压下降的幅度也不相同。电压—时间域转换电路会将电压下降的幅度差异转化到时间域上，即电压—时间域转换电路的输出变化发生在不同的时间，且对应于不同的电压下降幅度。

然后，数据记录电路会记录不同时刻电压—时间域转换电路的输出。数据记录电路会通过寄存器或存储单元来存储检测电压—时间域转换电路在不同时刻的输出，并将记录的数据输出到下一个电路中。通过观察数据记录电路记录的数据结果，可以得到不同的逻辑值。

最后，根据数据记录电路记录数据的特点，设计了XOR电路以实现XOR操作。该XOR电路由三个通道构成，N节点下方的两个放电通道分别为两个串联的NMOS 和PMOS，N节点上的上拉通道为NMOS和PMOS的串联结构。

传统上，复杂算术的实现都是基于基础的基础布尔逻辑。而在所设计的时域内存计算结构中，在一次操作循环中实现了三个以上数的加法操作。图2为所设计的多数加法操作原则。在以上电路的基础上，通过增加数字记录电路和XOR电路，来实现图2中所示的方法。数字记录电路的个数与所计算逻辑单元的个数有关。根据多位数加法操作原则，当对n个1-bit二进制数进行加法操作时，会产生n-1个进位，意味着需要n+n-1个单元存储这些数据。当同时打开这些2n-1个单元后，位线电压根据存储数据会出现2n种电压下降情况，因此所需的数据记录电路个数为2n-1个，从而产生2n-1个数据。令数据记录电路的输出依次为

这些数据会反应2n- 1个单元中数据‘1’的个数，如图2所示。然后，通过所设计的XOR电路，对相邻位的数据记录电路的输出进行XOR操作(如

)。需要注意的是最后一个数据记录电路的输出不需要做XOR操作。然后，对XOR操作后的所有数据求OR便可以得到n个1-bit数相加后的和位(S)。而进位(C)的获得可以通过对相邻偶数位的数据记录电路的输出进行XOR操作，同样的倒数第二个数据记录电路的输出不需要做 XOR操作，便可以的到相应的进位。

需要注意的是，本发明中涉及的“耦接”，可以为两个个器件直接连接，也可以为间接连接，即通过中间器件连接，如A和B通过C连接。

在一些实施例中，所述数据翻译模块包括反相器。通过反相器实现电压—时间域转换电路，DFF实现数据记录电路是实现所设计电路的一种方式，具体电路如图3所示。其中非易失存储单元采用的是TST-MRAM单元设计。

在一些实施例中，如图2所示，所述MTJ磁性隧道结包括：依次设置的参考层、遂穿层、自由层，以及与所述自由层暴露的一侧表面相贴合的自旋轨道距配线层；所述开关模块包括：开关单元，与每个MTJ磁性隧道结一一对应设置，每个开关单元包括第一开关元件、第二开关元件以及第三开关元件；所述第一开关元件的控制端与第一行字线耦接，输入端与第一行位线耦接，输出端与所述MTJ磁性隧道结的自旋轨道距配线层的一端耦接；所述第二开关元件的控制端与第一读字线耦接，输入端与所述自旋轨道距配线层的另一端耦接，输出端与所述预定位线耦接；所述第三开关元件的控制端与字线耦接，输入端与所述MTJ磁性隧道结的参考层耦接，输出端与所述参考位线耦接。

在一些实施例中，如图3所示，所述MTJ磁性隧道结包括：依次设置的参考层、遂穿层以及自由层；所述开关模块包括：第四开关元件，与每个MTJ磁性隧道结一一对应设置，所述第四开关元件的控制端与字线耦接，输出入与所述预定位线耦接，输出端与所述MTJ磁性隧道结的自由层和参考层的其中一个耦接，所述MTJ磁性隧道结的自由层和参考层的其中另一个与所述参考位线耦接。

在一些实施例中，所述数据计算模块，包括：至少一个数据计算单元，所述数据计算单元包括：两个并联的第一放电通道，包括串联的第一晶体管和第二晶体管，并与一节点的一侧耦接；第二放电通道，包括串联的第一晶体管和第二晶体管，并与所述节点另一侧耦接；其中，所述第二放电通道的远离所述节点一侧的晶体管的输入端耦接高电平线；所有所述第一晶体管的控制端耦接至一NOR门输出线；所有所述第二晶体管的控制端耦接至一NAND门输出线；所述节点耦接一反相器，所述反相器的输出端耦接一XOR门输出线。

进一步的，所述数据计算单元包括多个，所述数据计算模块，包括：与每个数据计算单元的NOR门输出线、NAND门输出线以及XOR门输出线耦接的全加器。

亦或是，所述数据计算单元包括多个，所述数据计算模块，包括：与每个数据计算单元的NOR门输出线、NAND门输出线以及XOR门输出线耦接的半加器。

进一步的，在一些实施例中，所述第一晶体管和所述第二晶体管分别为PMOS和NMOS中的一个。

进一步的，在一些实施例中，所述存储单元为TST-MRAM。

图4为所设计具体实施例电路的波形图。(a)、(b)和(c)分别显示了两个存储单元中MTJ的三种状态时RBL0电压与反相器输出情况。图4中(f)、(g)和(h)分别表示三种状态下DFF0与DFF1的输出情况。两个DFF的输出结果如表1所示。DFF0的输出D0表示为一个NOR门，DFF1的输出D1代表一个NAND门。并且，当D0为‘1’时，D1必定为‘1’，基于此可以设计实现XOR逻辑运算电路：当D0和D1均为‘0’或均为‘1’时，上拉通路关闭，两个下拉通路中的一个打开，从而节点N的电压降低至低电平，N节点输出为‘0’，否则，输出为‘1’。

表1.本发明所设计具体实施例中电路逻辑运算真值表

图5为n个数加法的整体电路结构。在实现n位加法时，需要同时激活2n-1个比特单元。根据所设计的IMC结构，将会出现2n种电阻情况。因此需要2n-1个DFF 来记录反相器在2n-1个时刻的输出。计算和S时，对两个DFF的输出的反进行XOR 运算。最后一个DFF的输出的反不需要进行XOR运算，其结果可以直接应用到下一个阶段的运算中。对所有的运算结果进行OR运算，即可得到n位加法的和。对于n- 1个进位，可以通过对相邻的奇数位DFF输出的反进行XOR运算。最高位的进位来源于倒数第二个DFF的输出。

表2.所提电路结构和现有STT-CiM性能的对比

例如表2所提电路结构和现有STT-CiM性能的对比，可以看出，本发明实施例所提供的基于时间域逻辑的内存计算电路结构，可以在存储阵列中实现基础的布尔逻辑 NOR，NAND和XOR，其次利用电路记录数据的特点，在一次操作循环中实现了多个数的高效加法操作。相比于传统的加法操作，即利用全加器的级联先实现2个数的加法，然后求得的和再和第三个数相加，以此实现多个二进制数的加法，该结构有效的降低了在内存中实现加法操作的时间和功耗。

在本说明书的描述中，参考术语“一个实施方式”、“一些实施方式”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施方式或示例描述的具体特征、结构、材料或者特点包含于本说明书实施方式的至少一个实施方式或示例中。在本说明书中，对上述术语的示意性表述不必须针对的是相同的实施方式或示例。

此外，在不相互矛盾的情况下，本领域的技术人员可以将本说明书中描述的不同实施方式或示例以及不同实施方式或示例的特征进行结合和组合。以上所述仅为本说明书实施方式的实施方式而已，并不用于限制本说明书实施方式。对于本领域技术人员来说，本说明书实施方式可以有各种更改和变化。凡在本说明书实施方式的精神和原理之内所作的任何修改、等同替换、改进等，均应包含在本说明书实施方式的权利要求范围之内。

Claims (10)

1.一种基于非易失性随机存储器的内存计算电路，其特征在于，包括：

数据存储模块，包括多个MTJ磁性隧道结，每个MTJ磁性隧道结用于读取数据的两端分别耦接在一预定位线以及一参考位线上；

开关模块，用于导通任意两个MTJ磁性隧道结；

数据翻译模块，耦接至所述预定位线，用于读取所述两个MTJ磁性隧道结导通后，所述预定位线的电压变化趋势，并根据所述电压变化趋势确定所述两个MTJ磁性隧道结存储的数据；

数据计算模块，对所述两个MTJ磁性隧道结存储的数据进行逻辑运算，输出至少一个逻辑运算结果。

2.根据权利要求1所述的内存计算电路，其特征在于，所述MTJ磁性隧道结包括：依次设置的参考层、遂穿层、自由层，以及与所述自由层暴露的一侧表面相贴合的自旋轨道距配线层；所述开关模块包括：

开关单元，与每个MTJ磁性隧道结一一对应设置，每个开关单元包括第一开关元件、第二开关元件以及第三开关元件；

所述第一开关元件的控制端与第一行字线耦接，输入端与第一行位线耦接，输出端与所述MTJ磁性隧道结的自旋轨道距配线层的一端耦接；

所述第二开关元件的控制端与第一读字线耦接，输入端与所述自旋轨道距配线层的另一端耦接，输出端与所述预定位线耦接；

所述第三开关元件的控制端与字线耦接，输入端与所述MTJ磁性隧道结的参考层耦接，输出端与所述参考位线耦接。

3.根据权利要求1所述的内存计算电路，其特征在于，所述MTJ磁性隧道结包括：依次设置的参考层、遂穿层以及自由层；所述开关模块包括：

第四开关元件，与每个MTJ磁性隧道结一一对应设置，所述第四开关元件的控制端与字线耦接，输出入与所述预定位线耦接，输出端与所述MTJ磁性隧道结的自由层和参考层的其中一个耦接，所述MTJ磁性隧道结的自由层和参考层的其中另一个与所述参考位线耦接。

4.根据权利要求1所述的内存计算电路，其特征在于，所述数据翻译模块包括反相器。

5.根据权利要求1所述的内存计算电路，其特征在于，所述数据计算模块，包括：至少一个数据计算单元，所述数据计算单元包括：

两个并联的第一放电通道，包括串联的第一晶体管和第二晶体管，并与一节点的一侧耦接；

第二放电通道，包括串联的第一晶体管和第二晶体管，并与所述节点另一侧耦接；其中，所述第二放电通道的远离所述节点一侧的晶体管的输入端耦接高电平线；

所有所述第一晶体管的控制端耦接至一NOR门输出线；

所有所述第二晶体管的控制端耦接至一NAND门输出线；

所述节点耦接一反相器，所述反相器的输出端耦接一XOR门输出线。

6.根据权利要求5所述的内存计算电路，其特征在于，所述数据计算单元包括多个，所述数据计算模块，包括：

与每个数据计算单元的NOR门输出线、NAND门输出线以及XOR门输出线耦接的全加器。

7.根据权利要求4所述的内存计算电路，其特征在于，所述数据计算单元包括多个，所述数据计算模块，包括：

与每个数据计算单元的NOR门输出线、NAND门输出线以及XOR门输出线耦接的半加器。

8.根据权利要求5所述的内存计算电路，其特征在于，所述第一晶体管和所述第二晶体管分别为PMOS和NMOS中的一个。

9.根据权利要求4所述的内存计算电路，其特征在于，所述存储单元为TST-MRAM。

10.一种内存计算装置，其特征在于，包括如权利要求1-9任一项所述的内存计算电路。

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