CN111341363A - 基于stt-mtj的存算一体系统、芯片及控制方法 - Google Patents

Abstract

本发明公开了基于STT‑MTJ的存算一体系统、芯片及控制方法，其中系统包括写驱动模块、存算一体阵列模块、逻辑选择模块、预充电感应放大模块，所述存算一体阵列模块内设有参考MTJ阵列；所述逻辑选择模块用于根据地址信息和控制信息控制存算一体阵列模块中对应的两个MTJ单元的控制线，并从预充电感应放大模块中选择输出布尔逻辑；所述预充电感应放大模块用于根据参考MTJ阵列获取所述两个MTJ单元的多个布尔逻辑。本发明结合参考MTJ阵列获取任意两个MTJ单元的多个布尔逻辑，打破了传统的冯诺依曼架构计算与存储分离的模式，减少了数据搬移的功耗，实现数据的非易失性，可广泛应用于芯片系统领域。

Description

基于STT-MTJ的存算一体系统、芯片及控制方法

技术领域

本发明涉及芯片系统领域，尤其涉及一种基于STT-MTJ的存算一体系统、芯片及控制方法。

背景技术

MRAM是一种磁性非易失性随机存取存储器。该存储器从十九世纪八十年代中期开始研发，有学者认为MRAM最终将超过其他有竞争的存储技术，成为主导甚至通用的存储器。目前，其他存储技术(如Flash RAM和DRAM)具有实用优势，但是STT-MRAM在速度、面积、写入次数和功耗方面能够达到较好的折中，因此被业界认为是构建下一代非易失性缓存和主存的理想器件。

与传统的RAM芯片技术不同的是MRAM中的数据不是作为电荷或电流流动存储的，而是使用电阻存储器来存储信息的，MRAM具有更高得单元密度和近乎为零的泄露功耗。MRAM单元主要是由两个铁磁层组成的，其中铁磁层常见为CoFeB等，每个铁磁层都可以保持磁化，并由薄的绝缘层(Tunnel dielectric)隔开，常见为MgO、Al2O3等。其中一个铁磁层为特定极性的铁磁材料称为固定层(Fixed layer)，另外可以改变一层为自由层(Freelayer)，这种类似“三明治”结构的器件称为磁隧道结(Magnetic Tunnel Junction，MTJ)。

STT-MRAM具有两个铁磁层并由极薄的绝缘层隔开。磁性材料层中的电子具有特性的自旋方向，而上、下两层铁磁层中的电子自旋方向或为相同、或为相反。根据上、下两层中电子自旋方向的相同或相反状态，电子发生隧穿现象的概率有所不同，对外则表现成两个不同的阻值：当上、下两层中电子自旋方向相同时，其中一个层次中的磁多子——即自旋方向相同的电子——隧穿至另一个层次并成为该层次的磁多子的概率就会相对较大，因此对外表现的阻值就较小，一般称之为R_P(Resistance of Parallel)，它将存储一个“0”；当上、下两层中电子自旋方向相反时，其中一个层次中的磁多子隧穿到另一个层次中就会成为磁少子，因此隧穿的概率就会相对性小很多，对外表现的阻值就会比较大，一般称之为R_AP(Resistance of Anti-Parallel)，它将存储一个“1”。当电流流经MTJ时，电流可以被FixedLayer自旋极化，并运用自旋转矩来极化Free Layer，因此，MTJ的状态可以被一个写电流来改变，这个性质被称为自旋转移力矩(Spin Transfer Torque)。

随着工艺技术的发展，使得CMOS技术发展迅猛，低功耗低成本的高速芯片更新换代更加迅速。苹果A12X仿生处理器、高通骁龙855处理器以及华为麒麟980处理器手机产品的商用面市宣告了CMOS 7nm工艺正式进入发展成熟阶段。然而，由于物理限制CMOS尺寸进一步缩小无论从成本上还是技术上将变得更加困难，摩尔定律即将完全失效，“摩尔时代”即将终结。此外，基于冯诺依曼体系构架的传统计算机，把处理器和存储分开，中央处理器处理数据时通过数据总线不停从存储器来回“搬移”数据，数据总线产生的寄生电容和寄生电阻将导致系统延迟的增加和额外能量损失。这部分能量在整个计算中占比很重，并且数据搬移的效率不会因为摩尔定律的发展而提高。

在过去的20多年中，随着片上系统集成度的不断提高，处理器的性能以每年大约55％的速度提升，但是内存性能的提升速度每年只有10％左右，计算和存储慢慢的呈现出不匹配的问题。特别是近些年来工艺技术迅猛发展，使得处理器的运算速度快速提升，内存的高度集成，内存容量越来越大而存储速度却没有极大地提升，内存的性能严重限制了处理器的性能，这种情况被称为存储墙(Memory Wall)——横亘在逻辑器件和存储器件之间的一道屏障。

而对于冯诺依曼计算机体系架构存在的存储墙问题，工业界和学术界都在积极地研究缓解存储墙问题的方法，但这并没有从根本上解决问题。探索新的非冯诺依曼架构用来解决传统计算机处理器与存储器分离导致功耗和延时过高以及性能不理想的问题。从目前学术研究来看将计算单元与存储相融合(存算一体)的结构是一个被看好的研究方向。存算一体将避免数据的搬移，不仅能很好的解决数据总线上的寄生产生的多余功耗问题，特别是还可以解决处理器运算速度与存储器存储速度不匹配的问题。

发明内容

为了解决上述技术问题，本发明的目的是提供一种基于STT-MTJ的存算一体系统、芯片及控制方法，打破了传统的冯诺依曼架构计算与存储分离的模式，减少了数据搬移的功耗，提高运算速度，实现数据的非易失性。

本发明所采用的第一技术方案是：

一种基于STT-MTJ的存算一体系统，包括写驱动模块、存算一体阵列模块、逻辑选择模块、预充电感应放大模块，所述存算一体阵列模块内设有参考MTJ阵列；

所述写驱动模块用于将数据写入存算一体阵列模块；

所述逻辑选择模块用于根据地址信息和控制信息控制存算一体阵列模块中对应的两个MTJ单元的控制线，并从预充电感应放大模块中选择输出布尔逻辑；

所述预充电感应放大模块用于根据参考MTJ阵列获取所述两个MTJ单元的多个布尔逻辑。

进一步，所述存算一体阵列模块为m行n列结构，所述参考MTJ阵列包括n列参考MTJ单元，且与存算一体阵列模块的n列对应，所述预充电感应放大模块包括n个放大电路，且与存算一体阵列模块的n列对应，所述m和n为均正整数。

进一步，所述存算一体阵列模块中单比特的数据由状态相反的两个MTJ单元存储；

所述写驱动模块在写入数据时，将单比特的数据写入两个MTJ单元，且写入的状态相反。

进一步，所述放大电路的输出端串联连接有或非门和非门，所述逻辑选择模块可选择输出16种布尔逻辑。

进一步，每列参考MTJ单元包括两个MTJ，且两MTJ均为AP状态。

进一步，所述放大电路包括第一放电回路和第二放电回路，所述第一放电回路的电流经过存储数据的MTJ，所述第二放电回路的电流经过参考MTJ单元。

进一步，所述MTJ单元包括MTJ、控制管、第一PMOS管、第一NMOS管、第二PMOS管、第二NMOS管、第一读取控制电路和第二读取控制电路；

所述第一读取控制电路包括第一或门和第一或非门，所述第二读取控制电路包括第二或门和第二或非门；

所述第一或门的第一输入端输入第一信号，所述第一或门的第二输入端和第一或非门的第一输入端均输入使能信号，所述第一或非门的第二输入端输入第二信号，所述第一或门的输出端与第一PMOS管栅极连接，所述第一或非门的输出端与第一NMOS管的栅极连接，所述第一PMOS管的漏极与第一NMOS管的漏极连接，且作为第一节点；

所述第二或门的第一输入端输入第二信号，所述第二或门的第二输入端和第二或非门的第一输入端均输入使能信号，所述第二或非门的第二输入端输入第一信号，所述第二或门的输出端与第二PMOS管栅极连接，所述第二或非门的输出端与第二NMOS管的栅极连接，所述第二PMOS管的漏极与第二NMOS管的漏极连接，且作为第二节点；

所述MTJ和控制管串联在第一节点和第二节点之间，在写入数据时，所述使能信号为低电平。

本发明所采用的第二技术方案是：

一种芯片，包括时钟电路模块、静态随机存储器模块、时序控制模块、译码器模块和数据存算模块，所述数据存算模块采用上所述的一种基于STT-MTJ的存算一体系统。

本发明所采用的第三技术方案是：

一种基于STT-MTJ的存算一体系统的控制方法，包括以下步骤：

获取地址信息，根据地址信息在存算一体阵列模块中获取两个存储数据对应的MTJ单元；

获取控制信息，根据控制信息控制MTJ单元对应的控制线和参考MTJ阵列对应的控制线；

读取MTJ单元的信息和参考MTJ阵列的信息，根据读取的信息获取两个存储数据的布尔逻辑。

进一步，还包括数据写入步骤，具体为：

将单比特的数据同时写入存算一体阵列模块的两个MTJ单元中，且MTJ单元中MTJ的状态相反。

本发明的有益效果是：本发明通过在存算一体阵列模块内插入参考MTJ阵列，结合参考MTJ阵列获取任意两个MTJ单元的多个布尔逻辑，并由逻辑选择模块选择输出其中一种布尔逻辑，打破了传统的冯诺依曼架构计算与存储分离的模式，减少了数据搬移的功耗，提高运算速度，实现数据的非易失性。

附图说明

图1是实施例中核心芯片的架构示意图；

图2是实施例中存算一体阵列模型的MTJ单元和参考MTJ单元的示意图；

图3是实施例中双写驱动电路原理图；

图4是实施例中双PCSA读算一体电路架构示意图；

图5是实施例中逻辑选择模块控制控制线的示意图；

图6是实施例中增加或非门和非门后获得16种布尔逻辑的示意图；

图7是实施例中逻辑选择模块输出控制原理示意图；

图8是实施例中一种基于STT-MTJ的存算一体系统的控制方法的步骤流程图。

具体实施方式

以下将结合实施例和附图对本发明的构思、具体结构及产生的技术效果进行清楚、完整的描述，以充分地理解本发明的目的、方案和效果。

需要说明的是，如无特殊说明，当某一特征被称为“固定”、“连接”在另一个特征，它可以直接固定、连接在另一个特征上，也可以间接地固定、连接在另一个特征上。此外，本公开中所使用的上、下、左、右等描述仅仅是相对于附图中本公开各组成部分的相互位置关系来说的。在本公开中所使用的单数形式的“一种”、“所述”和“该”也旨在包括多数形式，除非上下文清楚地表示其他含义。此外，除非另有定义，本文所使用的所有的技术和科学术语与本技术领域的技术人员通常理解的含义相同。本文说明书中所使用的术语只是为了描述具体的实施例，而不是为了限制本发明。本文所使用的术语“和/或”包括一个或多个相关的所列项目的任意的组合。

应当理解，尽管在本公开可能采用术语第一、第二、第三等来描述各种元件，但这些元件不应限于这些术语。这些术语仅用来将同一类型的元件彼此区分开。例如，在不脱离本公开范围的情况下，第一元件也可以被称为第二元件，类似地，第二元件也可以被称为第一元件。本文所提供的任何以及所有实例或示例性语言(“例如”、“如”等)的使用仅意图更好地说明本发明的实施例，并且除非另外要求，否则不会对本发明的范围施加限制。

如图1所示，本实施例提供一种存算一体的核心芯片，包括时钟电路模块、静态随机存储器模块(SRAM)、时序控制模块(Timing Control)、译码器模块(decoder)、写驱动模块(Write Driver)、逻辑选择模块、存算一体阵列模块以及预充电感应放大模块(Precharge Sense Amplifiers，PCSA)；

所述时钟电路模块产生系统所需要的时钟信号；

所述静态随机存取存储器模块(SRAM)用来存储待执行的指令，包括数据、地址和使能控制等；

所述时序控制模块(Timing Control)用来控制各个模块的使能，包括时钟电路模块、静态随机存储器模块、译码器模块、写驱动模块、逻辑选择模块、存算一体阵列模块以及预充电感应放大模块；

所述译码器模块用于将二进制指令翻译为电路所需要信息，并输出至逻辑选择模块；

所述存算一体阵列模块：与一般的MRAM阵列大致相同，只是在其中插入了参考的STT-MTJ组合阵列，即参考MTJ阵列。阵列中单比特(bit)的数据包括写入的相反的两个状态MTJ的数据，旁边分布的即为参考的组合MTJ。具体地，所述存算一体阵列模块为m行n列结构，其中n根据需求选择不同的数值，比如选取8、16、32或64等。

所述写驱动模块用于同时写入两个MTJ，写入的状态相反。参考MTJ的状态不由该写驱动模块写入，由其他的单独写驱动写入，参考MTJ的写入状态始终保持在AP状态，等效阻值为R_AP。

由逻辑选择模块和预充电感应放大模块组成读算电路，主要采用了双PCSA的设计同时输出四种逻辑结果，各PCSA输出两种逻辑结果，配合逻辑选择电路模块以及或非门和非门的参与可以在相同的架构下实现16种非易失的布尔逻辑输出。

以下结合图2-图5对上述芯片的工作原理进行详细解释。

本实施例首先由外部输入待执行的指令到SRAM中，并初始化时写入参考MTJ的状态为AP态，如图2(b)所示。然后芯片内部的时钟电路和时序控制电路分别将译码器需要的地址和写驱动需要的使能和数据指令输送到相应的模块。

当对存算一体阵列模块进行写入存储数据时，由写驱动模块写入，将单比特的数据写入两个MTJ单元，且写入的状态相反，如图2(a)所示。参照图3(a)，写使能EN_bar(使能信号)为0时写入数据，当输入信号Input＝1(第二信号)时，Input_bar＝0(第一信号)，MOS管P0和N1导通，MOS管N0和P1截止，此时BL(第一节点)为高电平SL(第二节点)为低电平，MTJA写入数据“1”，参照图3(b)，此时BLB为低电平，SLB为高电平，MTJ

写入数据“0”。参照图3(a)当输入信号Input＝0时，Input_bar＝1，EN_bar＝0，BL为低电平，SL为高电平，MTJ A写入数据“0”；参照图3(b)此时BLB为高电平，SLB为低电平，MTJ

写入数据“1”。其中，采用一个单比特的数据在技术上也是可行的，但是这种情况最后得到的布尔逻辑不够全面，降低了运算的效果。

为了避免写电路不对读电路造成干扰，参照图3，在MTJ单元中增加第一读取控制电路和第二读取控制电路，该读取控制电路由或门、或非门组成。具体地，所述第一读取控制电路包括第一或门和第一或非门，所述第二读取控制电路包括第二或门和第二或非门；所述第一或门的第一输入端输入第一信号Input_bar，所述第一或门的第二输入端和第一或非门的第一输入端均输入使能信号EN_bar，所述第一或非门的第二输入端输入第二信号Input，所述第一或门的输出端与第一PMOS管栅极连接，所述第一或非门的输出端与第一NMOS管的栅极连接，所述第一PMOS管的漏极与第一NMOS管的漏极连接，且作为第一节点；所述第二或门的第一输入端输入第二信号Input，所述第二或门的第二输入端和第二或非门的第一输入端均输入使能信号EN_bar，所述第二或非门的第二输入端输入第一信号Input_bar，所述第二或门的输出端与第二PMOS管栅极连接，所述第二或非门的输出端与第二NMOS管的栅极连接，所述第二PMOS管的漏极与第二NMOS管的漏极连接，且作为第二节点；所述MTJ和控制管串联在第一节点和第二节点之间，在写入数据时，所述使能信号EN_bar为低电平。

在写入数据时，图3中的写使能信号EN_Bar为0；在不写数据时，EN_Bar为1，图3中的NMOS、PMOS都不导通，此时若图4中的读使能EN由低变高在预充电后准备放电时，电流不会流向写电路只能流向NMOS管N6、NMOS管N13然后流向地。

当需要进行运算时，由译码器译码后输出地址信息至逻辑选择模块，参照图5所示，所述逻辑选择模块由[3:0]K信号控制。根据地址信息获得对应的i和j，所述i和j分别代表阵列中第i行和第j行。当控制信号中K3＝1时，控制线WLL[i]、WLR[i]、WLL[j]、WLR[j]均为高电平，此时参与读算的MTJ为MTJA、MTJ

MTJB、MTJ

四个MTJ，如图2(a)所示，这四个MTJ为存储数据的MTJ。其中，WLL[i]和WLR[i]为第i行的控制线，WLL[j]、WLR[j]为第j行的控制线。此时参考MTJ为MTJ_L1、MTJ_L2、MTJ_R1、MTJ_R2四个MTJ，这四个MTJ为参考MTJ阵列的MTJ。所述MTJA、MTJ

与MTJ_L1、MTJ_L2对应，所述MTJB、MTJ

与MTJ_R1、MTJ_R2对应。由于这里有两列MTJ单元，因此会对应两个PCSA。参照图4，所述PCSA上存有两个放电回路：第一放电回路和第二放电回路，第一个放电回路为从NMOS管N2流经并联的MTJA和MTJB后，流到NMOS管N6；第二个放电回路为从NMOS管N3流经并联的MTJ_L1和MTJ_R1后，流到NMOS管N6。由于PCSA电路的结构关系，当哪个放电回路上的电阻小时，电流全部流经该回路，所以通过设计NMOS管N3和NMOS管N10的宽长比，使得参考MTJ_L的放电支路的等效阻值小于放电支路A、B两个MTJ均为AP态的并联等效阻值且大于A、B两个MTJ一个为AP态另一个为P态并联的等效阻值，即：参考MTJ的放电支路并联的等效阻值与放电支路A、B两个MTJ并联的等效阻值的关系为:(R_P*R_AP)/(R_P+R_AP)+R(N2+N6)<1/2R_AP+R(N3+N6)<1/2R_AP+R(N2+N6)，如图4所示。同理，参考MTJ_R放电支路有着类似的关系。此时，PCSA的Out_L与Out_L_bar分别输出逻辑“A·B”、

PCSA的Out_R与Out_R_bar分别输出逻辑

“A+B”，通过增加额外的两个与非门以及非门可以得到逻辑“A⊕B”、“A⊙B”、“0”、“1”，如图6所示。

当控制信号中K3＝0时，此时WLL[i]、WLR[j]为高电平，WLR[i]、WLL[j]为低电平，参与读算的MTJ为MTJA、MTJ

两个MTJ。此时参考MTJ为MTJ_L1、MTJ_R1两个MTJ，同样的通过设计PCSA的放电支路上的N3和N10两个NMOS管的宽长比参数，使得参考MTJ_L的放电支路的等效阻值小于放电支路MTJ A为AP态的等效阻值且大于MTJ A为P态的等效阻值，即：参考MTJ的放电支路的等效阻值与放电支路MTJ A的等效阻值的关系为:R_P+R(N2+N6)<R_AP+R(N3+N6)<R_AP+R(N2+N6)；同理，参考MTJ_R放电支路有着类似的关系。此时，PCSA的Out_L与Out_L_bar分别输出逻辑“A”、

PCSA的Out_R与Out_R_bar分别输出逻辑

“B”，通过增加额外的两个与非门以及非门可以得到逻辑

如图6所示。

综上所述，参照图7，当K3＝1时，输出“A·B”、

“A+B”、“A⊕B”、“A⊙B”、“0”、“1”8种逻辑；当K3＝0时，输出“A”、

“B”、

8种逻辑。在同一架构下，首先通过K3选择输出哪8种非易失布尔逻辑，接着通过一个多路选择器的3位地址线[2:0]K来控制具体输出哪个逻辑，具体逻辑关系如下：

当[3:0]K＝“0000”时，输出

当[3:0]K＝“0001”时，输出

当[3:0]K＝“0010”时，输出

当[3:0]K＝“0011”时，输出

当[3:0]K＝“0100”时，输出“B”；

当[3:0]K＝“0101”时，输出

当[3:0]K＝“0110”时，输出“A”；

当[3:0]K＝“0111”时，输出

当[3:0]K＝“1000”时，输出“1”；

当[3:0]K＝“1001”时，输出

当[3:0]K＝“1010”时，输出“0”；

当[3:0]K＝“1011”时，输出

当[3:0]K＝“1100”时，输出“A+B”；

当[3:0]K＝“1101”时，输出“A⊕B”；

当[3:0]K＝“1110”时，输出“A·B”；

当[3:0]K＝“1111”时，输出“A⊙B”。

上述实施例的存算一体技术相比较，至少具有如下有益效果：

(1)、打破了传统的冯诺依曼架构计算与存储分离的模式，减少了数据搬移的功耗，并且实现数据的非易失性，能够保证断电后数据不丢失。

(2)、在现有的部分逻辑存内计算的基础上，进一步的在同一架构下实现了全部的16种非易失布尔逻辑。

本实施例还提供了一种基于STT-MTJ的存算一体系统的控制方法，包括以下步骤：

S1、获取地址信息，根据地址信息在存算一体阵列模块中获取两个存储数据对应的MTJ单元；

S2、获取控制信息，根据控制信息控制MTJ单元对应的控制线和参考MTJ阵列对应的控制线；

S3、读取MTJ单元的信息和参考MTJ阵列的信息，根据读取的信息获取两个存储数据的布尔逻辑。

进一步作为优选的实施方式，还包括数据写入步骤，具体为：

将单比特的数据同时写入存算一体阵列模块的两个MTJ单元中，且MTJ单元中MTJ的状态相反。

本实施例的一种基于STT-MTJ的存算一体系统的控制方法，与上述实施例具有相关的关系，具备相应的功能和有益效果。

以上是对本发明的较佳实施进行了具体说明，但本发明创造并不限于所述实施例，熟悉本领域的技术人员在不违背本发明精神的前提下还可做出种种的等同变形或替换，这些等同的变形或替换均包含在本申请权利要求所限定的范围内。

Claims (10)

1.一种基于STT-MTJ的存算一体系统，其特征在于，包括写驱动模块、存算一体阵列模块、逻辑选择模块、预充电感应放大模块，所述存算一体阵列模块内设有参考MTJ阵列；

所述写驱动模块用于将数据写入存算一体阵列模块；

所述逻辑选择模块用于根据地址信息和控制信息控制存算一体阵列模块中对应的两个MTJ单元的控制线，并从预充电感应放大模块中选择输出布尔逻辑；

所述预充电感应放大模块用于根据参考MTJ阵列获取所述两个MTJ单元的多个布尔逻辑。

2.根据权利要求1所述的一种基于STT-MTJ的存算一体系统，其特征在于，所述存算一体阵列模块为m行n列结构，所述参考MTJ阵列包括n列参考MTJ单元，且与存算一体阵列模块的n列对应，所述预充电感应放大模块包括n个放大电路，且与存算一体阵列模块的n列对应，所述m和n为均正整数。

3.根据权利要求2所述的一种基于STT-MTJ的存算一体系统，其特征在于，所述存算一体阵列模块中单比特的数据由状态相反的两个MTJ单元存储；

所述写驱动模块在写入数据时，将单比特的数据写入两个MTJ单元，且写入的状态相反。

4.根据权利要求3所述的一种基于STT-MTJ的存算一体系统，其特征在于，所述放大电路的输出端串联连接有或非门和非门，所述逻辑选择模块可选择输出16种布尔逻辑。

5.根据权利要求3所述的一种基于STT-MTJ的存算一体系统，其特征在于，每列参考MTJ单元包括两个MTJ，且两MTJ均为AP状态。

6.根据权利要求3所述的一种基于STT-MTJ的存算一体系统，其特征在于，所述放大电路包括第一放电回路和第二放电回路，所述第一放电回路的电流经过存储数据的MTJ，所述第二放电回路的电流经过参考MTJ单元。

7.根据权利要求3所述的一种基于STT-MTJ的存算一体系统，其特征在于，所述MTJ单元包括MTJ、控制管、第一PMOS管、第一NMOS管、第二PMOS管、第二NMOS管、第一读取控制电路和第二读取控制电路；

所述第一读取控制电路包括第一或门和第一或非门，所述第二读取控制电路包括第二或门和第二或非门；

所述第一或门的第一输入端输入第一信号，所述第一或门的第二输入端和第一或非门的第一输入端均输入使能信号，所述第一或非门的第二输入端输入第二信号，所述第一或门的输出端与第一PMOS管栅极连接，所述第一或非门的输出端与第一NMOS管的栅极连接，所述第一PMOS管的漏极与第一NMOS管的漏极连接，且作为第一节点；

所述第二或门的第一输入端输入第二信号，所述第二或门的第二输入端和第二或非门的第一输入端均输入使能信号，所述第二或非门的第二输入端输入第一信号，所述第二或门的输出端与第二PMOS管栅极连接，所述第二或非门的输出端与第二NMOS管的栅极连接，所述第二PMOS管的漏极与第二NMOS管的漏极连接，且作为第二节点；

所述MTJ和控制管串联在第一节点和第二节点之间，在写入数据时，所述使能信号为低电平。

8.一种芯片，其特征在于，包括时钟电路模块、静态随机存储器模块、时序控制模块、译码器模块和数据存算模块，所述数据存算模块采用权利要求1-7任一项所述的一种基于STT-MTJ的存算一体系统。

9.一种基于STT-MTJ的存算一体系统的控制方法，其特征在于，包括以下步骤：

获取地址信息，根据地址信息在存算一体阵列模块中获取两个存储数据对应的MTJ单元；

获取控制信息，根据控制信息控制MTJ单元对应的控制线和参考MTJ阵列对应的控制线；

读取MTJ单元的信息和参考MTJ阵列的信息，根据读取的信息获取两个存储数据的布尔逻辑。

10.根据权利要求9所述的种基于STT-MTJ的存算一体系统的控制方法，其特征在于，还包括数据写入步骤，具体为：

将单比特的数据同时写入存算一体阵列模块的两个MTJ单元中，且MTJ单元中MTJ的状态相反。

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