JP2009177306A - 磁気論理素子 - Google Patents
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Abstract
【解決手段】第1磁化固定層、第1絶縁層、磁化自由層、第2絶縁層、及び第2磁化固定層を積層してなる二重トンネル障壁素子を複数組み合わせて構成されたインバータ素子、NAND素子及びNOR素子によって構成した論理回路11と、磁化固定層と絶縁層と磁化自由層を積層し電流誘起磁化反転機構により動作する磁気メモリ素子を複数有するメモリ17とを同一基板上に混載し、同一の制御回路12から共通のクロックを取る。
【選択図】図1
Description
(プロセッサとメモリの混載集積回路への応用)
図1は、本発明のプロセッサとメモリの混載集積回路10の平面構造を示す図である。図中点線で囲まれた部分11が演算器、同様に点線で囲まれた部分12が制御回路で、図の上、下を横に貫くのがそれぞれアドレスバス13、データバス14である。これら2つのバス13,14は演算器、制御回路と接続され、更に、アドレスレジスタ15、データレジスタ16を介し、メインメモリ17と接続される。なお、図1では説明の都合上プロセッサ部を簡略化し、搭載する素子の代表として、以下に説明するNOT素子のみを示した。
図3は、本発明の磁気論理素子であるインバータ素子、NOTゲート30の平面構造を示す図である。258は入力端子、26は出力端子、251は電源端子である。242,243,244,245、及び246は、それぞれ磁化固定層、トンネルバリア、磁化自由層、トンネルバリア、及び磁化固定層である。また、252,253,254,255、及び256は、それぞれ磁化固定層、トンネルバリア、磁化自由層、トンネルバリア、及び磁化固定層である。このとき、それぞれの磁化自由層244,254が出力端子に接続される。図3では、磁化固定層の磁化の向きを黒矢印で、磁化自由層の磁化の向きを白矢印で示してある。このとき、4つある磁化固定層のうち、1つの磁化固定層256の磁化の向きが他に対し逆向きあることが重要である。
図4は、図3において説明したインバータ素子を組み合わせた、NANDゲート40の平面構造を示す図である。401,402は入力端子、403は出力端子、404は電源端子である。411,412,413,414、及び415は、それぞれ磁化固定層、トンネルバリア、磁化自由層、トンネルバリア、及び磁化固定層である。他の二重トンネル接合も同様の構成であるが、磁化固定層の磁化の向きが重要である。
図5は、図3において説明したインバータ素子を組み合わせた、NORゲート50の平面構造を示す図である。501,502は入力端子、503は出力端子、504は電源端子である。511,512,513,514、及び515は、それぞれ磁化固定層、トンネルバリア、磁化自由層、トンネルバリア、及び磁化固定層である。他の二重トンネル接合も同様の構成であるが、磁化固定層の磁化の向きが重要である。
11 演算器
12 制御回路
13 アドレスバス
14 データバス
15 アドレスレジスタ
16 データレジスタ
17 メインメモリ
23 ビット線
24 NOTゲート
25 データバス
26 出力端子
30 NOTゲート
40 NANDゲート
50 NORゲート
171 行アドレスデコーダ
172 列アドレスデコーダ
175 メモリセル
176 MOS−FET
221,222,241,247,251,257,258 電極
223,242,246,252,256 磁化固定層
224,243,245,253,255 トンネルバリア
225,244,254 磁化自由層
226 ワード線
251 電源端子
258 入力端子
401,402 入力端子
403 出力端子
404 電源端子
411,415,421,425,431,435,441,445 磁化固定層
412,414,422,424,432,434,442,444 トンネルバリア
413,423,433,443 磁化自由層
501,502 入力端子
503 出力端子
504 電源端子
511,515,521,525,531,535,541,545 磁化固定層
512,514,522,524,532,534,542,544 トンネルバリア
513,523,533,543 磁化自由層
Claims (6)
- 第1磁化固定層、第1絶縁層、磁化自由層、第2絶縁層、及び第2磁化固定層を積層してなる二重トンネル障壁素子を複数組み合わせて構成されたインバータ素子、NAND素子及びNOR素子を含むことを特徴とする論理回路。
- 請求項1記載の論理回路において、
前記インバータ素子は、第1及び第2の二重トンネル障壁素子と、信号入力端子と、信号出力端子と、電源端子と、グランドとを有し、
前記第1及び第2の二重トンネル障壁素子は並列に配置され、
前記第1及び第2の二重トンネル障壁素子の第1磁化固定層が前記信号入力端子と接続され、
前記第1の二重トンネル障壁素子の第2磁化固定層が前記電源端子に接続され、
前記第2の二重トンネル障壁素子の第2磁化固定層がグランドに接続され、
前記第1及び第2の二重トンネル障壁素子の磁化自由層が前記信号出力端子に接続され、
前記第1の二重トンネル障壁素子の第1磁化固定層の磁化の向きが他の磁化固定層の磁化の向きに対して反転しており、
電流誘起磁化反転機構により動作することを特徴とする論理回路。 - 請求項1記載の論理回路において、
前記NAND素子は、第1、第2、第3及び第4の二重トンネル障壁素子と、第1及び第2の信号入力端子と、信号出力端子と、電源端子と、グランドとを有し、
前記第1、第2の二重トンネル障壁素子の第1磁化固定層がそれぞれ第1、第2の信号入力端子に接続され、
前記第3、第4の二重トンネル障壁素子の第1磁化固定層がそれぞれ前記第1、第2の入力端子に接続され、
前記第1、第2の二重トンネル障壁素子の磁化自由層が互いに接続され、
前記第2の二重トンネル障壁素子の第2磁化固定層と前記第3、第4の二重トンネル障壁素子の磁化自由層が前記信号出力端子に接続され、
前記第3、第4の二重トンネル障壁素子の第2磁化固定層が前記電源端子に接続され、
前記第1の二重トンネル障壁素子の第2磁化固定層がグランドに接続され、
前記第3、第4の二重トンネル障壁素子の第1磁化固定層の磁化の向きが他の磁化固定層の磁化の向きに対して反転しており、
電流誘起磁化反転機構により動作することを特徴とする論理回路。 - 請求項1記載の論理回路において、
前記NOR素子は、第1、第2、第3及び第4の二重トンネル障壁素子と、第1及び第2の信号入力端子と、信号出力端子と、電源端子と、グランドとを有し、
前記第1、第2の二重トンネル障壁素子の第1磁化固定層がそれぞれ前記第1、第2の信号入力端子に接続され、
前記第3、第4の二重トンネル障壁素子の第1磁化固定層がそれぞれ前記第1、第2の入力端子に接続され、
前記第1、第2の二重トンネル障壁素子の磁化自由層と前記第3の二重トンネル障壁素子の第2磁化固定相が前記信号出力端子に接続され、
前記第3、第4の二重トンネル障壁素子の磁化自由層が互いに接続され、
前記第1、第2の二重トンネル障壁素子の第2磁化固定層が前記グランドに接続され、
前記第4の二重トンネル障壁素子の第2磁化固定層が電源端子に接続され、
前記第3、第4の二重トンネル障壁素子の第1磁化固定層の磁化の向きが他の磁化固定層の磁化の向きに対して反転しており、
電流誘起磁化反転機構により動作することを特徴とする論理回路。 - 磁化固定層と絶縁層と磁化自由層を積層してなり、電流誘起磁化反転機構により動作する磁気メモリ素子を複数有するメモリと、
第1磁化固定層、第1絶縁層、磁化自由層、第2絶縁層、及び第2磁化固定層を順次積層してなる二重トンネル障壁素子を複数組み合わせて構成されたインバータ素子、NAND素子及びNOR素子を含む論理回路と
を同一基板上に混載したことを特徴とする集積回路。 - 請求項5記載の集積回路において、前記メモリと前記論理回路は同一の制御回路から共通のクロックを取ることを特徴とする集積回路。
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