JPWO2012173279A1 - 不揮発磁性素子及び不揮発磁気装置 - Google Patents

Abstract

電圧で書き込みを行うことで低消費電力を実現し、かつ保持特性にも優れた不揮発磁気装置を提供する。不揮発磁気装置は、不揮発磁気メモリ素子（１００）を含む。不揮発磁気メモリ素子（１００）は、強磁性体からなる第１自由層（１１）と、前記第１自由層に接続して設けられた絶縁体からなる第１絶縁層（１２）と、前記第１絶縁層に隣接して設けられた帯電層（１３）と、前記帯電層に隣接して設けられた絶縁体からなる第２絶縁層（１４）と、前記第２絶縁層に隣接して設けられた注入層（１５）を含む。前記帯電層（１３）の電気抵抗率が前記第１絶縁層（１２）、及び前記第２絶縁層（１４）のいずれの電気抵抗率よりも小さく、前記注入層の電気抵抗率が前記第２絶縁層の電気抵抗率よりも小さい。

Description

本発明は、不揮発磁性素子及び不揮発磁気装置に関する。特に本発明は、電圧により情報の書き込みを行う不揮発磁気メモリ素子、磁気メモリ装置、及び電圧により論理構成の変更が可能である不揮発ロジック回路に関する。

ＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）におけるＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などの半導体メモリのスケーリングの限界を打破する手段として不揮発メモリによる既存の半導体メモリの置き換えが有望視されている。具体的な不揮発メモリとしてはＰＲＡＭ（Ｐｈａｓｅ Ｃｈａｎｇｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＲｅＲＡＭ（Ｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＭＲＡＭ（Ｍａｇｎｅｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などが提案されている。この中でＭＲＡＭは磁性体の磁化の方向で情報を記憶するメモリであり、高速性という観点で他のメモリに対して優位であることから、既存のワークメモリの置き換えが期待されている。
ＭＲＡＭは一部の市場で実用化されているものの、今後の市場規模拡大のための一番の課題は書き込み電流の低減である。これは書き込み電流が大きいと、セルを駆動するセルトランジスタのサイズが大きくなり、結果としてセルサイズが大きくなるためにビットコストが増大してしまうためである。また書き込み電流が大きいことは、動作時の消費電力の観点からも好ましくない。
現在実用化されているＭＲＡＭにおける書き込み方法としては、配線に電流を導入することによって誘起されるエールステッド磁場を用いて、その近傍に配置されたメモリ素子の磁化を反転させる方法が用いられている。しかしながらこの方法は数ｍＡ（ミリアンペア）の電流を用いる上、素子を微細化したときには書き込み電流はさらに増大してしまい、最先端のＣＭＯＳ世代への適用の点では好ましくない。
ＭＲＡＭの書き込み電流を低減する方法として、電流によって誘起されるスピントランスファートルクを用いる方式が有望視されており、活発な研究開発が行われている。スピントランスファートルクを用いた方式においては、磁性体の近傍に配置されるメタル配線に電流を導入するのではなく、磁性体に直接電流を導入することが特徴である。具体的な方法として、スピン注入磁化反転現象（Ｃｕｒｒｅｎｔ−ｉｎｄｕｃｅｄ Ｍａｇｎｅｔｉｚａｔｉｏｎ Ｓｗｉｔｃｈｉｎｇ）と電流誘起磁壁移動現象（Ｃｕｒｒｅｎｔ−ｉｎｄｕｃｅｄ Ｄｏｍａｉｎｗａｌｌ ｍｏｔｉｏｎ）を書き込みに用いたＭＲＡＭ素子が提案されている。両者とも、素子サイズの微細化に伴って書き込み電流は低減する。すなわち書き込み電流はスケーラブルである。従って、従来のエールステッド磁場を用いた方法に比べて格段に小さな電流での書き込み動作が期待される。しかしながら、いずれにしてもこれらの方法も書き込みに電流を用いる点では、エールステッド磁場を用いる方法と変わらない。
ところで近年、磁場或いは電流ではなく電圧を用いることで強磁性体の磁気的な性質、例えば磁気異方性や飽和磁化の大きさを変調させることができることが報告されている（非特許文献１、非特許文献２参照）。書き込みに電流ではなく電圧を用いることができれば、書き込みの際の消費電力は格段に抑えることができる。電圧を用いて書き込みを行うＭＲＡＭは特許文献１に開示されている。

特開２００３−７９８０号公報

Ｓｃｉｅｎｃｅ，ｖｏｌ．３０１，ｐ．９４３（２００３）． Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ Ｅｘｐｒｅｓｓ，ｖｏｌ．２，ｐ．０６３００１（２００９）． Ｐｈｙｓｉｃａｌ Ｒｅｖｉｅｗ Ｌｅｔｔｅｒｓ，ｖｏｌ．１０２，ｐ．２４７２０３（２００９）．

しかしながら特許文献１に開示されているＭＲＡＭでは、電圧を用いて磁性体の磁化方向を変化させる方法は述べられているが、電圧によって変化した磁性体の磁化方向をその方向で保持する方法については述べられていない。すなわち、不揮発メモリとして必要な十分な保持特性を実現することが困難である。
本発明は、電圧で書き込みを行うことで低消費電力を実現でき、かつ保持特性にも優れた不揮発メモリ素子を提供する。
また、本発明は、電圧で書き込みを行うことで低消費電力を実現でき、かつ保持特性にも優れた不揮発磁気装置を提供する。
また、本発明は、電圧で書き込みを行うことで低消費電力を実現し、かつ保持特性にも優れた磁気メモリ装置（ＭＲＡＭ）を提供する。
また、本発明は、電圧によって論理構成を変更し、それを不揮発に保持することのできる不揮発ロジック回路を提供する。

本発明によれば、絶縁体からなる第１絶縁層と、前記第１絶縁層の一方の側に形成された強磁性体からなる第１自由層と、前記第１絶縁層の他方の側に前記第１自由層と対向して形成された電荷を蓄積する帯電層と、前記帯電層の一方の側に前記第１の絶縁層と対向して形成された絶縁体からなる第２絶縁層と、前記第２絶縁層の一方の側に前記帯電層と対向して形成された注入層を含み、前記帯電層の電気抵抗率が前記第１絶縁層、及び前記第２絶縁層のいずれよりも小さく、前記注入層の電気抵抗率が前記第２絶縁層よりも小さいことを特徴とする不揮発磁性素子が得られる。
本発明の一実施態様では、更に、不揮発磁性素子は、絶縁体から構成される第３絶縁層と、前記第３絶縁層の一方の側に形成された強磁性体からなる参照層を含む。前記参照層と前記第１自由層とは前記第３絶縁層に対し互いに反対側に配置される。
本発明の一実施態様では、前記注入層は第１の端子に接続され、前記第１自由層は第２の端子に接続され、前記参照層、または前記帯電層のいずれか一方が第３の端子に接続される。
本発明の一実施態様では、前記第１自由層は、磁化方向が可変な第１領域と磁化方向が固定された第２領域からなる。
本発明の一実施態様では、前記注入層は、ソース領域とチャネル領域とドレイン領域からなる。
本発明の一実施態様では、前記帯電層は、強磁性体から構成され、方向が固定された磁化を有している。
本発明の一実施態様では、前記第３絶縁層の他方の側に前記参照層とに対向して形成された第２自由層を含む。
本発明の一実施態様では、不揮発磁性素子は、強磁性体から構成され前記第１自由層に磁束を印加するバイアス層を含む。
また、本発明によれば、絶縁体からなる第１絶縁層と、前記第１絶縁層の一方の側に形成された強磁性体からなる第１自由層と、前記第１絶縁層の他方の側に前記第１自由層と対向して形成された電荷を蓄積する帯電層と、前記帯電層の一方の側に前記第１の絶縁層と対向して形成された第２絶縁層と、前記第２絶縁層の一方の側に前記帯電層と対向して形成された注入層を含み、前記帯電層の電気抵抗率が前記第１絶縁層、及び前記第２絶縁層のいずれよりも小さく、前記注入層の電気抵抗率が前記第２絶縁層よりも小さい不揮発磁性素子を含む不揮発磁気装置が得られる。
一実施態様では、不揮発磁性素子として、不揮発磁気メモリ素子が使用され、磁気メモリ装置が得られる。
別の一実施態様では、不揮発磁性素子として、不揮発磁性ロジック素子が使用され、ロジック回路が得られる。

本発明に係る不揮発磁性素子においては、電圧で書き込みを行う。書き込みは帯電層への電荷の蓄積で行われ、そこで消費する電流は無視できるほど小さいので非常に小さな消費電力での書込みが可能となる。一方で読み出しにはＴＭＲ効果を用いるので従来のＭＲＡＭと同等のアクセス時間が実現できる。
本発明に係る不揮発磁気装置は、本発明に係る不揮発磁性素子を有しているので、不揮発磁気装置が磁気メモリ装置の場合には、高速のランダムアクセス周波数を維持した上で、消費電力が非常に低い磁気メモリ装置が提供できる。
本発明に係る不揮発磁気装置は、本発明に係る不揮発磁性素子を有しているので、不揮発磁気装置がロジック回路の場合には、電圧により論理構成の変更が可能であると共に、論理演算の結果を不揮発に保持することができるロジック回路が得られる。

図１は、本発明の実施形態に係る磁気メモリ素子１００の代表的な構造を模式的に示した断面図である。
図２Ａは、実施形態に係る磁気メモリ素子１００のメモリ状態（１）を概念的に示した断面図で、「０」状態を示す。
図２Ｂは、実施形態に係る磁気メモリ素子１００のメモリ状態（１）を概念的に示した断面図で、「１」状態を示す。
図３Ａは、実施形態に係る磁気メモリ素子１００のメモリ状態（２）を概念的に示した断面図で、「０」状態を示す。
図３Ｂは、実施形態に係る磁気メモリ素子１００のメモリ状態（２）を概念的に示した断面図で、「１」状態を示す。
図４Ａは、実施形態に係る磁気メモリ素子１００のメモリ状態（３）を概念的に示した断面図で、「０」状態を示す。
図４Ｂは、実施形態に係る磁気メモリ素子１００のメモリ状態（３）を概念的に示した断面図で、「１」状態を示す。
図５Ａは、実施形態に係る磁気メモリ素子１００のメモリ状態（４）を概念的に示した断面図で、「０」状態を示す。
図５Ｂは、実施形態に係る磁気メモリ素子１００のメモリ状態（４）を概念的に示した断面図で、「１」状態を示す。
図６Ａは、実施形態に係る磁気メモリ素子１００のメモリ状態（５）を概念的に示した断面図で、「０」状態を示す。
図６Ｂは、実施形態に係る磁気メモリ素子１００のメモリ状態（５）を概念的に示した断面図で、「１」状態を示す。
図７Ａは、実施形態に係る磁気メモリ素子１００のメモリ状態（６）を概念的に示した断面図で、「０」状態を示す。
図７Ｂは、実施形態に係る磁気メモリ素子１００のメモリ状態（６）を概念的に示した断面図で、「１」状態を示す。
図８Ａは、実施形態に係る磁気メモリ素子１００のメモリ状態（７）を概念的に示した断面図で、「０」状態を示す。
図８Ｂは、実施形態に係る磁気メモリ素子１００のメモリ状態（７）を概念的に示した断面図で、「１」状態を示す。
図９Ａは、実施形態に係る磁気メモリ素子１００のメモリ状態（８）を概念的に示した断面図で、「０」状態を示す。
図９Ｂは、実施形態に係る磁気メモリ素子１００のメモリ状態（８）を概念的に示した断面図で、「１」状態を示す。
図１０Ａは、実施形態に係る読み出し方法（１）について説明するための断面図である。
図１０Ｂは、実施形態に係る読み出し方法（１）について説明するための別の断面図である。
図１１Ａは、実施形態に係る読み出し方法（２）について説明するための断面図である。
図１１Ｂは、実施形態に係る読み出し方法（２）について説明するための別の断面図である。
図１２Ａは、実施形態に係る読み出し方法（３）について説明するための断面図である。
図１２Ｂは、実施形態に係る読み出し方法（３）について説明するための別の断面図である。
図１３Ａは、実施形態に係る読み出し方法（４）について説明するための断面図である。
図１３Ｂは、実施形態に係る読み出し方法（４）について説明するための別の断面図である。
図１４Ａは、実施形態に係る書き込み方法（１）について説明するための断面図である。
図１４Ｂは、実施形態に係る書き込み方法（１）について説明するための別の断面図である。
図１５Ａは、実施形態に係る書き込み方法（２）について説明するための断面図である。
図１５Ｂは、実施形態に係る書き込み方法（２）について説明するための別の断面図である。
図１６Ａは、強磁性体に電圧Ｖ１が印加されたときの磁化曲線を模式的に示している。
図１６Ｂは、強磁性体に電圧Ｖ２が印加されたときの磁化曲線を模式的に示している。
図１７は、実施形態に係る磁気メモリセル１１０の１ビット分の回路の構成例を示す回路図である。
図１８は、実施形態に係る磁気メモリ装置１５０の構成の一例を示すブロック図である。
図１９は、実施例の磁気メモリ素子の構造を模式的に示す断面図である。
図２０は、実施例の磁気メモリ素子の第１自由層（Ｃｏ）の反転磁界の電圧依存性を示す図である。
図２１は、実施形態に係る磁気メモリ素子１００の第１の変形例の構造を模式的に示している。
図２２は、実施形態に係る磁気メモリ素子の第２の変形例（１）の構造を模式的に示している。
図２３は、実施形態に係る磁気メモリ素子の第２の変形例（２）の構造を模式的に示している。
図２４は、実施形態に係る磁気メモリ素子の第３の変形例の構造を模式的に示している。
図２５は、実施形態に係る磁気メモリ素子の第４の変形例の構造を模式的に示している。
図２６は、実施形態に係る磁気メモリ素子の第５の変形例（１）の構造を模式的に示している。
図２７は、実施形態に係る磁気メモリ素子の第５の変形例（２）の構造を模式的に示している。
図２８は、実施形態に係る磁気メモリ素子の第５の変形例（３）の構造を模式的に示している。
図２９は、実施形態に係る磁気メモリ素子の第６の変形例（１）の構造を模式的に示している。
図３０は、実施形態に係る磁気メモリ素子の第６の変形例（２）の構造を模式的に示している。
図３１は、実施形態に係る磁気メモリ素子の第６の変形例（３）の構造を模式的に示している。
図３２は、実施形態に係る磁気メモリ素子の第７の変形例（１）の構造を模式的に示している。
図３３Ａは、実施形態に係る磁気メモリ素子の第７の変形例（１）のメモリ状態「０」における第１自由層１１の磁区構造を示したｘ−ｙ平面図である。
図３３Ｂは、実施形態に係る磁気メモリ素子の第７の変形例（１）のメモリ状態「１」における第１自由層１１の磁区構造を示したｘ−ｙ平面図である。
図３４は、実施形態に係る磁気メモリ素子の第７の変形例（２）の構造を模式的に示している。
図３５Ａは、実施形態に係る磁気メモリ素子の第７の変形例（２）のメモリ状態「０」における第１自由層１１の磁区構造を示したｘ−ｙ平面図である。
図３５Ｂは、実施形態に係る磁気メモリ素子の第７の変形例（２）のメモリ状態「１」における第１自由層１１の磁区構造を示したｘ−ｙ平面図である。
図３６Ａは、他の実施の形態であるＮＯＲロジックの一部を示す。
図３６Ｂは、他の実施の形態であるＮＯＲロジックの一部を示す。
図３６Ｃは、他の実施の形態であるＮＯＲロジックの一部を示す。
図３６Ｄは、他の実施の形態であるＮＯＲロジックの一部を示す。
図３７Ａは、他の実施の形態であるＮＡＮＤロジックの一部を示す。
図３７Ｂは、他の実施の形態であるＮＡＮＤロジックの一部を示す。
図３７Ｃは、他の実施の形態であるＮＡＮＤロジックの一部を示す。
図３７Ｄは、他の実施の形態であるＮＡＮＤロジックの一部を示す。

本発明に係る不揮発磁気装置の具体的な実施形態として、磁気メモリ装置とロジック回路が挙げられる。実施形態の不揮発磁気装置には、不揮発磁性素子が使用される。磁気メモリ装置に使用される不揮発磁性素子には、不揮発磁気メモリ素子が使用される。明細書では、不揮発磁気メモリ素子を単に磁気メモリ素子とも称する。ロジック回路に使用される不揮発磁性素子は、不揮発磁性ロジック素子である。本明細書では、不揮発磁性ロジック素子を単に磁性ロジック素子とも称する。
本明細書では、主に磁気メモリ装置について詳細に説明される。本発明に係る磁気メモリ装置は、アレイ状に配置された複数の磁気メモリセルを有しており、各磁気メモリセルは磁気メモリ素子（不揮発磁気メモリ素子）を有している。本発明は当該磁気メモリ装置の構造に関する。
第１の実施形態
（構造）
図１は本実施形態に係る磁気メモリ素子１００の代表的な構造を模式的に示した断面図である。図１において、ｘ軸は基板平行方向、ｚ軸は基板垂直方向である。
本実施形態に係る磁気メモリ素子１００は少なくとも第１自由層１１、第１絶縁層（第１非磁性層ともいう）１２、帯電層１３、第２絶縁層（第２非磁性層ともいう）１４、及び注入層１５を具備する。これらの層の積層構造は、図示していない基板上に形成される。この実施形態の説明では、基板の上方に各層が形成されるものとして説明するが、基板の下方に積層されてもよい。また必須ではないが、参照層２１、及び第３絶縁層２２が設けられる。参照層２１、第３絶縁層（第３非磁性層ともいう）２２が設けられない構成については後述される。
第１自由層１１は強磁性体から構成される。また第１自由層１１は方向が可変である磁化を有する。第１自由層は、磁化自由層又は自由磁性層と称することもできる。
第１絶縁層１２は絶縁体から構成される。また第１絶縁層１２は第１自由層１１に電気的に接続して設けられる。図１に示される例では第１絶縁層１２は第１自由層１１に隣接して設けられている。但し第１絶縁層１２は第１自由層１１に対して電気的に接続して設けられればよく、必ずしも隣接して設けられる必要はない。第１絶縁層１２が第１自由層１１に対して隣接せずに設けられる例については後述される。
帯電層１３は第１絶縁層１２、及び後述される第２絶縁層１３に比べて電気抵抗の低い材料により構成される。例えば帯電層１３は導電体により構成される。また帯電層１３は第１絶縁層１２に隣接して第１自由層１１と反対側に設けられる。
第２絶縁層１４は絶縁体から構成される。また第２絶縁層１４は帯電層１３に隣接して第１絶縁層１３とは反対側に設けられる。
注入層１５は前記第２絶縁層１４よりも電気抵抗の低い材料により構成される。また注入層１５は第２絶縁層１４に隣接して帯電層１３と反対側に設けられる。
第３絶縁層２２は絶縁体から構成される。また第３絶縁層２２は第１自由層１１に隣接して第１絶縁層１２と反対側に設けられる。
参照層２１は強磁性体から構成される。また参照層２１は第３絶縁層２２に隣接して第１自由層１１と反対側に設けられる。また参照層２１は磁化方向が一方向に固定された磁化を有する。
すなわち、本実施形態に係る磁気メモリ素子は典型的には、参照層２１、第３絶縁層２２、第１自由層１１、第１絶縁層１２、帯電層１３、第２絶縁層１４、及び注入層１５がこの順に積層して設けられる。
また上述の第１自由層１１、第１絶縁層１２、帯電層１３、第２絶縁層１４、注入層１５、参照層２１、及び第３絶縁層２２は、後に述べられる機能を失わない範囲であれば複数の層からなる積層膜であっても構わない。
また注入層１５は第１端子Ｔ１を介して後述する磁気メモリセル１１０を構成する回路へと接続される。また第１自由層１１は第２端子Ｔ２を介して磁気メモリセル１１０を構成する回路へと接続される。また参照層２１は第３端子Ｔ３を介して磁気メモリセル１１０を構成する回路へと接続される。ただし、これらの注入層１５、第１自由層１１、及び参照層２１と第１端子Ｔ１、第２端子Ｔ２、及び第３端子Ｔ３の間に、導電性の層が挿入されても構わない。上述のように、当該磁気メモリ素子１００は典型的には３端子以上の素子となる。
（メモリ状態）
次に本実施形態に係る磁気メモリ素子１００のメモリ状態について説明する。
本実施形態に係る磁気メモリ素子１００においては、帯電層１３に蓄積された電荷の有無、或いは電荷の符号によって情報を記憶する。すなわち帯電層１３における電荷の有無、或いは電荷の符号が格納される情報に対応する。
図２Ａ、図２Ｂは本実施形態に係る磁気メモリ素子１００のメモリ状態を概念的に示した断面図である。図では簡単のために第１自由層１１、第１絶縁層１２、及び帯電層１３のみが示されている。
図２Ａは「０」状態、図２Ｂは「１」状態での帯電層１３、及び第１自由層１１の状態を模式的に示している。図２Ａの「０」状態では帯電層１３には電子ｅが蓄積されている。またこの帯電層１３に蓄積された電子ｅが作る電場によって第１自由層１１の磁化は＋ｚ方向を向いている。一方図２Ｂの「１」状態では帯電層１３には電子ｅが蓄積されていない。このとき第１自由層１１には電場が印加されず、磁化は＋ｘ方向を向いている。このように帯電層１３における電荷の有無、及び符号に対応して第１自由層１１の磁化方向が変化することが本実施形態の特徴である。
また本実施形態に係る磁気メモリ素子１００におけるメモリ状態の電気、磁気的な構成は図２Ａ、図２Ｂで示された限りではない。
例えば図３Ａ、図３Ｂに示されるような電気、磁気的な構成によってメモリ情報を格納してもよい。図３Ａに示された「０」状態においては帯電層１３には電子ｅが蓄積され、それによって形成される電場で第１自由層１１の磁化は＋ｘ方向を向き、一方図３Ｂに示された「１」状態においては帯電層１３には電荷が蓄積されず、第１自由層１１の磁化は＋ｚ方向を向いている。
また、例えば図４Ａ、図４Ｂに示されるような電気、磁気的な構成によってメモリ情報を格納してもよい。図４Ａに示された「０」状態においては帯電層１３にはホールｈが蓄積され、それによって形成される電場で第１自由層１１の磁化は＋ｚ方向を向き、一方図４Ｂに示された「１」状態においては帯電層１３には電荷が蓄積されず、第１自由層１１の磁化は＋ｘ方向を向いている。
また、例えば図５Ａ、図５Ｂに示されるような電気、磁気的な構成によってメモリ情報を格納してもよい。図５Ａに示された「０」状態においては帯電層１３にはホールｈが蓄積され、それによって形成される電場で第１自由層１１の磁化は＋ｘ方向を向き、一方図５Ｂに示された「１」状態においては帯電層１３には電荷が蓄積されず、第１自由層１１の磁化は＋ｚ方向を向いている。
また、例えば図６Ａ、図６Ｂに示されるような電気、磁気的な構成によってメモリ情報を格納してもよい。図６Ａに示された「０」状態においては帯電層１３には電子ｅが蓄積され、それによって形成される電場で第１自由層１１の磁化は＋ｚ方向を向き、一方図６Ｂに示された「１」状態においては帯電層１３にはホールｈが蓄積され、それによって形成される電場で第１自由層１１の磁化は＋ｘ方向を向いている。
また、例えば図７Ａ、図７Ｂに示されるような電気、磁気的な構成によってメモリ情報を格納してもよい。図７Ａに示された「０」状態においては帯電層１３には電子ｅが蓄積され、それによって形成される電場で第１自由層１１の磁化は＋ｘ方向を向き、一方図７Ｂに示された「１」状態においては帯電層１３にはホールｈが蓄積され、それによって形成される電場で第１自由層１１の磁化は＋ｚ方向を向いている。
また、例えば図８Ａ、図８Ｂに示されるような電気、磁気的な構成によってメモリ情報を格納してもよい。図８Ａに示された「０」状態においては帯電層１３にはホールｈが蓄積され、それによって形成される電場で第１自由層１１の磁化は＋ｚ方向を向き、一方図８Ｂに示された「１」状態においては帯電層１３には電子ｅが蓄積され、それによって形成される電場で第１自由層１１の磁化は＋ｘ方向を向いている。
また、例えば図９Ａ、図９Ｂに示されるような電気、磁気的な構成によってメモリ情報を格納してもよい。図９Ａに示された「０」状態においては帯電層１３にはホールｈが蓄積され、それによって形成される電場で第１自由層１１の磁化は＋ｘ方向を向き、一方図７Ｂに示された「１」状態においては帯電層１３には電子ｅが蓄積され、それによって形成される電場で第１自由層１１の磁化は＋ｚ方向を向いている。
このように帯電層１３における電荷の有無、及び電荷の符号と、第１自由層１１における磁化の方向の関係には任意性があり、第１自由層１１の材料、及び全体構造によって製造者が自由に設計することができる。
なお、図２Ａ、２Ｂ乃至図９Ａ、９Ｂでは、第１自由層１１の磁化は＋ｘ、＋ｚ方向に完全に平行になるものとして描かれているが、実際にはそれぞれ＋ｘ成分、＋ｚ成分を有していればよく、＋ｘ方向と＋ｚ方向の間での磁化方向の９０度の差は必須ではない。
（読み出し方法）
次に本実施形態に係る磁気メモリ素子１００に格納された情報の読み出し方法について図１０Ａ、１０Ｂ乃至図１３Ａ、１３Ｂを用いて説明する。
本実施形態に係る磁気メモリ素子１００においては、第１自由層１１、第３絶縁層２２、及び参照層２１から構成される磁気トンネル接合（Ｍａｇｎｅｔｉｃ Ｔｕｎｎｅｌ Ｊｕｎｃｔｉｏｎ；ＭＴＪ）におけるトンネル磁気抵抗効果（Ｔｕｎｎｅｌ Ｍａｇｎｅｔｏ−Ｒｅｓｉｓｔａｎｃｅ ｅｆｆｅｃｔ；ＴＭＲ効果）を用いることで情報の読み出しを行う。図１０Ａ、１０Ｂ乃至図１３Ａ、１３Ｂはその具体的な方法の一例を模式的に示した断面図である。なお、図１０Ａ、１０Ｂ乃至図１３Ａ、１３Ｂでは、第１自由層１１の磁化の向きは、図２Ａ、図２Ｂに示されたように、「０」状態のときに＋ｚ方向、「１」状態のときに＋ｘ方向を取るものとして描かれている。図３Ａ、図３Ｂ乃至図９Ａ、９Ｂで示されたように第１自由層１１の磁化の向きと格納される情報の対応はこの限りではないが、これらの場合の読み出し方法については自明であるので省略する。
図１０Ａ、１０Ｂに示される例においては、参照層２１は＋ｘ方向に固定された磁化を有している。この場合、図１０Ｂに示された「１」状態においては、第１自由層１１と参照層２１の磁化は平行配置となり、低抵抗状態が実現される。一方図１０Ａに示された「０」状態においては、第１自由層１１と参照層２１の磁化は垂直配置となり、高抵抗状態が実現される。
また図１１Ａ、図１１Ｂ乃至図１３Ａ、図１３Ｂのような磁化配置を用いてもＴＭＲ効果を用いて第１自由層１１の磁化の向きを当該ＭＴＪの抵抗差として読み出すことが可能である。
図１１Ａ、図１１Ｂでは参照層１１の磁化は−ｘ方向に固定されている。この場合、図１１Ａに示される「０」状態においては第１自由層１１の磁化と参照層２１の磁化は垂直配置となり、一方図１１Ｂに示される「１」状態においては第１自由層１１の磁化と参照層２１の磁化は反平行配置となる。従って、前者が低抵抗状態、後者が高抵抗状態となる。
図１２Ａ、図１２Ｂでは参照層１１の磁化は＋ｚ方向に固定されている。この場合、図１２Ａに示される「０」状態においては第１自由層１１の磁化と参照層２１の磁化は平行配置となり、一方図１２Ｂに示される「１」状態においては第１自由層１１の磁化と参照層２１の磁化は垂直方向となる。従って、前者が低抵抗状態、後者が高抵抗状態となる。
図１３Ａ、図１３Ｂでは参照層１１の磁化は−ｚ方向に固定されている。この場合、図１３Ａに示される「０」状態においては第１自由層１１の磁化と参照層２１の磁化は反平行配置となり、一方図１３Ｂに示される「１」状態においては第１自由層１１の磁化と参照層２１の磁化は垂直方向となる。従って、前者が高抵抗状態、後者が低抵抗状態となる。
このように参照層１１の固定磁化の方向によって、「０」状態、「１」状態のどちらを平行配置、垂直配置、及び反平行配置とし、どちらを低抵抗状態、高抵抗状態とするかを任意に設計することができる。
（書き込み方法）
次に本実施形態に係る磁気メモリ素子１００への情報の書き込み方法について図１４Ａ、図１４Ｂ、図１５Ａ、図１５Ｂを用いて説明する。
本実施形態に係る磁気メモリ素子１００においては注入層１５を用いて帯電層１３に電荷を出し入れすることで情報の書き込みを行う。図１４Ａ、図１４Ｂ、図１５Ａ、図１５Ｂはその具体的な方法を模式的に示している。
図１４Ａ、図１４Ｂに示された方法では、「０」書き込みを行う際には図１４Ａに示されるように注入層１５に負電圧を印加する。このとき注入層１５から帯電層１３にＴＭＲ効果により電子が流れ、帯電層１３に電子ｅが蓄積される。一方「１」書き込みを行う際には図１４Ｂに示されるように注入層１５に正電圧を印加する。このとき帯電層１３から注入層１５にＴＭＲ効果により電子が流れ、帯電層１３の電子ｅが放出される。
また図１５Ａ、図１５Ｂに示された方法では、「０」書き込みを行う際には図１５Ａに示されるように注入層１５に正電圧を印加する。このとき帯電層１３から注入層１５にＴＭＲ効果により電子ｅが流れ、帯電層１３にホールｈが蓄積される。一方「１」書き込みを行う際には図１４Ｂに示されるように注入層１５に負電圧を印加する。このとき注入層１５から帯電層１３にＴＭＲ効果により電子が流れ、帯電層１３のホールｈが放出される。
このように注入層１５に正負の電圧を印加することによって帯電層１３に蓄積される電荷量、及び符号をコントロールすることで当該磁気メモリ素子１００への情報の書き込みを行うことができる。
また、図１４Ａ、図１４Ｂ、図１５Ａ、図１５Ｂでは注入層１５と帯電層１３の間での第２絶縁層１４を介したトンネル電流による書き込み方法を示したが、この他に帯電層１３と第１自由層１１での第１絶縁層１２を介したトンネル電流を用いて情報の書き込みを行うことも可能である。さらにはこれらを併用することも可能である。
さらには、注入層１５と帯電層１３の間、及び帯電層１３と第１自由層１１の間でのトンネル電流を用いることなく帯電層１３に電荷を蓄積する方法も可能である。この具体的な方法については後述される。
（原理）
次に本実施形態に係る磁気メモリ素子１００における動作方法で用いる原理について、図１６Ａ、図１６Ｂを用いて説明する。
本実施形態に係る磁気メモリ素子１００においては、情報の書き込み、及び保持に、電圧による磁気異方性の変調効果を用いる。図１６Ａ、図１６Ｂは電圧による磁気異方性の変調効果を概念的に示している。図１６Ａ、図１６Ｂはある強磁性体にそれぞれ電圧Ｖ１、電圧Ｖ２が印加されたときの磁化曲線を模式的に示している。以下の説明ではこれらの磁化曲線の横軸は基板垂直方向の磁場であるものとするが、基板平行方向であっても構わない。
適切に設計された強磁性体に電圧を印加した場合、その強磁性体の磁気異方性が変化することが知られている。本実施形態においては、第１自由層１１にこの磁気異方性の変化が大きく、異方性の方向が変化する材料、及び構成を用いる。すなわち、例えば図１６Ａに示されるように電圧Ｖ１が印加された場合、磁気異方性は基板垂直方向に付与され、ゼロ磁場において磁化は基板垂直方向を向く。一方図１６Ｂに示されるように電圧Ｖ２が印加された場合、磁気異方性は基板面内方向に付与され、ゼロ磁場において磁化の垂直方向成分はゼロで、磁化は基板平行方向を向く。すなわち外部から印加される電圧（電場）によって第１自由層１１の磁化のゼロ磁場における方向が変化する。
本実施形態においては、この電場が帯電層１３に蓄積された電荷によって生成される。すなわち帯電層１３における電荷の有無、及び符号によって第１自由層１１の位置に誘起される電場が変化し、これによって第１自由層１１の磁化の向きが変化する。そしてこの磁化の向きは、参照層２１、第３非磁性層２２、及び第１自由層１１からなるＭＴＪにおいて読み出される。すなわち、情報の記憶は帯電層１３における電荷の蓄積で行われ、書き込みには電流ではなく電圧が用いられる。この点で当該磁気メモリ装置はＤＲＡＭやＦｌａｓｈメモリと類似している。一方情報の読み出しにはＴＭＲ効果を用いる。この点ではＭＲＡＭと類似している。
なお、強磁性体においては、磁気異方性の方向や大きさの他、飽和磁化の値やスピン偏極率に関連した電子構造なども印加される電圧によって変化することが知られている。従って、本実施形態においては必ずしも第１自由層１１において外部からの電場で変化するものが磁気異方性の方向である必要はなく、例えば飽和磁化や電子構造であっても構わない。飽和磁化や電子構造の変化は、上述の原理と同様にＴＭＲ効果に反映されるので、同様なＭＴＪ構造によって読み出しを行うことができる。
（回路構成）
次に、本実施形態に係る磁気メモリ素子１００を有する磁気メモリセル１１０に書き込み電圧及び読み出し電流を導入するための回路構成について説明する。
図１７は、磁気メモリセル１１０の１ビット分の回路の構成例を示している。図１７に示される例では、磁気記憶素子１００は３端子の素子となっており、第１ＭＯＳトランジスタＭ１、第２ＭＯＳトランジスタ、ワード線ＷＬ、グラウンド線ＧＮＤ、及び書き込みビット線ＷＢＬ、読み出しビット線ＲＢＬに接続されている。具体的には、注入層１５に繋がる第１端子Ｔ１はＭＯＳトランジスタＭ１を介して書き込みビット線ＷＢＬに接続され、またＭＯＳトランジスタＭ１のゲートがワード線ＷＬに接続される。第１自由層１１に繋がる第２端子Ｔ２はグラウンド線ＧＮＤに、参照層２１に繋がる第３端子Ｔ３は読み出しビット線ＲＢＬに接続される。
データ書き込み時は、ワード線ＷＬはＨｉｇｈレベルに設定され、第１ＭＯＳトランジスタＭ１がＯＮになる。また書き込みビット線ＷＢＬの電圧が適当な値に設定される。これによって第１端子Ｔ１の電圧が適切に設定され、データの書き込みが行われる。
データ読み出し時は、ワード線ＷＬがＨｉｇｈレベルに設定され、第２ＭＯＳトランジスタＭ２がＯＮになる。また読み出しビット線ＲＢＬが適切な電位に設定される。これによって第２端子Ｔ２と第３端子Ｔ３の間で電流が流れ、ＴＭＲ効果を用いた読み出しが行われる。
図１８は、本実施形態に係る磁気メモリ装置１５０の構成の一例を示すブロック図である。磁気メモリ１５０装置は、メモリセルアレイ１１５、Ｘドライバ１２０、Ｙドライバ１３０、コントローラ１４０を備えている。メモリセルアレイ１１５は、アレイ状に配置された複数の磁気メモリセル１１０を有している。磁気メモリセル１１０の各々は、上述の磁気メモリ素子１００を有している。既出の図１７で示されたように、各磁気メモリセル１１０は、ワード線ＷＬ、グラウンド線ＧＮＤ、及び書き込みビット線対ＷＢＬ、読み出しビット線ＲＢＬに接続されている。Ｘドライバ１２０は、複数のワード線ＷＬに接続されており、それら複数のワード線ＷＬのうちアクセス対象の磁気メモリセル１１０につながる選択ワード線を駆動する。Ｙドライバ１３０は、複数の書き込みビット線ＷＢＬ、読み出しビット線ＲＢＬに接続されており、各ビット線をデータ書き込みあるいはデータ読み出しに応じた状態に設定する。コントローラ１４０は、データ書き込みあるいはデータ読み出しに応じて、Ｘドライバ１２０とＹドライバ１３０のそれぞれを制御する。
なお、図１７、図１８で示されたセル回路図、及び回路ブロック図は、本実施形態に係る磁気メモリ装置１５０を実現するための一例であり、他の構成を用いても実施することが可能である。
（材料）
次に本実施形態に係る磁気メモリ素子１００を構成する各レイヤーに用いる材料について説明する。
第１自由層１１、参照層２１は強磁性体により構成され、例えばＦｅ，Ｃｏ，Ｎｉを含有した様々な材料を用いることができる。具体的にはＦｅ、Ｃｏ、Ｎｉ、Ｆｅ−Ｃｏ、Ｆｅ−Ｎｉ、Ｆｅ−Ｂ、Ｃｏ−Ｂ、Ｆｅ−Ｃｏ−Ｂ、Ｆｅ−Ｎｉ−Ｂなどが例示される。
第１非磁性層１２、第２非磁性層１４、第３非磁性層２２は絶縁体により構成される。具体的にはＳｉ−Ｏ、Ｓｉ−Ｎ、Ａｌ−Ｏ、Ａｌ−Ｎ、Ｍｇ−Ｏ、Ｈｆ−Ｏ、Ｔｉ−Ｏなどが例示される。ここで、Ｓｉ−Ｏの表示はＳｉとＯとの化合物を意味しており、この種の同様の他の表示も、それぞれ化合物を表している。
帯電層１３は第１非磁性層１２、第２非磁性層１４よりも電気抵抗の低い材料により構成され、あらゆる金属材料を用いることができるほか、半導体、絶縁体の性質を持つ材料であっても構わない。具体的にはＡｌ、Ｃｕ、Ｔｉ、Ｚｒ、Ｔａ、Ｗ、Ｒｕ、Ｐｏｌｙ−Ｓｉ、Ｓｉ−Ｎ、Ａｌ−Ｎ、Ｔｉ−Ｎ、Ｚｒ−Ｎなどが例示される。
注入層１５は第２非磁性層１４よりも電気抵抗の低い材料により構成され、あらゆる金属材料を用いることができるほか、半導体の性質を持つ材料であっても構わない。具体的にはＡｌ、Ｃｕ、Ｔｉ、Ｚｒ、Ｔａ、Ｗ、Ｒｕ、Ｐｏｌｙ−Ｓｉ、Ａｌ−Ｎ、Ｔｉ−Ｎ、Ｓｉ、Ｇｅ、Ｃなどが例示される。
本実施形態に係る磁気メモリ素子１００の具体的な膜構成としては例えば以下のような構成を用いることで実施が可能である。括弧内は膜厚で、注入層及び参照層は多層の積層膜である。
・注入層１５：Ｔａ（１−１０ｎｍ）／Ｃｕ（１−３０ｎｍ）／Ｔａ（１−１０ｎｍ）
・第２絶縁層１４：Ｓｉ−Ｏ（０．５−３．０ｎｍ）
・帯電層１３：Ｃｕ（０．１−５ｎｍ）
・第１絶縁層１２：Ｈｆ−Ｏ（１−１０ｎｍ）
・第１自由層１１：ＣｏＦｅＢ（０．８−１．５ｎｍ）
・第３絶縁層２２：ＭｇＯ（０．５−３．０ｎｍ）
・参照層２１：ＣｏＦｅＢ（２ｎｍ）／Ｒｕ（１ｎｍ）／ＣｏＦｅ（２ｎｍ）／ＰｔＭｎ（２０ｎｍ）

本発明に係る磁気メモリ素子１００の実施例について説明する。図１９は、磁気メモリ素子１００の膜の構成を示す。図において、磁気メモリ素子は、上から順に、第１自由層、第１絶縁層、帯電層、第２絶縁層、及び注入層からなっている。第１絶縁層としてＭｇ−Ｏ膜が、第２絶縁層としてとしてＨｆ−Ｏ膜が、注入層としてＡｕ膜が使用されている。図２０は、この素子において、第１自由層（Ｃｏ）の反転磁界のＴ１−Ｔ２間の電圧依存性を示す。電圧は−１２Ｖから＋１２Ｖ、＋１２Ｖから−１２Ｖに掃引した。−１２Ｖから電圧をオフ（０Ｖ）した場合と、＋１２Ｖからオフした場合で反転磁界が異なり、反転磁界が履歴特性を示すことから、メモリ動作が実行されていることが確認される。
（効果）
次に本実施形態で得られる効果について説明する。
本実施形態に係る磁気メモリ素子１００においては、これまでに開発されているＭＲＡＭが電流を用いて書き込みを行うのに対して、電圧で書き込みを行うことが最大の特徴である。書き込みは帯電層１３への電荷の蓄積で行われ、そこで消費する電流は無視できるほど小さい。従って、非常に小さな消費電力での書込みが可能となる。一方で、読み出しにはＴＭＲ効果を用いるので従来のＭＲＡＭと同等のアクセス時間が実現できる。
実施形態の磁気メモリ装置は、このような磁気メモリ素子を有しているので、高速のランダムアクセス周波数を維持した上で、消費電力が非常に低い磁気メモリ装置が提供できる。
［変形例］
以上で説明された磁気メモリ素子１００は以下に説明される変形例を用いても実施することができる。
（第１の変形例）
図２１は本実施形態に係る磁気メモリ素子１００の第１の変形例の構造を模式的に示している。第１の変形例は磁気メモリ素子１００の構造に関する。
前述のように、本実施形態に係る磁気メモリ素子１００は、少なくとも第１自由層１１、第１絶縁層１２、帯電層１３、第２絶縁層１４、及び注入層１５を具備し、また必須ではないが、参照層２１、及び第３絶縁層２２が設けられることが好ましい。ただしこの参照層２１、第３絶縁層２２は省略が可能である。第１の変形例に係る磁気メモリ素子１００は参照層２１、第３絶縁層２２が省略される。そして、参照層２１の機能は帯電層１３によって果たされ、また第３絶縁層２２の機能は第１絶縁層１２によって果たされる。
図２１に示された磁気メモリ素子１００は、第１自由層１１、第１絶縁層１２、帯電層１３、第２絶縁層１４、及び注入層１５がこの順に積層されてなる。第１自由層、第２絶縁層、及び注入層１５については、図１を用いて説明された通りであるので省略する。帯電層１３は図１を用いて説明された際には、第１絶縁層１２、及び後述される第２絶縁層１３に比べて電気抵抗の低い材料により構成されることが述べられたが、第１の変形例においてはこれに加えて、帯電層１３は強磁性体から構成される必要があり、なおかつ一方向に固定された磁化を有している。言い換えると、第１の変形例における帯電層１３は、図１における帯電層１３と参照層２１の両方の機能を併せ持っている。また、第１絶縁層１１は絶縁性の材料から構成される。また第１の変形例における第１絶縁層１１は、図１における第１絶縁層１１と第３絶縁層２２の両方の機能を併せ持っている。
第１の変形例は、参照層２１の機能が帯電層１３に吸収され、第３絶縁層２２の機能が第１絶縁層１２に吸収される分、帯電層１３、第１絶縁層１２の設計の自由度は狭まるが、必要なレイヤーが減る分、構造が単純化され、インテグレーションが容易となる。
（第２の変形例）
図２２は本実施形態に係る磁気メモリ素子１００の第２の変形例の構造を模式的に示している。第２の変形例は磁気メモリ素子１００の構造に関する。
第２の変形例に係る磁気メモリ素子１００は、第１自由層１１、第１絶縁層１２、帯電層１３、第２絶縁層１４、注入層１５、参照層２１、第３絶縁層２２に加えて、第２自由層２３が設けられる。図２２においては、注入層１５は第１の端子Ｔ１に、第１自由層１１は第２の端子Ｔ２に、参照層２１は第３の端子Ｔ３に、そして第２自由層２３は第４の端子Ｔ４に接続されている。しかし外部回路との接続のための端子のとり方についてはこの限りではなく、例えば第２の端子と第４の端子が共通化されても構わない。
第２自由層２３は強磁性体から構成され、方向が可変な磁化を有する。また第２自由層２３の磁化の方向は第１自由層１１の磁化の方向に応じて変化する。第２自由層２３は第３非磁性層２２に隣接して参照層２１とは反対側に設けられる。すなわち、第２自由層２３、第３非磁性層２２、参照層２１によってＭＴＪが形成される。
第２の変形例においては、帯電層１３における電荷の有無、符号によって第１自由層１１の磁化の方向が変化する。そしてこの磁化に応じて第２自由層２３の磁化が変化し、最終的には第２自由層２３、第３非磁性層２２、参照層２１からなるＭＴＪによって情報が読み出される。従って、第１自由層１１は電圧によって磁化が変化し易いように設計すればよい。一方第２自由層２３は大きなＴＭＲ比が得られるように設計すればよい。このように第２の変形例は、書き込み・保持特性と読み出し特性を独立に設計することが可能であり、設計の自由度が高まる。
図２３は第２の変形例の別の形態の構造を示した模式図である。図２３においては、第１自由層１１と第２自由層２３の間に導電層３０が設けられている。また導電層３０が外部の回路との接続のための第２の端子に接続されている。このように第１の自由層１１と第２の自由層２３は電気的に接続されていても構わない。この場合導電層３０には金属製の様々な材料を用いることができる。例えばＣｕ、Ｔａなどが例示される。
また第１自由層１１と第２自由層２３は導電層３０を介して磁気的に結合していてもよい。第１自由層１１と第２自由層２３の磁気的な結合は、導電層３０にＲｕなどの材料を用いることで実現できる。
（第３の変形例）
図２４は本実施形態に係る磁気メモリ素子１００の第３の変形例の構造を模式的に示している。第３の変形例は磁気メモリ素子１００の構造に関する。
第３の変形例に係る磁気メモリ素子１００は、第１自由層１１に隣接して挿入層４０が設けられる。図２４では挿入層４０は第１自由層１１と第１絶縁層１２に挟まれて配置されている。挿入層４０にはどのような材料を用いても良い。
挿入層４０は第１自由層１１の磁気的性質の電圧特性を調整する目的で設けられる。例えば、非特許文献３によれば、挿入層４０として極薄のＰｔを用いることで第１自由層１１の電圧による磁気的性質の変化を大きくできることが述べられている。
また図２４では第１自由層１１が外部の第２の端子に接続されているが、挿入層４０が第２の端子に接続されてもよい。
（第４の変形例）
図２５は本実施形態に係る磁気メモリ素子１００の第４の変形例の構造を模式的に示している。第４の変形例は磁気メモリ素子１００への情報の書き込み方法に関する。
図１４Ａ、図１４Ｂ、１５Ａ、図１５Ｂを用いて説明された書き込み方法によれば、注入層１５、第２絶縁層１４、帯電層１３の間でのトンネル電流によって書き込みが行われるが、本実施形態に係る磁気メモリ素子１００への情報の書き込み方法として用いることのできる方法はこの限りではない。
注入層１５、第２絶縁層１４、帯電層１３の間でのトンネル電流を用いる以外の方法として、図２５では第４の変形例ではホットエレクトロンを用いる方法が示されている。図２５に示された構成では、注入層１５はソース領域Ｓ、チャネル領域Ｃ、ドレイン領域Ｄの３領域からなり、ソース領域Ｓ、ドレイン領域Ｄが第１端子Ｔ１、補助第１端子Ｔ１’に接続されている。書き込みの際は例えば第２の端子Ｔ２と補助第１端子Ｔ１’をＨｉｇｈレベルにすることでソース領域Ｓからチャネル領域Ｃを介してドレイン領域Ｄに電子が流入し、この際ホットエレクトロンが帯電層１３に蓄積される。このようにして電荷の蓄積を行うことができる。同様にしてホットホール注入によって帯電層１３の帯電を消去することも可能である。
ホットエレクトロンを用いた書き込み方法はＮＯＲ型フラッシュメモリで用いられており、低電圧で高速での書き込みが可能である。
（第５の変形例）
図２６乃至図２８は本実施形態に係る磁気メモリ素子１００の第５の変形例の構造を模式的に示している。第５の変形例は磁気メモリ素子１００の端子の取り方に関する。
本実施形態に係る磁気メモリ素子１００は典型的には３端子の素子となる。そして３つの端子に接続されるために、各層は基板平行面内において延伸して設けられても構わない。
例えば図２６に示されるように、第１自由層１１がｘ方向に延伸して設けられ、第２の端子に接続されてもよい。また図２７に示されるように導電層３０がｘ方向に延伸して設けられ、第２の端子に接続されてもよい。また図２６に示されるように挿入層４０がｘ方向に延伸して設けられ、第２の端子に接続されてもよい。
（第６の変形例）
図２９乃至図３１は本実施形態に係る磁気メモリ素子１００の第６の変形例の構造を模式的に示している。第６の変形例は磁気メモリ素子１００の構造に関する。
本実施形態に係る磁気メモリ素子１００においては、帯電層１３における電荷の有無、及び符号と、それに対応した第１自由層１１の磁化の向きが記憶された情報に相当する。また読み出しの際は第１自由層１１の磁化の向きを第１自由層１１、第３非磁性層２２、参照層２１からなるＭＴＪにおけるＴＭＲ効果で読み出す。ここで図１０Ａ、図１０Ｂに示された場合を例にとると、図１０Ａの「０」状態では第１自由層１１は垂直磁気異方性となり、当該ＭＴＪは磁化方向が垂直配置となる。一方で図１０Ｂの「１」状態では第１自由層１１は面内磁気異方性となり、当該ＭＴＪは磁化方向が平行配置となる。ここで図１０Ｂの「１」状態の場合、第１自由層１１は面内磁気異方性となるが、必ずしも＋ｘ方向を向くとは限らず、＋ｘ方向からずれた場合には当該ＭＴＪは平行配置からずれるため、ＭＴＪ抵抗が増大することになる。第６の変形例ではこのような不良を防ぐために、第１自由層１１に磁束Φが印加されるように設計される。
図２９に示された磁気メモリ素子１００では、磁束Φを印加するためにバイアス層５０が設けられている。特に図２９に示された例では、第１バイアス層５０ａと第２バイアス層５０ｂが第１自由層１１の近傍に設けられている。また第１バイアス層５０ａと第２バイアス層５０ｂは＋ｘ方向に磁化しており、＋ｘ方向の磁束Φが第１自由層１１に印加されている。この場合、第１自由層１１が面内磁気異方性状態となったときには＋ｘ方向を向くことになり、第１自由層１１、第３非磁性層２２、参照層２１からなるＭＴＪの平行配置を安定して生成することができる。バイアス層５０は図２９の例では面内磁気異方性材料により構成されているが、垂直磁気異方性材料を用いてｚ方向の高さをずらすことによっても実現が可能である。またバイアス層５０を用いて±ｚ方向の磁束Φを第１自由層１１の位置において生成することも可能である。
また図３０では、参照層２１からの漏洩磁束Φが第１自由層１１に印加される例が示されている。参照層２１の固定磁化が−ｘ方向を向くようにし、第１自由層１１の位置における＋ｘ方向の漏洩磁束Φが大きくなるように設計することで、第１自由層１１が面内磁気異方性状態となったときには＋ｘ方向を向くことになり、第１自由層１１、第３非磁性層２２、参照層２１からなるＭＴＪの反平行配置を安定して生成することができる。
また図３１では、参照層２１の磁化は＋ｚ方向に固定されており、第１自由層１１の位置において＋ｚ方向の漏洩磁束Φが生成される例が示されている。この場合、第１自由層１１が垂直磁気異方性状態となったときには＋ｚ方向を向くことになり、第１自由層１１、第３非磁性層２２、参照層２１からなるＭＴＪの平行配置を安定して生成することができる。
（第７の変形例）
図３２、図３３Ａ、図３３Ｂ乃至図３５Ａ、図３５Ｂは本実施形態に係る磁気メモリ素子１００の第７の変形例の構造を模式的に示している。第７の変形例は第１自由層１１の磁区構造に関する。
これまでの説明図では第１自由層１１は単磁区構造になるものとして描かれているが、実際には多磁区構造となっても構わず、多磁区構造となることで好ましい効果を得ることも可能である。図３２、図３３Ａ、図３３Ｂ乃至図３５Ａ、図３５Ｂにはその具体例が示されている。
図３２では第１自由層１１はｘ方向に延伸して設けられている。図３３Ａ、図３３Ｂは第１自由層１１の磁区構造を示したｘ−ｙ平面図であり、図３３Ａでは「０」状態、図３３Ｂでは「１」状態での第１自由層１１の磁区構造が示されている。図３３Ａ、図３３Ｂに示されるように、第１自由層１１は第１領域１１ａと第２領域１１ｂから構成される。第１領域１１ａはメモリ状態によって磁化方向は可変であり、第２領域の磁化は＋ｘ方向に固定されている。そして帯電層１３に電荷が蓄積された場合、形成される電場によって第１領域１１ａの磁化は＋ｚ方向を向く（図３３Ａ）。一方帯電層１３の電荷が放出され、電場がゼロになったとき、第１領域１１ａの磁化は第２領域１１ｂとの結合によって＋ｘ方向を向く。このように、第１自由層１１に磁区構造を持たせることによっても第６の変形例で述べられたものと同じ効果を得ることができる。
図３４、図３５Ａ、図３５Ｂは第７の変形例の別の形態を示している。図３４は断面図を示しており、図３５Ａ、図３５Ｂは各メモリ状態での平面図を示している。図３４、図３５Ａ、図３５Ｂにおいては、第１領域１１ａは可変な磁化を有しており、一方第２領域の磁化は＋ｚ方向に固定されている。この場合、例えば第１自由層１１に電場が印加されたときに第１自由層１１は垂直磁気異方性が付与されるものとすると、第１領域１１ａの磁化は＋ｚ、−ｚのいずれかの方向を向くことになる。ここで第１自由層１１が磁壁が入ることでエネルギーが増大するように設計されていれば第１自由層１１は磁壁を導入することを嫌がるので、第１領域１１ａの磁化は＋ｚ方向を向くことになる。また第１自由層１１に磁壁が入った方がエネルギー的に有利になるように設計されていれば、第１領域１１ａの磁化は−ｚ方向を向くことになる。このように電圧によって磁化方向が変化しない第２領域１１ｂを第１自由層１１内に設けておくことによって、実現されるＭＴＪの磁化配置に係る第１領域１１ａの磁化の安定方向を制御することが可能である。
他の実施の形態
以上で説明された磁気メモリ素子１００に用いている原理は、ロジック回路に適用することもできる。その概略を図１、磁性ロジック素子を示す図３６Ａ‐３６Ｄ、図３７Ａ‐３７Ｄを用いて説明する。
ロジック回路においては、単数または複数の入力に対してある演算が行われ、一つの出力が得られる。例えば２入力のＮＡＮＤ演算の場合、２入力が「１」と「１」の場合のみ出力は「０」となり、それ以外の入力の組み合わせでは「１」が出力され、またＮＯＲ演算の場合、２入力が「０」と「０」の場合のみ「１」となり、それ以外の組み合わせでは「０」が出力される。このような場合の論理構成はＳＲＡＭに格納されるため、電源オフ時にその構成情報を保持しておくために、別途、フラッシュメモリのような不揮発メモリを併せて設けておく必要がある。本実施形態で用いる原理を適用することで、このような不揮発メモリを別途併設することなく、論理構成を不揮発に保持できる不揮発ロジック回路を提供することができる。
図１において、帯電層１３における電荷の有無、及び符号に応じて、第１自由層１１の磁気異方性が変化することを述べた。ここで、第１自由層１１に２つの入力信号（第１入力、第２入力）が入力された場合を考える。また、帯電層１３に正電荷が蓄積された「０」状態における第１自由層１１の磁気異方性がＫ０となり（図３６Ａ‐３６Ｄ）、負電荷が蓄積された「１」状態における第１自由層１１の磁気異方性がＫ１になるものとする（図３７Ａ‐３７Ｄ）。そして、第１自由層１１の磁気異方性がＫ０の場合、第１入力と第２入力のいずれもが「１」の場合のみ第１自由層１１の磁化は−ｘ方向を向き、それ以外の入力の組み合わせに対しては第１自由層１１の磁化は＋ｘ方向を向くものとする（図３６Ａ‐３６Ｄ）。また同様に、第１自由層１１の磁気異方性がＫ１の場合、第１入力と第２入力のいずれもが「０」の場合のみ第１自由層１１の磁化は＋ｘ方向を向き、それ以外の入力の組み合わせに対しては第１自由層１１の磁化は−ｘ方向を向くものとする（図３７Ａ‐３７Ｄ）。この場合、第１自由層１１の磁化が＋ｘ方向の状態で「１」が出力され、−ｘ方向の状態で「０」が出力されるように参照層２１の磁化方向を設計することによって、前者の場合（図３６Ａ‐３６Ｄ）はＮＯＲ演算が実現でき、後者の場合（図３７Ａ‐３７Ｄ）はＮＡＮＤ演算が実現できていることがわかる。そしてこの論理構成情報は帯電層１３におけるチャージとして蓄積されるので、不揮発に保持される。
第１入力、第２入力の具体的な形態、及びそれに対する第１自由層１１内での応答形態としては、様々なものを用いることができる。例えば第１入力、第２入力が配線に流れる電流によって誘起されるエールステッド磁場であり、第１自由層１１内の磁化がその磁場に対して反転するという形態を用いることができる。また第１入力、第２入力が第１自由層１１に直接導入される電流であり、その電流によって誘起されるスピントランスファートルクによって起こる第１自由層１１内での磁化反転を用いることもできる。磁場による磁化反転もスピントランスファートルクによる磁化反転も第１自由層１１の磁気異方性の常態に影響を受ける。
上記実施形態では、不揮発磁性素子を有する、磁気メモリ装置及びロジック回路について説明してきたが、これら磁気メモリ装置及びロジック回路は、強磁性体からなる第１自由層と、第１自由層に接続して設けられた絶縁体からなる第１絶縁層と、第１絶縁層に隣接して設けられた帯電層と、帯電層に隣接して設けられた絶縁体からなる第２絶縁層と、第２絶縁層に隣接して設けられた注入層を含み、帯電層の電気抵抗率が第１絶縁層、及び第２絶縁層のいずれよりも小さく、注入層の電気抵抗率が第２絶縁層よりも小さい不揮発磁性素子を含む不揮発磁気装置の１形態である。
本発明は上記実施形態及び変形例に限定されず、本発明の技術思想の範囲内において、適宜変更され得ることは明らかである。

本発明の活用例として、携帯電話、モバイルパソコンやＰＤＡに使用される不揮発性の半導体メモリ装置や論理演算装置、自動車などに使用される不揮発性メモリ、論理演算装置内蔵のマイコンが挙げられる。
この出願は、２０１１年６月１６日に出願された日本出願特願第２０１１−１３３８９７号を基礎とする優先権を主張し、その開示のすべてをここに取り込む。

１１ 第１自由層
１２ 第１絶縁層
１３ 帯電層
１４ 第２絶縁層
１５ 注入層
２１ 参照層
２２ 第３絶縁層
２３ 第２自由層
３０ 導電層
４０ 挿入層
５０ａ 第１バイアス層
５０ｂ 第２バイアス層
１００ 磁気メモリ素子
１１０ 磁気メモリセル
１２０ Ｘドライバ
１３０ Ｙドライバ
１５０ 磁気メモリ装置
Ｔ１ 第１端子
Ｔ２ 第２端子
Ｔ３ 第３端子
Ｔ４ 第４端子

Claims (16)

1. 絶縁体からなる第１絶縁層と、
   前記第１絶縁層の一方の側に形成された強磁性体からなる第１自由層と、
   前記第１絶縁層の他方の側に前記第１自由層と対向して形成され、電荷を蓄積する帯電層と、
   前記帯電層の一方の側に前記第１の絶縁層と対向して形成された絶縁体からなる第２絶縁層と、
   前記第２絶縁層の一方の側に前記帯電層と対向して形成された注入層を含み、
   前記帯電層の電気抵抗率が前記第１絶縁層、及び前記第２絶縁層のいずれよりも小さく、
   前記注入層の電気抵抗率が前記第２絶縁層よりも小さいことを特徴とする不揮発磁性素子。
2. 絶縁体から構成される第３絶縁層と、
   前記第３絶縁層の一方の側に形成された強磁性体からなる参照層を含み、
   前記参照層と前記第１自由層とは前記第３絶縁層に対し互いに反対側に配置されていることを特徴とする請求項１記載の不揮発磁性素子。
3. 前記注入層は第１の端子に接続され、
   前記第１自由層は第２の端子に接続され、
   前記参照層、または前記帯電層のいずれか一方が第３の端子に接続されることを特徴とする請求項１又は２記載の不揮発磁性素子。
4. 前記第１自由層と前記第１の絶縁層の間に形成され、前記第１自由層の磁気的性質の電圧特性を調整することのできる挿入層を含むことを特徴とする請求項１乃至３のいずれか１に記載の不揮発磁性素子。
5. 前記第１自由層が磁化方向が可変な第１領域と磁化方向が固定された第２領域からなることを特徴とする請求項１乃至４のいずれか１に記載の不揮発磁性素子。
6. 前記注入層がソース領域とチャネル領域とドレイン領域からなることを特徴とする請求項１乃至５のいずれか１に記載の不揮発磁性素子。
7. 前記帯電層が強磁性体から構成され、方向が固定された磁化を有していることを特徴とする請求項１記載の不揮発磁性素子。
8. 前記第３絶縁層の他方の側に前記参照層に対向して形成された第２自由層を含むことを特徴とする請求項２記載の不揮発磁性素子。
9. 前記第１自由層と前記第２自由層との間に形成された導電層を含む請求項８記載の不揮発磁性素子。
10. 強磁性体から構成され、前記第１自由層に磁束を印加するバイアス層が設けられることを特徴とする請求項１乃至９のいずれか１に記載の不揮発磁性素子。
11. 請求項１乃至１０記載のいずれか１に記載の不揮発磁性素子は、不揮発磁気メモリ素子からなることを特徴とする不揮発磁性素子。
12. 請求項１乃至１１記載のいずれか１に記載の不揮発磁性素子を含む不揮発磁気装置。
13. 請求項１２記載の不揮発磁気装置は、磁気メモリ装置であることを特徴とする不揮発磁気装置。
14. 請求項１乃至１０記載のいずれか１に記載の不揮発磁性素子は、磁性ロジック素子であることを特徴とする不揮発磁性素子。
15. 請求項１４記載の不揮発性磁性素子を含むことを特徴とする不揮発磁気装置。
16. 請求項１５記載の不揮発性磁気装置は、ロジック回路であることを特徴とする不揮発磁気装置。

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