KR20120109431A

KR20120109431A - 메모리

Info

Publication number: KR20120109431A
Application number: KR1020120090777A
Authority: KR
Inventors: 가즈히로 베스쇼
Original assignee: 소니 주식회사
Priority date: 2004-09-06
Filing date: 2012-08-20
Publication date: 2012-10-08
Also published as: TWI274345B; CN1758372B; JP2006073956A; KR20060051019A; US20060098480A1; JP5160724B2; US7221585B2; TW200620278A; CN1758372A; KR101357929B1

Abstract

기억 소자의 정보의 판독과 기입의 간섭에 수반하는 에러를 본질적으로 저감시킬 수 있어, 비교적 용이하게 높은 신뢰성을 실현할 수 있는 메모리를 제공한다. 기억층(5)은 중간층(4)의 하층에 배치되고, 자화 고정층(3)은 중간층(4)의 상층에 배치되며, 적층 방향으로 전류를 흘림으로써, 기억층(5)의 자화의 방향이 변화하여, 기억층(5)에 대하여 정보의 기록이 행하여지는 기억 소자(10)와, 기억 소자(10)에 대하여 적층 방향의 전류를 흘리는 전류 공급 수단을 구비하고, 기억층(5)에 기록된 정보를 판독할 때에는, 전류가 기억 소자(10)의 기억층(5)측으로부터 자화 고정층(3)측에, 전류 공급 수단을 통하여 기억 소자(10)에 흐르는 메모리를 구성한다.

Description

메모리{MEMORY}

본 발명은, 강자성층의 자화 상태를 정보로서 기억하는 기억층과, 자화의 방향이 고정된 자화 고정층으로 이루어지고, 전류를 흘림으로써 기억층의 자화의 방향을 변화시키는 기억 소자를 구비한 메모리에 관한 것으로서, 불휘발 메모리에 적용하기에 바람직한 것이다.

정보 통신 기기, 특히 휴대 단말기 등의 개인용 소형 정보 기기의 비약적인 보급에 수반하여, 이것을 구성하는 메모리나 로직 등의 소자에는, 고집적화, 고속화, 저소비 전력화 등, 한층 더 고성능화가 요구되고 있다.

특히, 반도체 불휘발성 메모리의 고속화?대용량화는, 가동 부분의 존재 등의 이유에 의해 본질적으로 소형화?고속화?저소비 전력화가 곤란한 자기 하드디스크 등과 상보적인 기술로서, 또한 전원 투입과 동시에 오퍼레이션 시스템을 기동시키는 소위 「인스턴트 온」 등의 새로운 기능의 실현을 향하여, 점점 더 중요하게 되고 있다.

불휘발성 메모리로서는, 반도체 플래시 메모리나 FeRAM(강유전체 불휘발 메모리) 등이 실용화되어 있고, 한층 더 고성능화로 향한 활발한 연구 개발이 행하여지고 있다.

최근, 자성체를 이용한 새로운 불휘발 메모리로서, 터널 자기 저항 효과를 이용한 MRAM(Magnetic Random Access Memory)의 개발 진척이 현저하여, 주목을 모으고 있다(예를 들면, 비특허 문헌 1, 비특허 문헌 2 참조).

이 MRAM은, 정보의 기록을 행하는 미소한 자기 메모리 소자를 규칙적으로 배치하고, 그 각각에 액세스할 수 있도록, 배선, 예를 들면 워드선 및 비트선을 설치한 구조를 갖고 있다.

각각의 자기 메모리 소자는, 정보를 강자성체의 자화의 방향으로서 기록시키는 기억층을 가지며 구성된다.

그리고, 자기 메모리 소자의 구성으로서는, 상술한 기억층과, 터널 절연막(비자성 스페이서막)과, 자화의 방향이 고정된 자화 고정층으로 이루어지는, 소위 자기 터널 접합(Magnetic Tunnel Junction : MTJ)을 이용한 구조가 채용되어 있다. 자화 고정층의 자화의 방향은, 예를 들면 반강자성층을 형성함으로써 고정할 수 있다.

이러한 구조에서는, 기억층의 자화의 방향과 자화 고정층의 자화의 방향이 이루는 각도에 따라서, 터널 절연막을 흐르는 터널 전류에 대한 저항값이 변화하는, 소위 터널 자기 저항 효과를 일으키기 때문에, 이 터널 자기 저항 효과를 이용하여, 정보의 기입(기록)을 행할 수 있다. 이 저항값의 크기는, 기억층의 자화의 방향과 자화 고정층의 자화의 방향이 반(反)평행일 때에 최대값을 취하고, 평행일 때에 최소값을 취한다.

이와 같이 구성한 자기 메모리 소자에서, 자기 메모리 소자에의 정보의 기입(기록)은, 워드선 및 비트선의 양쪽에 전류를 흘림으로써 발생하는 합성 전류 자계에 의해, 자기 메모리 소자의 기억층의 자화의 방향을 제어함으로써 행할 수 있다. 일반적으로는, 이 때의 자화의 방향(자화 상태)의 차이를, 「0」 정보와 「1」 정보에 각각 대응시켜 기억시킨다.

한편, 기록된 정보의 판독은, 트랜지스터 등의 소자를 이용하여 메모리 셀의 선택을 행하고, 자기 메모리 소자의 터널 자기 저항 효과를 이용하여, 기억층의 자화의 방향의 차이를 전압 신호의 차로서 검출함으로써, 기록된 정보를 검지할 수 있다.

이 MRAM을 다른 불휘발 메모리와 비교한 경우, 최대의 특징은, 강자성체로 이루어지는 기억층의 자화의 방향을 반전시킴으로써, 「0」 정보와 「1」 정보를 재기입하기 때문에, 고속이고 또한 거의 무한(>10¹⁵회)의 재기입이 가능하다는 것이다.

그러나, MRAM에서는, 기록된 정보를 재기입하기 위해서, 비교적 큰 전류 자계를 발생시킬 필요가 있어, 어드레스 배선에 어느 정도 큰(예를 들면, 수 ㎃ 정도) 전류를 흘려야 한다. 이 때문에, 소비 전력이 크게 된다.

또한, MRAM에서는, 기입용의 어드레스 배선과 판독용의 어드레스 배선을 각각 필요로 하기 때문에, 구조적으로 메모리 셀의 미세화가 곤란하였다.

또한, 소자의 미세화에 수반하여, 어드레스 배선도 가늘게 되어, 충분한 전류를 흘리는 것이 어렵게 되는 문제나, 보자력이 크게 되기 때문에 필요로 되는 전류 자계가 증대하여, 소비 전력이 증가하게 되는 문제 등을, 일으키게 된다.

따라서, 소자의 미세화가 곤란하였다.

따라서, 보다 적은 전류로 자화 반전이 가능한 구성으로서, 스핀 트랜스퍼에의한 자화 반전을 이용하는 구성의 메모리가 주목받고 있다.

스핀 트랜스퍼에 의한 자화 반전이란, 자성체의 안을 통과하여 스핀 편극한 전자를, 다른 자성체에 주입함으로써, 다른 자성체에서 자화 반전을 일으키게 하는 것이다(예를 들면, 특허 문헌 1 참조).

즉, 자화의 방향이 고정된 자성층(자화 고정층)을 통과한 스핀 편극 전자가, 자화의 방향이 고정되지 않은 다른 자성층(자화 자유층)에 진입할 때에, 이 자성층의 자화에 토크를 준다고 하는 현상이다. 그리고, 어떤 임계값 이상의 전류를 흘리면, 자성층(자화 자유층)의 자화의 방향을 반전시킬 수 있다.

예를 들면, 자화 고정층과 자화 자유층을 갖는, 거대 자기 저항 효과 소자(GMR 소자)나 자기 터널 접합 소자(MTJ 소자)에 대하여, 그 막 면에 수직인 방향으로 전류를 흘림으로써, 이들 소자 중 적어도 일부의 자성층의 자화의 방향을 반전시킬 수 있다.

이에 의해, 자화 고정층과 자화 자유층(기억층)을 갖는 기억 소자를 구성하고, 기억 소자에 흘리는 전류의 극성을 바꿈으로써, 기억층의 자화의 방향을 반전시켜, 「0」 정보와 「1」 정보의 재기입을 행한다.

기록된 정보의 판독은, 자화 고정층과 자화 자유층(기억층) 사이에 터널 절연층을 형성한 구성으로 함으로써, MRAM과 마찬가지로 터널 자기 저항 효과를 이용할 수 있다.

그리고, 스핀 트랜스퍼에 의한 자화 반전은, 소자가 미세화되어도, 전류를 증가시키지 않고서 자화 반전을 실현할 수 있는 이점을 갖고 있다.

자화 반전을 위해 기억 소자에 흘리는 전류의 절대값은, 예를 들면 0.1㎛ 정도의 스케일의 기억 소자에서 1㎃ 이하이고, 더욱이 기억 소자의 체적에 비례하여 감소하기 때문에, 스케일링상 유리하다.

더욱이, MRAM에서 필요하던 기록용 워드선이 불필요하게 되기 때문에, 메모리 셀의 구성이 단순하게 된다고 하는 이점도 있다.

특허 문헌 1 : 일본특허공개 2003-17782호 공보

비특허 문헌 1 : 일경 일렉트로닉스 2001.2. 12호 (제164페이지-제171페이지) 비특허 문헌 2 : J.NaHas et al., IEEE/ISSCC 2004 Visulas Supplement, p.22

상술한 스핀 트랜스퍼에 의한 자화 반전을 이용하여 메모리를 구성하는 경우에는, 기억층에 정보를 기입할(「0」 정보와 「1」 정보로 재기입할) 때와, 기억층에 기록된 정보를 판독할 때에서, 동일한 경로를 전류가 통과하게 된다.

이 때문에, 판독 전류는, 기입 전류보다도 충분히 낮게 설정하고, 또한 양 전류의 변동을 최소한으로 억제함으로써, 판독 중에 오기입을 행하지 않도록 설정해야만 한다.

스핀 트랜스퍼를 이용하여 정보의 기록을 행하는 기억 소자의, 일반적인 구성의 개략 단면도를 도 7에 도시한다.

이 기억 소자(110)는, 하층으로부터, 기초층(101), 반강자성층(102), 자화 고정층(103), 비자성층(104), 기억층(105), 캡층(106)의 각 층이 적층되어 구성되어 있다.

기억층(105)은, 일축 자기 이방성을 갖는 강자성체로 이루어지고, 이 기억층(105)의 자화 상태, 즉 기억층(105)의 자화 M112의 방향에 의해서, 기억 소자(110)에 정보를 기억시킬 수 있다.

또한, 기억층(105)에 대하여, 비자성층(104)을 개재하여, 강자성체로 이루어지며 자화 M111의 방향이 고정되어 있는 자화 고정층(103)이 형성되어 있다. 도 7의 구성에서는, 자화 고정층(103)의 하층에 반강자성층(102)이 형성되어 있음으로써, 이 반강자성층(102)의 작용에 의해 자화 고정층(103)의 자화 M111의 방향이 고정되어 있다.

이 기억 소자(110)에 대하여, 정보를 기입할 때는, 기억층(105)의 막 면에 수직인 방향, 즉 기억 소자의 적층 방향으로 전류를 흘려, 스핀 트랜스퍼에 의해 기억층(105)의 자화 M112의 방향을 반전시킨다.

여기서, 스핀 트랜스퍼에 의한 자화 반전에 대하여 간단히 설명한다.

전자는 2 종류의 스핀 각 운동량을 갖는다. 가령, 이들 2 종류의 스핀 각 운동량을, 각각 상향 및 하향이라고 정의한다. 비자성체 내부에서는 양자가 동수이고, 강자성체 내부에서는 양자의 수에 차이가 있다.

그리고, 도 7에 도시하는 기억 소자(110)에서, 자화 고정층(103) 및 기억층(105)에서, 서로의 자기 모멘트의 방향이 반평행 상태에 있고, 전자를 자화 고정층(103)으로부터 기억층(105)으로 이동시키는 경우에 대해 생각한다.

자화 고정층(103)을 통과한 전자는, 스핀 편극하고 있어, 스핀 각 운동량의 상향과 하향의 수에 차이가 생겨 있다.

비자성층(104)의 두께가 충분히 얇아, 이 스핀 편극이 완화되어 통상의 비자성체에서의 비편극(상향과 하향이 동수) 상태로 되기 전에, 다른 쪽의 자성체인 기억층(105)에 도달하면, 자화 고정층(103) 및 기억층(105)의 자기 모멘트의 방향이 반평행 상태에 있어, 스핀 편극도의 부호가 반대로 되어 있음으로써, 계의 에너지를 내리기 때문에 일부 전자는 반전, 즉 스핀 각 운동량의 방향을 바뀌게 된다. 이 때, 계의 모든 각 운동량은 보존되어야 하기 때문에, 방향을 바꾼 전자에 의한 각 운동량 변화의 합계와 등가인 반작용이, 기억층(105)의 자기 모멘트에도 미친다.

전류, 즉 단위 시간에 통과하는 전자의 수가 적은 경우에는, 방향을 바꾸는 전자의 총 수도 적기 때문에, 기억층(105)의 자기 모멘트에 발생하는 각 운동량 변화도 작지만, 전류가 증가하면, 많은 각 운동량 변화를 단위 시간 내에 줄 수 있다. 각 운동량의 시간 변화는 토크이고, 토크가 어떤 임계값을 초과하면 기억층(105)의 자기 모멘트 M112는 반전을 개시하여, 그 일축 이방성에 의해 180도 회전한 곳에서 안정으로 된다. 즉, 반평행 상태로부터 평행 상태로의 반전이 일어난다.

한편, 자화 고정층(103) 및 기억층(105)에서, 서로의 자기 모멘트의 방향이 평행 상태에 있을 때, 전류를 반대로 기억층(105)으로부터 자화 고정층(103)으로 전자를 보내는 방향으로 흘리면, 이번에는 자화 고정층(103)에서 반사될 때에 스핀 반전한 전자가 기억층(105)에 진입할 때에 토크를 주어, 반평행 상태로 반전시킬 수 있다.

단, 이 평행 상태로부터 반평행 상태로 반전시키는 경우에 필요한 전류량은, 반평행 상태로부터 평행 상태로 반전시키는 경우보다도 많게 된다.

이와 같이, 기억층(105)에의 정보(0 정보/1 정보)의 기록은, 자화 고정층(103)으로부터 기억층(105)에의 방향, 또는 그 역 방향으로, 각각의 극성에 대응하고 있는 임계값 이상의 전류를 흘림으로써 행해진다.

또한, 기억층(105)에 기록된 정보의 판독은, 기억층(105)과 자화 고정층(참조층)(103)의 자기 모멘트의 상대 각도에 의존한 저항 변화, 즉 상호 평행한 경우에 최소 저항, 반평행하게 된 경우에 최대 저항으로 되는, 소위 자기 저항 효과를 이용하여 행할 수 있다.

구체적으로는, 기억 소자(110)에 대략 일정 전압을 인가하고, 이 때에 흐르는 전류의 대소를 검출함으로써, 정보의 판독을 행할 수 있다.

이하의 설명에서는, 기억 소자(110)의 저항 상태와 정보의 관계를, 저저항 상태를 「1」 정보, 고저항 상태를 「0」 정보라고 각각 규정한다.

또한, 도 7의 캡층(106)으로부터 기초층(101)을 향하여, 즉 상층으로부터 하층을 향하여, 전자를 이동시키는 전류를, 정극성의 전류라고 규정한다. 이 때, 정극성의 전류를 흘리면, 전자가 캡층(106)으로부터 기초층(101)을 향하여, 즉 기억층(105)으로부터 자화 고정층(103)을 향하여 이동하기 때문에, 상술한 바와 같이, 자화 고정층(103)의 자화 M111과 기억층(105)의 자화 M112가 반평행의 방향으로 되어, 기억 소자(110)가 고저항 상태로 된다.

따라서, 「1」 정보(저저항 상태)를 기입하는 전류는 부극성, 0 정보(고저항 상태)를 기입하는 전류는 정극성으로 된다.

다음으로, 도 7에 도시한 기억 소자(110)와 같이, 스핀 트랜스퍼를 이용하여 정보의 기록을 행하는 기억 소자에서, 기입 동작 및 판독 동작에서의 각각의 동작 전류의 상호 관계를, 모식적으로 도 8에 도시한다. 도 8의 횡축은 전류를 나타내고, 종축은 소정의 동작 시에 임의의 크기의 전류가 흐르는 소자의 수를 나타낸다.

도 8에서, 각각 1 정보 또는 0 정보를 기입할 때에 필요하게 되는 전류 +Iw, -Iw의 분포와 평균값을 도시하고 있다.

또한, Ir0, Ir1은 판독 시에 흘리는 전류의 분포 및 평균값이고, 전류량이 적은 Ir0이 고저항 상태(0 정보)의 판독에 대응하고, 전류량이 많은 Ir1이 저저항 상태(1 정보)의 판독에 대응한다. Ic는 판독을 위한 참조 셀(오피 앰프가 비교를 위해 사용하는 참조 전류를 발생하는 셀)에 흐르는 전류이고, ΔI는 저항 변화에 대응하는 판독 시의 차 전류를 나타내고 있다.

스핀 트랜스퍼를 이용하여 정보의 기록을 행하는 기억 소자에서, 종래는 판독 전류의 극성은 임의이었다.

또한, 기입의 극성, 즉 예를 들면, 부극성의 기입 전류 -Iw를, 1 정보의 기입 혹은 0 정보의 기입 중 어느 쪽에 대응시키는지에 대해서도 임의이지만, 이것은 기억 소자의 다층막의 구성에 의해서 규정된다.

그런데, 「1」 정보, 즉 저저항 상태의 저항값이 낮은 경우에는, 도 9에 도시한 바와 같이, 「1」 정보를 판독할 때에 흐르는 전류 Ir1이 크게 되어, 기입에 필요한 전류 +Iw에 가까운 값으로 되어, 변동을 갖는 전류값의 분포의 아래쪽 부분이 겹치는 경우가 있다.

이 때, 판독 전류 Ir1과 기입 전류 +Iw에서, 겹침이 존재함으로써, 판독 시에 오기입을 행하는 에러가 발생할 수 있다.

그리고, 이 사실은, 저전력화 등의 목적으로 기입 전류 +Iw를 저감하고자 하는 경우에는, 불리하게 작용하게 된다. 또한, 겹침을 적게 하기 위해서, 기입 전류 및 판독 전류의 변동을 억제해야 한다라고 하는 개발상의 곤란을 수반한다.

상술한 문제의 해결을 위해, 본 발명에서는, 기억 소자의 정보의 판독과 기입의 간섭에 수반하는 에러를 본질적으로 저감시킬 수 있어, 비교적 용이하게 높은 신뢰성을 실현할 수 있는 메모리를 제공하는 것이다.

본 발명의 메모리는, 정보를 자성체의 자화 상태에 의해 보유하는 기억층을 갖고, 이 기억층에 대하여, 중간층을 개재하여 자화 고정층이 형성되며, 기억층은 중간층의 하층에 배치되고, 자화 고정층은 중간층의 상층에 배치되며, 적층 방향으로 전류를 흘림으로써 기억층의 자화의 방향이 변화하여, 기억층에 대하여 정보의 기록이 행하여지는 기억 소자와, 이 기억 소자에 대해서 적층 방향의 전류를 흘리는 전류 공급 수단을 구비하고, 기억층에 기록된 정보를 판독할 때에는, 전류가 기억 소자의 기억층측으로부터 자화 고정층측에, 전류 공급 수단을 통하여 기억 소자에 흐르는 것이다.

상술한 본 발명의 메모리의 구성에 따르면, 기억 소자와, 이 기억 소자에 대하여 적층 방향의 전류를 흘리는 전류 공급 수단(전극이나 배선, 전원 등)을 구비하고, 기억층은 중간층의 하층에 배치되고, 자화 고정층은 중간층의 상층에 배치 되며, 기억층에 기록된 정보를 판독할 때에는, 전류가 기억 소자의 기억층측으로부터 자화 고정층측에, 전류 공급 수단을 통하여 기억 소자에 흐름으로써, 판독 시에 고저항 상태에 비해 큰 전류가 흐르는 저저항 상태의 경우에, 판독 전류의 분포가 기입 전류의 분포와 일부 겹쳐 있어도, 판독 전류로 기입되는 것은 저저항 상태에만 한정되기 때문에, 판독 전류에 의해서 저항 상태가 변화하는 에러의 발생을 억제할 수 있다.

즉, 판독과 기입의 간섭에 수반하는 에러의 발생을 본질적으로 저감시키는 것이 가능하게 된다.

상술한 본 발명에 따르면, 판독과 기입의 간섭에 수반하는 에러의 발생을 본질적으로 저감시킬 수 있으므로, 메모리 셀마다의 기입 전류의 변동이 어느 정도 있어도, 간섭에 수반하는 에러의 발생율을 매우 작게 하는 것이 가능하게 된다.

따라서, 본 발명에 따르면, 용이하게, 신뢰성이 높은 메모리를 실현하는 것이 가능하게 된다.

도 1은 본 발명의 일 실시예의 메모리의 개략 구성도(1개의 메모리 셀의 단면도).
도 2의 A는 도 1의 메모리 셀의 제1층의 배선층보다 하층을 도시한 평면도, B는 도 1의 메모리 셀의 상면도.
도 3은 도 1의 기억 소자의 개략 구성도(단면도).
도 4는 본 발명의 다른 실시예의 메모리를 구성하는 기억 소자의 개략 구성도(단면도).
도 5의 A?D는, 스핀 트랜스퍼를 이용하여 정보의 기록을 행하는 기억 소자를 구성하였을 때, 기입 전류와 판독 전류의 상대 관계 및 기입 전류의 극성과 기입되는 정보의 상대 관계에 의해 경우를 나눈 각 경우를 도시하는 도면.
도 6은 도 5의 A?D의 각 경우에 대응하는 디바이스의 에러의 발생율을 도시하는 도면.
도 7은 스핀 트랜스퍼를 이용하여 정보의 기록을 행하는 기억 소자의, 일반적인 구성의 개략 단면도.
도 8은 스핀 트랜스퍼를 이용하여 정보의 기록을 행하는 기억 소자에서 기입 동작 및 판독 동작에서의 각각의 동작 전류의 상호 관계를 모식적으로 도시하는 도면.
도 9는 기입 전류와 판독 전류의 전류 분포가 겹치는 경우를 도시하는 도면.

우선, 본 발명의 구체적인 실시예의 설명에 앞서서, 본 발명의 개요에 대하여 설명한다.

이하의 설명에서도, 상술한 바와 같이, 저저항 상태를 「1」 정보, 고저항 상태를 「0」 정보라고 각각 규정하고, 또한, 기억 소자의 상층으로부터 하층을 향하여 전자를 이동시키는 전류를 정극성의 전류라고 규정한다.

본 발명에서는, 기억 소자에 대한, 정보의 기입 시의 전류와, 정보의 판독 시의 전류에서의, 극성의 관계 및 대소 관계가 중요하다.

본 발명에서는, 저저항 상태(1 정보)의 판독 전류 분포와 겹치는 기입을, 저저항 상태(1 정보)를 기입하는 동작으로 되도록, 기억 소자의 막 구성 및 메모리의 회로 구성을 조정한다.

이와 같이 구성함으로써, 정극성의 기입 전류 +Iw와 저저항 상태(1 정보)에서의 판독 전류 Ir1의 각 전류 분포가, 도 9에 도시한 바와 같이 겹침을 갖고 있다고 하여도, 1 정보를 판독할 때에 1 정보를 덮어쓰기 하여도 에러로는 되지 않기 때문에, 오기입을 일으키는 문제를 회피하는 것이 가능하다.

도 7에 도시한 기억 소자(110)와 같이, 스핀 트랜스퍼를 이용하여 정보의 기록을 행하는 기억 소자를 구성하였을 때, 기입 전류 -Iw, +Iw와, 판독 전류 Ir0, Ir1의 상대 관계, 및 기입 전류 -Iw, +Iw의 극성과 기입되는 정보(0 정보/1 정보)의 상대 관계에 의해, 도 5의 A?D에 도시하는 4 가지로 경우를 나눌 수 있다.

도 5의 A에 도시하는 경우는, 부극성의 기입 전류 -Iw가 1 정보의 기입 동작을 행하는 전류 Iw1이고, 정극성의 기입 전류 +Iw가 0 정보의 기입 동작을 행하는 전류 Iw0이며, 판독 전류 Ir0, Ir1이 정극성의 전류인 경우이다.

도 5의 B에 도시하는 경우는, 부극성의 기입 전류 -Iw가 0 정보의 기입 동작을 행하는 전류 Iw0이고, 정극성의 기입 전류 +Iw가 1 정보의 기입 동작을 행하는 전류 Iw1이며, 판독 전류 Ir0, Ir1이 정극성의 전류인 경우이다.

도 5의 C에 도시하는 경우는, 부극성의 기입 전류 -Iw가 1 정보의 기입 동작을 행하는 전류 Iw1이고, 정극성의 기입 전류 +Iw가 0 정보의 기입 동작을 행하는 전류 Iw0이며, 판독 전류 Ir0, Ir1이 부극성의 전류인 경우이다.

도 5의 D에 도시하는 경우는, 부극성의 기입 전류 -Iw가 0 정보의 기입 동작을 행하는 전류 Iw0이고, 정극성의 기입 전류 +Iw가 1 정보의 기입 동작을 행하는 전류 Iw1이며, 판독 전류 Ir0, Ir1이 부극성의 전류인 경우이다.

종래는, 이 판독의 전류의 극성은 임의이었기 때문에, 이들 도 5의 A?D의 4 가지 중 임의의 구성으로 되어 있었다.

문제로 되는 것은, 1 정보 기입과 0 정보의 판독의 간섭, 및 0 정보의 기입과 1 정보의 판독의 간섭이지만, 도 5의 A?D 및 도 8로부터 분명히 알 수 있듯이, 0 정보의 판독에 필요한 전류 Ir0은 작아, 보다 문제로 되는 것은 1 정보의 판독과 0 정보의 기입의 간섭이다.

따라서, 동작 전류의 관계가, 1 정보의 판독 전류 Ir1과 1 정보의 기입 전류 Iw1이 접근하도록 하는, 도 5의 B 또는 C에 도시하는 관계로 되도록, 기억 소자의 다층막 구성이나 판독 전류의 극성을 규정하면, 에러의 발생을 억제할 수 있다.

도 5의 A?D의 각각의 경우에 대응하는 디바이스에서 일어나는 에러의 발생율을 도 6에 도시한다. 도 6의 종축은 기입 전류의 분포와 판독 전류의 겹침에 기인하는 오기입 에러의 발생율이고, 횡축은 기입 전류의 변동이다. 또한, 측정한 디바이스의 판독 전류의 변동은, 표준 편차 σ/평균값으로 1.5%이다.

도 6에서, 곡선 A는 도 5의 B 또는 C와 같은 동작 전류 간의 관계를 나타내는 디바이스에 대응하고, 곡선 B는 도 5의 A 또는 D와 같은 동작 전류 간의 관계를 나타내는 디바이스에 대응한다.

도 6으로부터, 도 5의 B 또는 C의 관계로 한 곡선 A의 경우에, 에러의 발생율이 대폭 저감되어 있는 것을 알 수 있다.

그리고, 도 5의 B 또는 C의 관계로 함으로써, 기입 전류의 변동의 대폭적인 개선을 행하지 않아도, 용이하게 에러를 저감시키는 것이 가능하게 된다.

계속해서, 본 발명의 구체적인 실시예를 설명한다.

본 발명의 일 실시예로서, 메모리의 개략 구성도(단면도)를 도 1에 도시한다. 이 도 1은 메모리(기억 장치)를 구성하는 1개의 메모리 셀의 단면도를 도시하고 있다.

이 메모리는, 자화 상태에서 정보를 보유할 수 있는 기억 소자(10)로 메모리 셀이 구성되어 있다.

이 기억 소자(10)는, 스핀 트랜스퍼에 의해 자화의 방향이 반전하는 강자성층으로 이루어지는 기억층을 갖는다.

또한, 실리콘 기판 등의 반도체 기체(11)에, 각 메모리 셀을 선택하기 위한 선택용 트랜지스터를 구성하는, 드레인 영역(12), 소스 영역(13), 및 게이트 전극(14)이 각각 형성되어 있다.

이 중, 게이트 전극(14)은, 도 1과는 다른 단면에 있는 워드선 WL(도 2 참조)에 접속된다. 드레인 영역(12)은, 컨택트층(15D), 제1층의 배선층(16A), 매립 금속층(17)을 개재하여, 제2층의 배선층(16B)으로 이루어지는 센스선 SL에 접속되어 있다. 소스 영역(13)은, 컨택트층(15S), 제1층의 배선층(16A), 제2층의 배선층(16B), 제3층의 배선층(16C) 및 각 배선층(16A, 16B, 16C) 사이의 매립 금속층(17)을 개재하여, 기억 소자(10)에 접속되어 있다.

그리고, 기억 소자(10)는, 그 위의 제4층의 배선층(18)으로 이루어지는 비트선 BL에 접속되어 있다.

또한, 드레인 영역(12)을, 예를 들면 2개의 선택용 트랜지스터에 공통하여 형성함으로써, 센스선 SL을 2개의 메모리 셀에 공통으로 하는 것이 가능하게 된다.

또한, 본 실시예의 메모리의 1개의 메모리 셀에 대하여, 제1층의 배선층(16A)보다 하층을 도시한 평면도를 도 2의 A에 도시하고, 상면도를 도 2의 B에 도시한다.

도 2의 A 및 B에 도시한 바와 같이, 선택용 트랜지스터는, NMOS 트랜지스터(19N) 및 PMOS 트랜지스터(19P)를, 소스끼리 및 드레인끼리에서, 각각 제1층의 배선층(16A)을 통하여 전기적으로 접속함으로써, 구성되어 있다.

이에 의해, 이들 NMOS 트랜지스터(19N) 및 PMOS 트랜지스터(19P)로부터, 소위 트랜스퍼 게이트가 구성된다.

그리고, 이 트랜스퍼 게이트에 의해, 기억 소자(10)에 전류를 흘리거나, 기억 소자(10)에 전류가 흐르지 않도록 하거나 하는 스위칭을 할 수 있다.

PMOS 트랜지스터(19P)의 게이트 전극(14)은, 컨택트층(15G)을 개재하여, 제1층의 배선층(16A)으로 형성된 워드선 WL에 접속되어 있다. NMOS 트랜지스터(19N)의 게이트 전극(14)은 컨택트층(15G)을 개재하여 워드선 WL에 접속되어 있다. 기억 소자(10)에 흘리는 전류의 온?오프에 대응하여, PMOS 트랜지스터(19P)측의 워드선 WL과 NMOS 트랜지스터(19N)측의 워드선 WL에는, 한 쪽에 제어 신호가 공급되고, 다른 쪽에는 동일한 제어 신호를 인버터에 통과시킨 제어 신호가 공급된다.

선택 트랜지스터의 사이즈는, 예를 들면, NMOS 트랜지스터(19N)의 폭 Wn이 1㎛로 설정되고, PMOS 트랜지스터(19P)의 폭 Wp가 1.5㎛로 설정된다.

비트선 BL과 센스선 SL에 대하여, 플러스 또는 마이너스의 전위차를 주어, 워드선 WL에 전압을 인가하여 트랜스퍼 게이트를 온 상태로 함으로써, 기억 소자(10)의 적층 방향 중 어느 한 방향으로 전류를 흘릴 수 있다.

다음으로, 본 실시예의 메모리를 구성하는 기억 소자(10)의 개략 구성도(단면도)를 도 3에 도시한다.

이 기억 소자(10)는, 하층으로부터, 기초층(1), 반강자성층(2), 자화 고정층(3), 비자성층(4), 기억층(5), 캡층(6)의 순서로, 각 층이 적층되어 이루어진다.

자화 고정층(3)의 아래에 반강자성층(2)이 형성되어 있고, 이 반강자성층(2)에 의해, 자화 고정층(3)의 자화 M1의 방향이 고정된다. 도 3에서는 자화 고정층(3)의 자화 M1의 방향이 우측 방향으로 고정되어 있다.

기억층(5)은, 정보를 자화 상태, 즉 기억층(5)의 자화 M2의 방향에 의해 보유하는 것이고, 자화 M2의 방향이 우측 방향인지 좌측 방향인지에 의해, 각각 정보를 보유할 수 있다.

또한, 기억층(5)과 자화 고정층(3) 사이에 비자성층(4)이 형성되어 있음으로써, 기억층(5)과 자화 고정층(3)으로, GMR 소자 또는 MTJ 소자가 구성된다. 이에 의해, 자기 저항 효과를 이용하여, 기억층(5)의 자화 M2의 방향을 검출할 수 있다.

즉, 기억층(5)의 자화 M2의 방향이, 자화 고정층(3)의 자화 M1의 방향(우측 방향)에 대하여, 평행(우측 방향)인 경우에는 전기 저항이 낮게 되고, 반평행(좌측 방향)인 경우에는 전기 저항이 높게 되므로, 자기 저항 효과를 이용하여, 기억층(5)의 자화 M2의 방향을 검출할 수 있다.

자화 고정층(3)이나 기억층(5)의 재료로서는, 특별히 한정은 없지만, 철, 니켈, 코발트의 1종 혹은 2종 이상으로 이루어지는 합금 재료를 이용할 수 있다. 또한, Nb, Zr 등의 천이 금속 원소나 B 등의 경원소를 함유시킬 수도 있다.

반강자성층(2)의 재료로서는, 철, 니켈, 백금, 이리듐, 로듐 등의 금속 원소와 망간의 합금, 코발트나 니켈의 산화물 등을 사용할 수 있다.

비자성층(4)은, 비자성 도전층으로, 혹은, 터널 배리어층 등의 절연층으로 구성한다. 비자성 도전층으로서는, 예를 들면, 루테늄, 구리, 크롬, 금, 은 등을 사용할 수 있다. 터널 배리어층으로서는, 산화 알루미늄 등의 절연 재료를 사용할 수 있다.

본 실시예에서는, 특히, 기억 소자(10)에 대하여, 기초층(1)으로부터 캡층(6)에의 방향(7)으로, 즉 자화 고정층(3)으로부터 기억층(5)에의 방향으로, 전자를 흘림으로써, 기억층(5)에 기록된 정보의 판독을 행한다. 그리고, 판독 시에 그 방향(7)으로 전자가 흐르도록, 전극이나 배선 BL, SL, 전원 등의 전류 공급 수단을 구성한다.

이 때, 판독 전류 Ir(Ir0, Ir1)은, 전자를 흘리는 방향(7)과는 반대로, 캡층(6)으로부터 기초층(1)에의 방향으로 된다.

이 판독 전류 Ir은, 상술한 부극성의 전류에 상당하고, 또한 저저항 상태를 기입하는 전류(전자를 자화 고정층(3)으로부터 기억층(5)으로 흘리는 전류) Iw1과 동일한 극성이기 때문에, 본 실시예에서의 기억 소자(10)의 적층막 구성 및 판독 전류의 극성은 도 5의 C에 도시한 경우에 대응하는 것이다.

따라서, 도 6에 도시한 바와 같이, 판독과 기입의 간섭에 의한 에러의 발생을 저감할 수 있다.

상술한 본 실시예의 메모리의 구성에 따르면, 기억 소자(10)의 기억층(5)에 기록된 정보를 판독할 때에는, 기억 소자(10)의 전기 저항을 고저항 상태로부터 저저항 상태로 변화시키도록 기입(정보의 기록)을 행할 때의 전류 -Iw(Iw1)와 동일한 부극성의 전류가, 기억 소자(10)에 흐름으로써, 판독 시에 기억 소자(10)가 저저항 상태인 경우에, 판독 전류 Ir1의 분포가 기입 전류 -Iw의 분포와 일부 겹쳐 있어도, 판독 전류 Ir로 기입되는 것은 저저항 상태에만 한정된다.

이에 의해, 판독 전류에 의해서 저항 상태가 변화하게 되는 에러의 발생을 억제할 수 있어, 판독과 기입의 간섭에 수반하는 에러의 발생을 본질적으로 저감시키는 것이 가능하게 된다.

따라서, 판독과 기입의 간섭에 수반하는 에러를 본질적으로 저감시킬 수 있으므로, 메모리 셀마다의 기입 전류의 변동이 어느 정도 있어도, 간섭에 수반하는 에러의 발생율을 매우 작게 하는 것이 가능하게 된다.

따라서, 용이하게, 신뢰성이 높은 메모리를 실현하는 것이 가능하게 된다.

다음으로, 본 발명의 다른 실시예로서, 메모리를 구성하는 기억 소자의 개략 구성도(단면도)를 도 4에 도시한다.

본 실시예에서는, 도 4에 도시한 바와 같이, 하층으로부터, 기초층(1), 기억층(5), 비자성층(4), 자화 고정층(3), 반향 자성층(2), 캡층(6)의 순서로, 각 층이 적층되어, 기억 소자(20)가 구성되어 있다. 즉, 자화 고정층(3) 및 기억층(5)의 적층 순서가 도 3의 기억 소자(10)와는 반대로 되어 있다.

그 밖의 구성은, 앞의 실시예의 기억 소자(10)와 마찬가지이기 때문에, 동일 부호를 붙여 중복 설명을 생략한다.

또한, 메모리의 다른 부분의 구성은, 도 1 및 도 2의 앞의 실시예의 메모리와 마찬가지로 구성할 수 있다.

또한, 본 실시예에서는, 특히, 기억 소자(20)에 대하여, 캡층(6)으로부터 기초층(1)에의 방향(8)으로, 즉 자화 고정층(3)으로부터 기억층(5)에의 방향으로, 전자를 흘림으로써, 기억층(5)에 기록된 정보의 판독을 행한다. 그리고, 판독 시에 그 방향(8)으로 전자가 흐르도록, 전극이나 배선 BL, SL, 전원 등의 전류 공급 수단을 구성한다.

이 때, 판독 전류 Ir(Ir0, Ir1)은, 전자를 흘리는 방향(8)과는 반대로, 기초층(1)으로부터 캡층(6)에의 방향으로 된다.

이 판독 전류 Ir은, 상술한 정극성의 전류에 상당하고, 또한 저저항 상태를 기입하는 전류(전자를 자화 고정층(3)으로부터 기억층(5)으로 흘리는 전류)와 동일한 극성이기 때문에, 본 실시예에서의 기억 소자(20)의 적층막 구성 및 판독 전류의 극성은, 도 5의 B에 도시한 경우에 대응하는 것이다.

상술한 본 실시예의 메모리의 구성에 따르면, 기억 소자(20)의 기억층(5)에 기록된 정보를 판독할 때에는, 기억 소자(20)의 전기 저항을 고저항 상태로부터 저저항 상태로 변화시키도록 기입(정보의 기록)을 행할 때의 전류 +Iw(Iw1)와 동일한 정극성의 전류가, 기억 소자(20)에 흐름으로써, 판독 시에 기억 소자(20)가 저저항 상태인 경우에, 판독 전류 Ir1의 분포가 기입 전류 +Iw의 분포와 일부 겹쳐 있어도, 판독 전류 Ir로 기입되는 것은 저저항 상태에만 한정된다.

상술한 각 실시예에서의 기억 소자의 층 구성은, 그 본질적인 역할을 완수하는 범위에서 변경이 가능하다.

예를 들면, 자화 고정층으로서, 반강자성층과의 적층에 상관없이, 단독이며 충분히 큰 보자력을 갖는 강자성 재료를 이용하여도 된다.

또한, 기억층이나 자화 고정층을 구성하는 자성체층은, 단층의 자성체층에 한정되는 것이 아니고, 조성이 서로 다른 2층 이상의 자성체층을 직접 적층하거나, 2층 이상의 자성체층을 비자성층을 개재하여 적층한 적층 페리 구조로 하거나 하는 것도 가능하다.

또한, 본 발명에서는, 정부 양극성의 기입 전류 +Iw, -Iw의 절대값이 도 5의 B나 C와 같이 동일한 경우에 한정되는 것이 아니고, 정부 양극성의 기입 전류의 절대값이 서로 다른 경우에도 적용 가능하다.

또한, 상술한 본 발명에서의 동작 원리는, 스핀 트랜스퍼를 이용하는 메모리에 한하지 않고, 쌍극성의 전류에 의해 정보(0 정보/1 정보)의 기록을 행하고, 임의 방향의 전류로 저항 변화를 검출하여 정보를 판독하는 메모리에 대하여도, 일반적으로 적용하는 것이 가능하다고 생각된다.

본 발명은, 상술한 실시예에 한정되는 것이 아니고, 본 발명의 요지를 일탈하지 않는 범위에서 기타 여러 가지 구성을 취할 수 있다.

1 : 기초층
2 : 반강자성층
3 : 자화 고정층
4 : 비자성층
5 : 기억층
6 : 캡층
10, 20 : 기억 소자
12 : 드레인 영역
13 : 소스 영역
14 : 게이트 전극
19N : NMOS 트랜지스터
19P : PMOS 트랜지스터
WL : 워드선
BL : 비트선
SL : 센스선

Claims

정보를 자성체의 자화 상태에 의해 보유하는 기억층을 갖고,
상기 기억층에 대하여, 중간층을 개재하여 자화 고정층이 형성되며,
상기 기억층은 상기 중간층의 하층에 배치되고,
상기 자화 고정층은 상기 중간층의 상층에 배치되며,
적층 방향으로 전류를 흘림으로써, 상기 기억층의 자화의 방향이 변화하여, 상기 기억층에 대하여 정보의 기록이 행하여지는 기억 소자와,
상기 기억 소자에 대해서, 상기 적층 방향의 전류를 흘리는 전류 공급 수단을 구비하고,
상기 기억층에 기록된 정보를 판독할 때에는, 전류가 상기 기억 소자의 상기 기억층측으로부터 상기 자화 고정층측에, 상기 전류 공급 수단을 통하여 상기 기억 소자에 흐르는, 메모리.