JP2010049751A - 抵抗変化型メモリ - Google Patents
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Abstract
【課題】センスアンプのオフセットを補正し、読み出しの精度を向上させる。
【解決手段】抵抗変化型メモリは、複数のメモリセルＭＣと、互いに異なる抵抗値を有する複数の参照セルＲＣと、読み出し時に複数のメモリセルの中から選択された選択メモリセルが第１の入力端子に接続され、読み出し時に複数の参照セルの中から選択された選択参照セルが第２の入力端子に接続されるセンスアンプＳＡと、センスアンプのオフセット情報を保持するヒューズラッチ回路２０と、オフセット情報に応じて複数の参照セルの中から選択参照セルを選択し、選択参照セルをセンスアンプの第２の入力端子に接続させるデコーダ１０とを具備する。
【選択図】 図１
【解決手段】抵抗変化型メモリは、複数のメモリセルＭＣと、互いに異なる抵抗値を有する複数の参照セルＲＣと、読み出し時に複数のメモリセルの中から選択された選択メモリセルが第１の入力端子に接続され、読み出し時に複数の参照セルの中から選択された選択参照セルが第２の入力端子に接続されるセンスアンプＳＡと、センスアンプのオフセット情報を保持するヒューズラッチ回路２０と、オフセット情報に応じて複数の参照セルの中から選択参照セルを選択し、選択参照セルをセンスアンプの第２の入力端子に接続させるデコーダ１０とを具備する。
【選択図】 図１
Description
本発明は、互いに異なる抵抗値を有する複数の参照セルを備えた抵抗変化型メモリに関する。
抵抗変化型メモリとして、ＭＲＡＭ（Magnetoresistive Random Access Memory）、ＰＲＡＭ（Phase-change Random Access Memory）、ＲｅＲＡＭ（Resistance Random Access Memory）などが知られている。この抵抗変化型メモリの特徴は、記憶素子の抵抗値の変化によって情報を記憶させることである。この記憶素子の抵抗状態は、センスアンプによって判別される。つまり、読み出し時、記憶素子に流れる読み出し電流と参照素子に流れる参照電流とをセンスアンプで比較し、記憶素子の抵抗状態を判別する。
しかし、従来の抵抗変化型メモリでは、センスアンプの入力オフセットのばらつきにより、読み出し特性が劣化していた。
尚、この出願の発明に関連する先行技術文献情報としては、次のようなものがある。
米国特許6,809,976号明細書
米国特許6,707,710号明細書
本発明は、センスアンプのオフセットを補正し、読み出しの精度を向上させる抵抗変化型メモリを提供する。
本発明の一態様による抵抗変化型メモリは、複数のメモリセルと、互いに異なる抵抗値を有する複数の参照セルと、読み出し時に前記複数のメモリセルの中から選択された選択メモリセルが第１の入力端子に接続され、前記読み出し時に前記複数の参照セルの中から選択された選択参照セルが第２の入力端子に接続されるセンスアンプと、前記センスアンプのオフセット情報を保持するヒューズラッチ回路と、前記オフセット情報に応じて前記複数の参照セルの中から前記選択参照セルを選択し、前記選択参照セルを前記センスアンプの前記第２の入力端子に接続させるデコーダとを具備する。
本発明によれば、センスアンプのオフセットを補正し、読み出しの精度を向上させる抵抗変化型メモリを提供できる。
本発明の実施の形態を以下に図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
［１］回路構成
図１は、本発明の一実施形態に係る抵抗変化型メモリの回路構成の概略図を示す。以下に、抵抗変化型メモリの概略的な全体の回路構成について説明する。
図１は、本発明の一実施形態に係る抵抗変化型メモリの回路構成の概略図を示す。以下に、抵抗変化型メモリの概略的な全体の回路構成について説明する。
図１に示すように、抵抗変化型メモリは、メモリセルＭＣ、参照セルＲＣ、センスアンプＳＡ、デコーダ１０、ヒューズラッチ回路２０を備えている。
メモリセルＭＣ及び参照セルＲＣは、それぞれ複数個存在し、セルアレイを構成している。複数の参照セルＲＣは、互いに異なる抵抗値Ｒ０、Ｒ１、Ｒ２、Ｒ３を有している。
センスアンプＳＡは、複数個存在する。各センスアンプＳＡの第１の入力端子には、複数のメモリセルＭＣの中から選択された１つのセルが接続される。センスアンプＳＡの第２の入力端子には、複数の参照セルＲＣの中から選択された１つのセルが接続される。センスアンプＳＡは、メモリセルＭＣに流れる読み出し電流と参照セルＲＣに流れる参照電流とを比較し、メモリセルＭＣの抵抗状態を判別する。
ヒューズラッチ回路２０は、センスアンプＳＡ毎に設けられている。個々のセンスアンプＳＡには、製造ばらつきによる入力オフセットがある。ヒューズラッチ回路２０は、対応するセンスアンプＳＡの入力オフセット情報を保持している。この入力オフセット情報は、チップ製造後にセンスアンプＳＡ毎の最適な参照セルＲＣを選択するためのテストを行い、その結果に基づいたヒューズプログラムによって設定される。入力オフセット情報は、チップ製造後に書き込まれ、ヒューズラッチ回路２０で半永久的に保持される。ヒューズラッチ回路２０は、例えば、電源をＯＦＦした後もデータが保持される不揮発性メモリで構成される。
デコーダ１０は、ヒューズラッチ回路２０の保持する入力オフセット情報に基づいて、個々のセンスアンプＳＡの入力オフセットを補正するような抵抗値Ｒ０、Ｒ１、Ｒ２、Ｒ３を有する参照セルＲＣを選択する。
図１の例では、最上段のセンスアンプＳＡに対しては、テスト結果により、このセンスアンプＳＡの入力オフセットを補正するような参照セルＲＣとして抵抗値Ｒ１のセルが選択されるように設定されている。同様に、２段目のセンスアンプＳＡに対しては、抵抗値Ｒ２の参照セルＲＣが選択されるように設定され、３段目のセンスアンプＳＡに対しては、抵抗値Ｒ０の参照セルＲＣが選択されるように設定され、４段目のセンスアンプＳＡに対しては、抵抗値Ｒ１の参照セルＲＣが選択されるように設定されている。
図２は、図１の回路構成の一部の概略図を示す。以下に、抵抗変化型メモリの概略的な回路構成の一部について説明する。
図２に示すように、センスアンプＳＡの第１の入力端子には第１のトランジスタ３１を介して第１のセルアレイＣＡ１内のセルが接続され、センスアンプＳＡの第２の入力端子には第２のトランジスタ３２を介して第２のセルアレイＣＡ２内のセルが接続される。第１及び第２のトランジスタ３１及び３２は、例えば、ソースフォロワ接続されたＮＭＯＳトランジスタからなる。
第１及び第２のセルアレイＣＡ１及びＣＡ２の周囲には、デコーダ１０が配置されている。このデコーダ１０は、カラムデコーダ１１とロウデコーダ１２とを有している。これらカラムデコーダ１１及びロウデコーダ１２により、第１及び第２のセルアレイＣＡ１及びＣＡ２内のセルが選択される。
第１及び第２のセルアレイＣＡ１及びＣＡ２内には、複数のメモリセルＭＣと複数の参照セルＲＣが配置されている。これらメモリセルＭＣ及び参照セルＲＣは同じセル構成となっている。
複数の参照セルＲＣは、互いに異なる抵抗値を有しているので、本例の場合、セル面積を変えている。具体的には、参照セルＲＣ内の抵抗変化素子の平面形状における面積を変えている。
第１のセルアレイＣＡ１内の複数の参照セルＲＣと第２のセルアレイＣＡ２内の複数の参照セルＲＣとは、抵抗値の変化を同じにしておくことが望ましい。読み出し時、参照セルＲＣを第１及び第２のセルアレイＣＡ１及びＣＡ２のどちらから選んでも、同じようにオフセット調整ができるようにするためである。
［２］読み出し
図１及び図２を用いて、本実施形態に係る読み出し動作について説明する。尚、ここでは、図２の第１のセルアレイＣＡ１内からメモリセルＭＣを選択し、第２のセルアレイＣＡ２内から参照セルＲＣを選択する例を挙げるが、第２のセルアレイＣＡ２内からメモリセルＭＣを選択し、第１のセルアレイＣＡ１内から参照セルＲＣを選択しても勿論よい。
図１及び図２を用いて、本実施形態に係る読み出し動作について説明する。尚、ここでは、図２の第１のセルアレイＣＡ１内からメモリセルＭＣを選択し、第２のセルアレイＣＡ２内から参照セルＲＣを選択する例を挙げるが、第２のセルアレイＣＡ２内からメモリセルＭＣを選択し、第１のセルアレイＣＡ１内から参照セルＲＣを選択しても勿論よい。
まず、読み出し動作前において、センスアンプＳＡ毎の入力オフセット情報がヒューズラッチ回路２０に設定される。この入力オフセット情報は、チップ製造後にセンスアンプＳＡ毎の最適な参照セルＲＣを選択するためのテストを行い、その結果に基づいたヒューズ切断によって設定される。
第１のセルアレイＣＡ１側のカラムデコーダ１１とロウデコーダ１２によって、第１のセルアレイＣＡ１の中から１つのメモリセルＭＣが選択される。一方、ヒューズラッチ回路２０が保持するセンスアンプＳＡ毎の入力オフセット情報に基づいて、第２のセルアレイＣＡ２側のカラムデコーダ１１とロウデコーダ１２によって、第２のセルアレイＣＡ２の中から所定の抵抗値を有する参照セルＲＣが１つ選択される。選択されたメモリセルＭＣは、センスアンプＳＡの第１の入力端子に接続され、選択された参照セルＲＣは、センスアンプＳＡの第２の入力端子に接続される。
この際、メモリセルＭＣの電圧は、第１のトランジスタ３１のゲート電圧ＶＣＬＭＰによって（ＶＣＬＭＰ−閾値電圧）の近傍に設定される。一方、参照セルＲＣの電圧は、第２のトランジスタ３２のゲート電圧ＶＲＥＦによって（ＶＲＥＦ−閾値電圧）の近傍に設定される。このゲート電圧ＶＲＥＦは、参照電流が“０”と“１”の読み出し電流の中間になるように設定される。尚、メモリセルＭＣに供給される電圧ＶＣＬＭＰと参照セルＲＣに供給される電圧ＶＲＥＦとは、同じであっても異なってもよい。
センスアンプＳＡは、メモリセルＭＣに流れる読み出し電流と参照セルＲＣに流れる参照電流とを比較し、メモリセルＭＣの抵抗状態を判別する。このような参照セルＲＣを使用した差動方式による電流比較により、精度の良い読み出しが実現される。
尚、参照セルＲＣは、センスアンプＳＡ毎のオフセットを補正する抵抗値のセルが選択されるので、そのセンスアンプＳＡに対して読み出し時に選択される参照セルＲＣは毎回同じセルになる。但し、予備の参照セルＲＣが選択されるように変更することも可能である。
［３］参照セル
図３及び図４を用いて、本実施形態に係る参照セルについて説明する。
図３及び図４を用いて、本実施形態に係る参照セルについて説明する。
図３に示すように、複数の参照セルＲＣは、互いに抵抗値Ｒ０、Ｒ１、Ｒ２、Ｒ３を微小に段階的に変化させている。このように参照セルＲＣの抵抗値Ｒ０、Ｒ１、Ｒ２、Ｒ３を変化させるには、例えば、図２に模式的に示すように、抵抗変化素子の面積を変化させればよい。
複数の参照セルＲＣの抵抗値は、高抵抗状態（例えば“１”状態）のメモリセルＭＣの抵抗値Ｒｍａｘと低抵抗状態（例えば“０”状態）のメモリセルＭＣの抵抗値Ｒｍｉｎとの間に位置する。そして、複数の参照セルＲＣの抵抗値Ｒ０、Ｒ１、Ｒ２、Ｒ３は、メモリセルＭＣの記憶状態の一方の抵抗値（図３では低抵抗状態の抵抗値Ｒｍｉｎ）を基準として、この抵抗値Ｒｍｉｎの例えば１／１００ずつ変化させている。
従って、図４に示すように、読み出し時に、これらの参照セルＲＣを切り替え、参照セル電圧を調整することで、参照電流を微小に変化させることができる。参照セルＲＣの抵抗値Ｒ０、Ｒ１、Ｒ２、Ｒ３が小さい程、参照電流値を大きくすることができる。これにより、製造ばらつきに起因するセンスアンプＳＡの入力オフセットを補正することが可能となる。
［４］メモリセル
図５及び図６を用いて、本実施形態に係るメモリセルについて説明する。ここでは、磁気抵抗素子を使用したＭＲＡＭを例として挙げる。尚、参照セルＲＣは、メモリセルＭＣと同じ構成を有する。
図５及び図６を用いて、本実施形態に係るメモリセルについて説明する。ここでは、磁気抵抗素子を使用したＭＲＡＭを例として挙げる。尚、参照セルＲＣは、メモリセルＭＣと同じ構成を有する。
図５に示すように、メモリセルＭＣは、磁気抵抗素子１００と選択トランジスタＴｒとを有する。磁気抵抗素子１００の一端は選択トランジスタＴｒの電流経路の一端に接続され、磁気抵抗素子１００と選択トランジスタＴｒとは直列接続されている。磁気抵抗素子１００の一端はビット線ＢＬに接続され、選択トランジスタＴｒのゲートはビット線と直交するワード線ＷＬに接続される。ビット線ＢＬはカラムデコーダ１１によって選択され、ワード線ＷＬはロウデコーダ１２によって選択される。
このようなメモリセルＭＣは、行列状に配置され、メモリセルアレイを構成する。そして、外部から入力されるアドレス信号に応じて、特定のメモリセルＭＣが選択され、読み出しと書込みが実行される。
図６に示すように、磁気抵抗素子１００は、２つの磁性層１１１及び１１３で非磁性層１１２を挟んだ構成をしている。２つの磁性層１１１及び１１３の磁化方向が平行のとき、低抵抗状態（例えば“０”状態）となる。一方、２つの磁性層１１１及び１１３の磁化方向が反平行のとき、高抵抗状態（例えば“１”状態）となる。
磁気抵抗素子１００の抵抗状態は、上述した通り、読み出し電流を流すことで判別する。磁性層１１１及び１１３の磁化の向きは、書込み電流の向きに応じてスピン注入磁化反転を使用して制御する。
尚、本実施形態は、抵抗変化型メモリであるＰＲＡＭ、ＲｅＲＡＭにも適用可能である。ＰＲＡＭの場合、抵抗変化素子としてカルコゲナイド素子を使用し、ＲｅＲＡＭの場合、抵抗変化素子として遷移金属酸化物素子を使用すればよい。
［５］効果
本発明の一実施形態によれば、参照セルＲＣとして複数の抵抗値を有するセルを用意し、センスアンプＳＡ毎の入力オフセット情報をヒューズラッチ回路２０に保持させる。そして、読み出し時、ヒューズラッチ回路２０の入力オフセット情報をもとに、センスアンプＳＡの入力オフセットを補正するような抵抗値を有する参照セルＲＣを選択し、センスアンプＳＡの入力オフセットを補正する。これにより、メモリセルＭＣのデータを精度良く読み出すことが可能である。
本発明の一実施形態によれば、参照セルＲＣとして複数の抵抗値を有するセルを用意し、センスアンプＳＡ毎の入力オフセット情報をヒューズラッチ回路２０に保持させる。そして、読み出し時、ヒューズラッチ回路２０の入力オフセット情報をもとに、センスアンプＳＡの入力オフセットを補正するような抵抗値を有する参照セルＲＣを選択し、センスアンプＳＡの入力オフセットを補正する。これにより、メモリセルＭＣのデータを精度良く読み出すことが可能である。
その他、本発明は、上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で、種々に変形することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
１０…デコーダ、１１…カラムデコーダ、１２…ロウデコーダ、２０…ヒューズラッチ回路、３１，３２，Ｔｒ…トランジスタ、１００…磁気抵抗素子、ＭＣ…メモリセル、ＲＣ…参照セル、ＳＡ…センスアンプ、ＣＡ１，ＣＡ２…セルアレイ。
Claims (5)
- 複数のメモリセルと、
互いに異なる抵抗値を有する複数の参照セルと、
読み出し時に前記複数のメモリセルの中から選択された選択メモリセルが第１の入力端子に接続され、前記読み出し時に前記複数の参照セルの中から選択された選択参照セルが第２の入力端子に接続されるセンスアンプと、
前記センスアンプのオフセット情報を保持するヒューズラッチ回路と、
前記オフセット情報に応じて前記複数の参照セルの中から前記選択参照セルを選択し、前記選択参照セルを前記センスアンプの前記第２の入力端子に接続させるデコーダと
を具備することを特徴とする抵抗変化型メモリ。 - 前記複数のメモリセル及び前記複数の参照セルは、抵抗変化素子をそれぞれ有し、
前記複数の参照セル内の前記抵抗変化素子は、互いに面積が異なることを特徴とする請求項１に記載の抵抗変化型メモリ。 - 前記ヒューズラッチ回路は、不揮発性メモリを有することを特徴とする請求項１に記載の抵抗変化型メモリ。
- 前記複数の参照セルは、前記メモリセルの１つの記憶状態における抵抗値を基準に変化させていることを特徴とする請求項１に記載の抵抗変化型メモリ。
- 前記選択メモリセルと前記選択参照セルに供給される電圧が異なることを特徴とする請求項１に記載の抵抗変化型メモリ。
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Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012069181A (ja) * | 2010-09-21 | 2012-04-05 | Toshiba Corp | 半導体記憶装置 |
| JP2012181900A (ja) * | 2011-03-02 | 2012-09-20 | Toshiba Corp | 半導体記憶装置およびそのテスト方法 |
| JP2013125565A (ja) * | 2011-12-14 | 2013-06-24 | Fujitsu Ltd | 磁気メモリ装置及びその読み出し方法 |
| US8787070B2 (en) | 2011-04-13 | 2014-07-22 | Panasonic Corporation | Reference cell circuit and variable resistance nonvolatile memory device including the same |
Families Citing this family (6)
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|---|---|---|---|---|
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| US10032509B2 (en) * | 2015-03-30 | 2018-07-24 | Toshiba Memory Corporation | Semiconductor memory device including variable resistance element |
| US9679643B1 (en) | 2016-03-09 | 2017-06-13 | Taiwan Semiconductor Manufacturing Co., Ltd. | Resistive memory device having a trimmable resistance of at least on of a driver and a sinker is trimmed based on a row location |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6314014B1 (en) | 1999-12-16 | 2001-11-06 | Ovonyx, Inc. | Programmable resistance memory arrays with reference cells |
| KR100463599B1 (ko) | 2001-11-17 | 2004-12-29 | 주식회사 하이닉스반도체 | 불휘발성 강유전체 메모리 장치 및 그의 구동방법 |
| JP2004062922A (ja) | 2002-07-25 | 2004-02-26 | Renesas Technology Corp | 不揮発性半導体記憶装置 |
| KR100496858B1 (ko) * | 2002-08-02 | 2005-06-22 | 삼성전자주식회사 | 비트라인 클램핑 전압에 상관없이 기준 셀로 일정 전류가흐르는 마그네틱 랜덤 억세스 메모리 |
| JP4266297B2 (ja) | 2002-09-05 | 2009-05-20 | 株式会社ルネサステクノロジ | 不揮発性記憶装置 |
| KR100515053B1 (ko) * | 2002-10-02 | 2005-09-14 | 삼성전자주식회사 | 비트라인 클램핑 전압 레벨에 대해 안정적인 독출 동작이가능한 마그네틱 메모리 장치 |
| US6707710B1 (en) | 2002-12-12 | 2004-03-16 | Hewlett-Packard Development Company, L.P. | Magnetic memory device with larger reference cell |
| JP5160724B2 (ja) | 2004-09-06 | 2013-03-13 | ソニー株式会社 | メモリ |
| US8102018B2 (en) | 2005-05-09 | 2012-01-24 | Nantero Inc. | Nonvolatile resistive memories having scalable two-terminal nanotube switches |
| US7382644B2 (en) | 2006-06-29 | 2008-06-03 | Unity Semiconductor Corporation | Two terminal memory array having reference cells |
| US7898888B2 (en) * | 2007-06-18 | 2011-03-01 | Renesas Electronics Corporation | Semiconductor memory device having memory cell and reference cell connected to same sense amplifier and method of reading data thereof |
| JP4568303B2 (ja) | 2007-06-19 | 2010-10-27 | 株式会社東芝 | 磁気ランダムアクセスメモリ |
| US7813166B2 (en) * | 2008-06-30 | 2010-10-12 | Qualcomm Incorporated | Controlled value reference signal of resistance based memory circuit |
-
2008
- 2008-08-22 JP JP2008213671A patent/JP2010049751A/ja not_active Withdrawn
-
2009
- 2009-08-05 US US12/536,341 patent/US8036015B2/en not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012069181A (ja) * | 2010-09-21 | 2012-04-05 | Toshiba Corp | 半導体記憶装置 |
| JP2012181900A (ja) * | 2011-03-02 | 2012-09-20 | Toshiba Corp | 半導体記憶装置およびそのテスト方法 |
| US8787070B2 (en) | 2011-04-13 | 2014-07-22 | Panasonic Corporation | Reference cell circuit and variable resistance nonvolatile memory device including the same |
| JP2013125565A (ja) * | 2011-12-14 | 2013-06-24 | Fujitsu Ltd | 磁気メモリ装置及びその読み出し方法 |
Also Published As
| Publication number | Publication date |
|---|---|
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