KR102134616B1 - 스핀 주입 토크 자성메모리 - Google Patents

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KR102134616B1 KR1020180121899A KR20180121899A KR102134616B1 KR 102134616 B1 KR102134616 B1 KR 102134616B1 KR 1020180121899 A KR1020180121899 A KR 1020180121899A KR 20180121899 A KR20180121899 A KR 20180121899A KR 102134616 B1 KR102134616 B1 KR 102134616B1
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Abstract

본 발명에 따른 스핀 주입 토크 자성 메모리는, 비트 라인(bit line), 워드 라인(word line) 그리고 소오스 라인(source line)에 전기적으로 접속된 메모리 셀에서 자기 터널 접합(magnetic tunnel junction)을 갖도록, 워드 라인과 비트 라인 사이에서 자기 터널 접합을 구성하기 위해 순차적으로 적층되는 제1 전극, 수직 분극자화 고정층, 전도성 스페이서, 수평 회전자화 자유층, 절연성 스페이서, 수평 비교자화 고정층과 제2 전극을 포함한다.

Description

스핀 주입 토크 자성메모리{SPIN TRANSFER TORQUE(STT) MRAM}
본 발명은 자기 터널 접합(magnetic tunnel junction; MTJ)을 구성하기 위해 두 개의 고정층 사이에 하나의 자유층을 샌드위치시켜 순차적으로 수직하게 위치되는 자유층과 고정층 대비 쓰기 효율성을 향상시키는 스핀 주입 토크 자성메모리에 관한 것이다.
최근에, 자성 메모리는 자기 터널 접합(magnetic tunnel junction; MTJ) 주변으로부터 적용되는 외부 자기장을 이용하는 대신에 스핀 주입 토크(spin transfer torque; STT)를 이용하여 고정층(pinned layer)의 자화에 대해 자유층(free layer)의 자화를 평행하게 또는 반평행하게 바꾸는 구동 동작을 적용받도록 제조되고 있다.
왜냐하면, 상기 외부 자기장 기반의 자성 메모리는 메모리 셀(자기 터널 접합을 포함) 크기와 외부 자기장 크기의 반비례를 극복하지 못하며, 직교하는 전류 라인을 통해 하나의 특정 메모리 셀을 선택하는 동안 직교하는 전류라인의 교차 영역에 위치되는 특정 메모리 셀과 함께 각 전류라인 상에 위치되는 나머지 메모리 셀을 반 선택(half-selection)시키는 문제를 가지기 때문이다.
이에 반해서, 상기 스핀 주입 토크 자성 메모리는 외부 전원을 사용하여 쓰기 동작 또는 읽기 동작 시 직교하는 전류라인의 교차 영역에 위치되는 특정 메모리 셀에만 직접적으로 전류를 흘려 자유층의 자화 반전을 유도하므로 메모리 셀 크기를 줄일 수 있으며, 외부 자기장 기반의 자성 메모리 대비 전류라인의 교차 영역에 위치되는 특정 메모리 셀 이외의 나머지 메모리 셀을 반 선택하지 않는다.
한편, 상기 스핀 주입 토크 자성 메모리(124)는 도 1 내지 도 4에서 종래 기술로서 개시한다. 여기서, 도 1은 종래기술 또는 본 발명에 따른 스핀 주입 토크 자성 메모리를 개략적으로 보여주는 회로도이고, 도 2는 도 1에서 종래기술에 따른 스핀 주입 토크 자성 메모리에 구비되는 메모리 셀을 개략적으로 보여주는 단면도이며, 도 3은 도 2의 메모리 셀에서 자기 터널 접합의 자화 반전 동안 자유층의 내부에서 자화의 거동(擧動)을 이차원적으로 보여주는 시간-전압 그래프이다.
또한, 도 4는 도 2의 메모리 셀에서 자기 터널 접합의 자화 반전 동안 자유층의 내부에서 자화의 거동을 삼차원적으로 보여주는 자화 에너지 구이다. 도 1 내지 도 4를 참조하면, 상기 스핀 주입 토크 자성 메모리(124)는 비트 라인(bit line; BL), 워드 라인(word line; WL) 그리고 소오스 라인(source line; SL)에 전기적으로 접속된 메모리 셀(114)을 갖는다. 상기 메모리 셀(114)은 비트 라인(BL)과 소오스 라인(WL) 사이에 NMOS 트랜지스터(Tr)와 자기 터널 접합(100A)을 포함한다.
상기 스핀 주입 토크 자성 메모리(124)는 워드라인(WL)에 게이트 전원을 인가하여 NMOS 트랜지스터(Tr)를 온(on)/ 오프(off)시킨다. 상기 NMOS 트랜지스터(Tr)가 전기적으로 온 상태로 유지된 후, 상기 스핀 주입 토크 자성 메모리(124)는 비트 라인(BL)과 소오스 라인(SL) 사이에 전압 차를 형성시키고 비트 라인(BL)과 소오스 라인(SL) 사이의 전압 차에 따라 메모리 셀(114)에 전류를 인가시켜 메모리 셀(114)에 '0' 또는 '1'의 데이터를 저장하도록 구성된다.
상기 메모리 셀(114)은 상부 및 하부 전극(90, 100) 사이에 순차적으로 적층되는 고정층(13), 터널 베리어(16)과 자유층(19)을 샌드위치시킨 자기 터널 접합(100A)을 도 2와 같이 갖는다. 상기 메모리 셀(114)이 '0' 또는 '1'의 데이터를 저장하는 동안, 상기 메모리 셀(114)은 비트 라인(BL)으로부터 소오스 라인(SL)을 향해 또는 소오스 라인(SL)으로부터 비트 라인(BL)을 향해 자기 터널 접합(100A)에 펄스 형상의 전하 전류(charge current)를 흐르게 할 수 있다.
상기 전하 전류의 흐름 동안, 상기 전하 전류의 반대편에서 복수의 전도 전자(e-; 이하, '스핀 분극 전류'로 지칭함)가 흐를 수 있다. 예를 들면, 상기 고정층(13)의 자화(도 2의 실선 화살표)가 상기 자유층의 자화(도 2의 점선 화살표; 도 4의 19M)와 반 평행을 이루는 상태에서, 상기 스핀 분극 전류는 자기 터널 접합(100A)에서 고정층(13)으로부터 시작하여 터널 베리어(16)를 지나 자유층(19)을 향해 흐를 수 있다.
상기 스핀 분극 전류는 고정층(13)과 자유층(19)를 지나면서 순차적으로 스핀 여과되어 자유층(19)의 자화(19M)에 토오크(torque)를 적용시켜 자유층(19)을 자화 반전시킨다. 상기 자유층(19)의 자화 반전 동안, 상기 자유층(19)의 자화(19M)는 초기 진동 단계(Ⅰ), 스위칭 단계(Ⅱ)와 후기 진동 단계(Ⅲ)를 도 3과 같이 거친다. 상기 초기 진동 단계(Ⅰ)는 자화(19M)의 자화 반전을 위한 준비 기간으로 스핀 분극 전류의 임계 세기까지 자화(19M)를 여기 진동(도 4의 자화 에너지 구(40)에서 "0" 데이터 아래의 자화 궤적(35)을 참조)시키도록 수행된다.
상기 스위칭 단계(Ⅱ)는 스핀 분극 전류의 임계 세기 이상에서 자화(19M)에 스핀 분극 전류의 토오크를 작용시켜 자화(19M)를 회전(도 4의 지화 에너지 구(40)에서 "0"과 "1" 데이터 사이의 자화 궤적(35)을 참조)시키도록 수행되고, 상기 후기 진동 단계(Ⅲ)는 스핀 분극 전류의 임계 세기 이상에서 자화(19M)의 회전 후 자화 반전된 에너지를 찾아가면서 자화(19M)를 감쇄 진동(도 4의 자화 에너지 구(40)에서 "1" 데이터 상의 자화 궤적(35)을 참조)시키도록 수행된다.
상기 자유층(19)의 자화 반전 후, 상기 메모리 셀(114)은 자유층(19)의 내부에서 스핀 분극 전류의 토오크를 통해 자유층(19)의 자화(19M)를 도 4의 자화 에너지 궤적에서 스핀 궤적(35)을 따라 회전시켜 고정층(13)의 자화(도 2의 실선 화살표)에 대해 자유층(19)의 자화(19M)를 자유층(19) 내 도 2의 실선 화살표를 따라 평행하게 갖는다. 그러나, 상기 초기 진동 단계(Ⅰ)와 후기 진동 단계(Ⅲ)는 자유층(19)의 자화 반전을 위해 필요없는 구간이다.
따라서, 상기 초기 진동 단계(Ⅰ)와 후기 진동 단계(Ⅲ)는 자화층(19)의 자화 반전의 시간을 길게하여 스핀 주입 토크 자성 메모리(124)에서 메모리 셀(114)의 퍼포먼스를 열악하게 한다. 상기 스핀 주입 토크 자성 메모리(124)는 한국 공개특허공보 제 10-2006-0051019 호에 유사하게 개시되고 있다.
한국 공개특허공보 제 10-2006-0051019 호
본 발명은, 종래의 문제점을 해결하기 위해 안출된 것으로, 자기 터널 접합에 스핀 분극 전류의 흐름 동안, 순차적으로 수직하게 위치되는 자유층과 고정층의 적층 구조에서 자유층의 자화 반전 동안 자유층의 자화에 의한 초기 진동과 후기 진동을 억제시키기 위해, 두 개의 고정층 사이에 하나의 자유층을 샌드위치시키는 적층 구조를 구현하여 자유층의 자화 반전을 통해 쓰기 효율성을 향상시키는데 적합한 스핀 주입 토크 자성메모리를 제공하는데 그 목적이 있다.
본 발명에 따른 스핀 주입 토크 자성메모리는, 비트 라인(bit line), 워드 라인(word line) 그리고 소오스 라인(source line)에 전기적으로 접속된 메모리 셀에서 자기 터널 접합(magnetic tunnel junction)을 갖도록, 상기 워드 라인과 상기 비트 라인 사이에서 상기 자기 터널 접합을 구성하기 위해 순차적으로 적층되는 제1 전극, 수직 분극자화 고정층, 전도성 스페이서, 수평 회전자화 자유층, 절연성 스페이서, 수평 비교자화 고정층과 제2 전극을 포함하고, 상기 제1 전극과 상기 제2 전극은 상기 워드 라인과 상기 비트 라인에 각각 접속되고, 상기 수직 분극자화 고정층은, 상기 자기 터널 접합에 전하 전류(charge current)의 흐름 동안, 스핀 분극 전류(spin-polarized current)를 통해 상기 수평 비교자화 고정층보다 더 큰 토오크를 상기 수평 회전자화 자유층의 수평 회전자화에 적용하여 상기 수평 회전자화의 자화 반전 전에 상기 수평 회전자화의 초기 진동을 억제시키고, 상기 수평 회전자화 자유층은 자기 감쇄 상수 0.05 내지 0.5를 가지면서, 상기 자기 터널 접합에 상기 전하 전류의 흐름 동안, 상기 수평 회전자화의 상기 자화 반전 후에 상기 수평 회전자화의 후기 진동을 억제시키는 것을 특징으로 한다.
상기 제1 전극은, (Ta/Cu)XN/Ta, (Ta/CuN)XN/Ta 및 (Ta/Ru)XN/Ta 중 적어도 하나를 포함할 수 있다.
상기 수직 분극자화 고정층은, (Co/Pt)XN/Co, (Co/Ni)XN/Co, (Co/Pt)XN/CoFeB, (Co/Ni)XN/CoFeB 및 Ta/CoFeB 중 적어도 하나를 포함할 수 있다.
상기 전도성 스페이서는 구리(Cu), 알루미늄(Al), 루테늄(Ru) 및 티타늄(Ti) 중 적어도 하나를 포함할 수 있다.
상기 수평 회전자화 자유층은 퍼멀로이(Py) 막 또는 코발트-철-붕소 합금(CoFeB) 막에 테르븀(Tb), 디스프로슘(Dy), 사마륨(Sm) 및 홀뮴(Ho) 중 적어도 하나를 포함할 수 있다.
상기 절연성 스페이서는 MgO, AlOX 및 HfOX 중 적어도 하나를 포함할 수 있다.
상기 수평 비교자화 고정층은, Co, Py, CoFeB, Co/Ru/Co/PtMn, Py/Ru/Py/PtMn 및 CoFeB/Ru/CoFeB/PtMn 중 적어도 하나를 포함할 수 있다.
상기 제2 전극은, Ta/Ru 및 Ta/Pt 중 적어도 하나를 포함할 수 있다.
상기 수직 분극자화 고정층은, 상기 수평 비교자화 고정층보다 더 큰 자기 감쇄 상수를 가질 수 있다.
상기 수직 분극자화 고정층은, 상기 수직 분극자화 고정층의 적층 두께 방향에 평행하도록, 상기 수직 분극자화 고정층의 내부에서 수직 분극자화를 가지고, 상기 수평 회전자화 자유층은, 상기 수평 회전자화 자유층의 적층 두께 방향에 대해 수직하도록, 상기 수평 회전자화 자유층의 내부에서 수평면에 상기 수평 회전자화를 가지고, 상기 수평 비교자화 고정층은, 상기 수평 비교자화 고정층의 적층 두께 방향에 수직하도록, 상기 수평 비교자화 고정층의 내부에서 수평면에 수평 비교자화를 가질 수 있다.
상기 수평 회전자화의 상기 초기 진동은, 상기 수직 분극자화 고정층에 의해 상기 수평 회전자화에 적용되는 평면외 토오크(out-of-palne torque)와 상기 수평 비교자화 고정층에 의해 상기 수평 회전자화에 적용되는 평면 내 토오크(in-plane torque)의 차에 의해 상기 수평 회전자화의 일 측부를 상기 수평 회전자화 자유층 내 수평면에 고정 회전시키면서 상기 수평 회전자화의 타 측부를 상기 수평 회전자화 자유층의 상기 수평면으로부터 부상(浮上)시켜 억제될 수 있다.
상기 평면외 토오크는, 상기 수직 분극자화 고정층으로부터 상기 수평 비교자화 고정층을 향해 흐르는 상기 스핀 분극 전류에서 상기 수직 분극자화 고정층의 수직 분극자화와 동일한 방향으로 제1 여과된 후 상기 수평 회전자화 자유층의 상기 수평 회전자화와 동일한 방향으로 계속적으로 제2 여과된 스핀을 갖는 전도 전자를 통해, 상기 제1 여과된 스핀 대비 상기 제2 여과된 스핀의 각운동량의 변화량에 상당하는 크기를 가지고 상기 제2 여과된 스핀의 방향과 반대로 상기 수평 회전자화에 작용될 수 있다.
상기 평면내 토오크는, 상기 수직 분극자화 고정층으로부터 상기 수평 비교자화 고정층을 향해 흐르는 상기 스핀 분극 전류에서 상기 수직 분극자화 고정층의 수직 분극자화와 동일한 방향으로 제1 여과되며, 상기 수평 회전자화 자유층의 상기 수평 회전자화와 동일한 방향으로 계속적으로 제2 여과되고, 상기 수평 비교자화 고정층의 상기 수평 비교자화로부터 반사된 스핀을 갖는 전도 전자를 통해, 상기 수평 회전자화에 작용될 수 있다.
상기 수평 회전자화의 자화반전은, 상기 수평 회전자화 자유층의 수평면 상에서 상기 수직 분극자화 고정층의 평면외 토오크와 상기 수평 비교자화 고정층의 평면내 토오크의 차에 해당하는 크기의 반작용으로 인하여 상기 수평 회전자화의 상기 일 측부에 내부 자기 소거장(demagnetization field)을 발생시키고, 상기 내부 자기 소거장에 의해 상기 수평 회전자화의 상기 타 측부에 적용되는 내부 자기 소거장 유도 토오크(torque led by demagnetization field)를 따라 상기 수평 회전자화에서 상기 수평 회전자화 자유층으로부터 부상(浮上)된 상기 타 측부를 상기 수평 회전자화 자유층의 상기 수평면 상에서 회전시켜 상기 수평 비교자화 고정층의 수평 비교자화에 대해 상기 수평 회전자화를 평행하게 하거나 반평행하게 할 수 있다.
상기 수평 회전자화의 상기 후기 진동은, 상기 수평 회전자화의 상기 자화 반전 후에 상기 수평 회전자화 자유층의 상기 자기 감쇄 상수에 의해 상기 수평 회전자화의 움직임을 감쇄(減殺)시켜 억제될 수 있다.
본 발명은, 메모리 셀에서 순차적으로 수직하게 위치되는 수직 분극자화 고정층과 수평 회전자화 자유층과 수평 비교자화 고정층을 포함하는 자기 터널 접합을 구비하여 자기 터널 접합에 스핀 분극 전류의 흐름 동안 수직 분극자화 고정층에 의한 평면외 토오크(out-of torque)와 수평 비교자화 고정층에 의한 평면내 토오크(in-plane torque)를 수평 회전자화 자유층의 수평 회전자화에 작용시키므로 수평 회전자화 자유층으로부터 수평 회전자화를 빠르게 부상(浮上)시켜 수평 회전자화의 초기 진동을 충분히 억제시킬 수 있다.
본 발명은, 메모리 셀의 자기 터널 접합에서 순차적으로 수직하게 위치되는 수직 분극자화 고정층과 수평 비교자화 고정층 사이에 수평 회전자화 자유층을 샌드위치시키는 적층 구조를 구비하여 수평 회전자화 자유층에서 자기 감쇄 상수 0.05~0.5를 가져도 수평 회전자화 자유층에 쓰기 전류의 증가를 초래시키지 않으므로 자기 감쇄 상수를 증가시켜 수평 회전자화 자유층에서 수평 회전자화의 후기 진동을 충분히 억제시킬 수 있다.
본 발명은, 자기 터널 접합에서 수평 회전자화 자유층의 자화 반전 동안 초기 진동과 후기 진동을 억제시켜 자화 반전을 위한 전류 소모를 없애 오믹손(ohmic loss)에 의한 에너지 손실을 최소화하고 수평 회전자화 자유층의 자화 반전 후 외부 환경으로부터 받는 열적 여기에 의한 수평 회전자화의 움직임을 최소화하므로 메모리 셀에 데이터의 쓰기 시간을 줄이면서 메모리 셀에서 쓰기 동작 신뢰성을 향상시켜 자성메모리의 전기적인 퍼포먼스를 향상시킬 수 있다.
도 1은 종래기술 또는 본 발명에 따른 스핀 주입 토크 자성메모리를 개략적으로 보여주는 회로도이다.
도 2는 도 1에서 종래기술에 따른 스핀 주입 토크 자성메모리에 구비되는 메모리 셀을 개략적으로 보여주는 단면도이다.
도 3은 도 2의 메모리 셀에서 자기 터널 접합의 자화 반전 동안 자유층의 내부에서 자화의 거동(擧動)을 이차원적으로 보여주는 시간-전압 그래프이다.
도 4는 도 2의 메모리 셀에서 자기 터널 접합의 자화 반전 동안 자유층의 내부에서 자화의 거동을 삼차원적으로 보여주는 자화 에너지 구이다.
도 5는 도 1에서 본 발명에 따른 스핀 주입 토크 자성메모리에 구비되는 메모리 셀을 개략적으로 보여주는 단면도이다.
도 6 및 도 7은 도 5의 메모리 셀에서 자기 터널 접합의 자화 반전 동안 수평 회전자화 자유층의 내부에서 수평 회전자화의 거동을 보여주는 개략도이다.
도 8은 도 2의 메모리 셀의 자유층과 도 5의 메모리 셀의 수평 회전자화 자유층에서 스위칭 속도를 보여주는 전류-속도 그래프이다.
도 9는 도 2의 메모리 셀의 자유층과 도 5의 메모리 셀의 수평 회전자화 자유층에서 스핀 분극 전류에 대한 자유층들의 반응을 보여주는 시간-확률 그래프이다.
도 10은 도 5의 메모리 셀에서 수평 회전자화 자유층에 테르븀(Tb)의 도핑 농도에 따른 자기 감쇄 상수(α)의 증감을 보여주는 주파수-자기장 그래프이다.
도 11은 도 10의 자기 감쇄 상수(α)에 따라서 수평 회전자화 자유층의 수평 회전자화의 스위칭 확률을 보여주는 전류-확률 그래프이다.
도 12는 도 10의 자기 감쇄 상수(α)에 따라서 수평 회전자화 자유층의 수평 회전자화의 자화 반전 과정에 대한 전산 모사 결과를 보여주는 그래프이다.
도 13은 도 5의 메모리 셀에서 자기 터널 접합의 자화 반전 동안 수평 회전자화 자유층의 내부에서 수평 회전자화의 거동을 삼차원적으로 보여주는 자화 에너지 구이다.
후술하는 본 발명에 대한 상세한 설명은, 본 발명이 실시될 수 있는 특정 실시 예를 예시로서 도시하는 첨부 도면을 참조한다. 이들 실시 예는 당업자가 본 발명을 실시할 수 있기에 충분하도록 상세히 설명된다. 본 발명의 다양한 실시 예는 서로 다르지만 상호 배타적일 필요는 없음이 이해되어야 한다. 예를 들어, 여기에 기재되어 있는 특정 형상, 구조 및 특성은 일 실시 예에 관련하여 본 발명의 정신 및 범위를 벗어나지 않으면서 다른 실시 예로 구현될 수 있다. 또한, 각각의 개시된 실시예 내의 개별 구성요소의 위치 또는 배치는 본 발명의 정신 및 범위를 벗어나지 않으면서 변경될 수 있음이 이해되어야 한다. 따라서, 후술하는 상세한 설명은 한정적인 의미로서 취하려는 것이 아니며, 본 발명의 범위는, 적절하게 설명된다면, 그 청구항들이 주장하는 것과 균등한 모든 범위와 더불어 첨부된 청구항에 의해서만 한정된다. 도면에서 유사한 참조부호는 여러 측면에 걸쳐서 동일하거나 유사한 기능을 지칭하며, 길이 및 면적, 두께 등과 그 형태는 편의를 위하여 과장되어 표현될 수도 있다.
이하에서는, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있도록 하기 위하여, 본 발명의 바람직한 실시 예(들)에 관하여 첨부된 도면을 참조하여 상세히 설명하기로 한다.
도 5는 도 1에서 본 발명에 따른 스핀 주입 토크 자성메모리에 구비되는 메모리 셀을 개략적으로 보여주는 단면도이다.
도 5를 참조하면, 본 발명에 따른 스핀 주입 토크 자성메모리(spin transfer torque(STT) MRAM; 218)는 비트 라인(bit line; BL), 워드 라인(word line; WL), 소오스 라인(source line; SL)과 메모리 셀(118)을 도 1과 같이 포함한다. 상기 비트 라인(BL), 워드 라인(WL), 소오스 라인(SL)과 메모리 셀(118)의 전기적 접속 관계는 도 1 내지 도 4에서 충분히 설명되었다. 상기 메모리 셀(118)이 도 1 내지 도 4의 메모리 셀(114)과 동일한 구성 요소로 이루어지지만, 상기 메모리 셀(118)의 자기 터널 접합(100B)은 메모리 셀(114)의 자기 터널 접합(100A)과 다른 구조를 갖는다.
좀 더 구체적으로는, 상기 자기 터널 접합(100B)은 워드 라인(WL)과 비트 라인(BL) 사이에서 순차적으로 적층되는 제1 전극(90), 수직 분극자화 고정층(51), 전도성 스페이서(53), 수평 회전자화 자유층(55), 절연성 스페이서(57), 수평 비교자화 고정층(59)과 제2 전극(100)을 포함한다. 상기 제1 전극(90)과 제2 전극(100)은 워드 라인(WL)과 비트 라인(BL)에 각각 접속된다. 상기 제1 전극(90)은, (Ta/Cu)XN/Ta, (Ta/CuN)XN/Ta 및 (Ta/Ru)XN/Ta 중 적어도 하나를 포함한다.
상기 수직 분극자화 고정층(51)은, (Co/Pt)XN/Co, (Co/Ni)XN/Co, (Co/Pt)XN/CoFeB, (Co/Ni)XN/CoFeB 및 Ta/CoFeB 중 적어도 하나를 포함한다. 상기 전도성 스페이서(53)는 구리(Cu), 알루미늄(Al), 루테늄(Ru) 및 티타늄(Ti) 중 적어도 하나를 포함한다. 상기 수평 회전자화 자유층(55)은 퍼멀로이(Py) 막 또는 코발트-철-붕소 합금(CoFeB) 막에 테르븀(Tb), 디스프로슘(Dy), 사마륨(Sm) 및 홀뮴(Ho) 중 적어도 하나를 포함한다.
상기 절연성 스페이서(57)는 MgO, AlOX 및 HfOX 중 적어도 하나를 포함한다. 상기 수평 비교자화 고정층(59)은, Co, Py, CoFeB, Co/Ru/Co/PtMn, Py/Ru/Py/PtMn 및 CoFeB/Ru/CoFeB/PtMn 중 적어도 하나를 포함한다. 또한, 상기 제2 전극(100)은, Ta/Ru 및 Ta/Pt 중 적어도 하나를 포함한다. 상기 수직 분극자화 고정층(51)은, 수평 비교자화 고정층(59)보다 더 큰 자기 감쇄 상수(α)를 갖는다. 상기 수평 회전자화 자유층(55)은 자기 감쇄 상수(α) 0.05 내지 0.5를 갖는다.
여기서, 상기 수직 분극자화 고정층(51)은, 수직 분극자화 고정층(51)의 적층 두께 방향에 평행하도록, 수직 분극자화 고정층(51)의 내부에서 수직 분극자화를 갖는다. 상기 수평 회전자화 자유층(53)은, 수평 회전자화 자유층(53)의 적층 두께 방향에 대해 수직하도록, 수평 회전자화 자유층(55)의 내부에서 수평면에 수평 회전자화(도 6의 M)를 도 5에서 실선 화살표 또는 점선 화살표의 형상으로 갖는다. 또한, 상기 수평 비교자화 고정층(59)은, 수평 비교자화 고정층(59)의 적층 두께 방향에 수직하도록, 수평 비교자화 고정층(59)의 내부에서 수평면에 수평 비교자화를 갖는다.
도 6 및 도 7은 도 5의 메모리 셀에서 자기 터널 접합의 자화 반전 동안 수평 회전자화 자유층의 내부에서 수평 회전자화의 거동을 보여주는 개략도이다.
다시 도 5와 함께, 도 6 및 도 7을 참조하면, 상기 스핀 주입 토크 자성 메모리(128)는 워드라인(WL)에 게이트 전원을 인가하여 NMOS 트랜지스터(Tr)를 온(on)/ 오프(off)시킨다. 상기 NMOS 트랜지스터(Tr)가 전기적으로 온 상태로 유지된 후, 상기 스핀 주입 토크 자성 메모리(128)는 비트 라인(BL)과 소오스 라인(SL) 사이에 전압 차를 형성시키고 비트 라인(BL)과 소오스 라인(SL) 사이의 전압 차에 따라 메모리 셀(118)에 전류를 인가시켜 메모리 셀(118)에 '0' 또는 '1'의 데이터를 저장하도록 구성된다.
상기 메모리 셀(118)이 '0' 또는 '1'의 데이터를 저장하는 동안, 상기 메모리 셀(118)은 비트 라인(BL)으로부터 소오스 라인(SL)을 향해 또는 소오스 라인(SL)으로부터 비트 라인(BL)을 향해 자기 터널 접합(100B)에 펄스 형상의 전하 전류(charge current)를 흐르게 할 수 있다. 상기 전하 전류의 흐름 동안, 상기 전하 전류의 반대편에서 복수의 전도 전자(e-; 이하, '스핀 분극 전류(spin-polarized current)'로 지칭함)가 흐를 수 있다.
예를 들면, 상기 스핀 분극 전류는 자기 터널 접합(100B)에서 수직 분극자화 고정층(51)으로부터 시작하여 수평 회전자화 자유층(55)를 지나 수평 비교자화 고정층(59)을 향해 흐를 수 있다. 상기 수직 분극자화 고정층(51), 수평 회전자화 자유층(55)과 수평 비교자화 고정층(59)은 수직 분극자화, 수평 회전자화(M)와 수평 비교자화를 도 5에 도시된 바와 같이 각각 갖는다. 상기 수직 분극자화와 수평 비교자화는 수직 분극자화 고정층(51)과 수평 비교자화 고정층(59)에 각각 고정된다.
상기 수평 회전자화(M)는 스핀 분극 전류에 의해 수평 회전자화 자유층(55) 상에서 예를 들면 X 방향으로 위치되어 자유로이 회전된다. 좀 더 구체적으로는, 상기 스핀 분극 전류가 자기 터널 접합(100B)에 흐르는 동안, 상기 스핀 분극 전류는 수직 분극자화 고정층(51)을 통과하는 제1 스핀 분극 전류 성분을 통해 수평 회전자화 자유층(55)의 수평 회전자화(M)에 평면외 토오크(out-of-palne torque; τOP)를 X 방향에서 Z 방향으로 작용하고, 수평 비교자화 고정층(59)으로부터 반사되는 제2 스핀 분극 전류 성분을 통해 평면외 토오크(out-of-palne torque; τOP)와 반대방향으로 수평 회전자화 자유층(55)의 수평 회전자화(M)에 평면 내 토오크(in-plane torque; τIP)를 작용시킨다.
즉, 상기 평면외 토오크(τOP)는, 수직 분극자화 고정층(51)으로부터 수평 비교자화 고정층(55)을 향해 흐르는 스핀 분극 전류에서 수직 분극자화 고정층(51)의 수직 분극자화와 동일한 방향으로 제1 여과된 후 수평 회전자화 자유층(55)의 수평 회전자화(M)와 동일한 방향으로 계속적으로 제2 여과된 스핀을 갖는 전도 전자를 통해, 제1 여과된 스핀 대비 제2 여과된 스핀의 각운동량의 변화량에 상당하는 크기를 가지고 제2 여과된 스핀의 방향과 반대로 수평 회전자화(M)에 작용된다.
상기 평면내 토오크(τIP)는, 수직 분극자화 고정층(51)으로부터 수평 비교자화 고정층(59)을 향해 흐르는 스핀 분극 전류에서 수직 분극자화 고정층(51)의 수직 분극자화와 동일한 방향으로 제1 여과되며, 수평 회전자화 자유층(55)의 수평 회전자화(M)와 동일한 방향으로 계속적으로 제2 여과되고, 수평 비교자화 고정층(59)의 수평 비교자화로부터 반사된 스핀을 갖는 전도 전자를 통해, 수평 회전자화(M)에 작용된다.
따라서, 상기 수평 회전자화(M)의 초기 진동은, 수직 분극자화 고정층(51)에 의해 수평 회전자화(M)에 적용되는 평면외 토오크(τOP)와 수평 비교자화 고정층(59)에 의해 수평 회전자화(M)에 적용되는 평면 내 토오크(τIP)의 차에 의해 수평 회전자화(M)의 일 측부를 수평 회전자화 자유층(55) 내 수평면에 고정 회전시키면서 수평 회전자화(M)의 타 측부를 수평 회전자화 자유층(55)의 수평면으로부터 소정 각(θ)만큼 부상(浮上)시켜 억제된다.
이 경우에, 상기 수직 분극자화 고정층(51)은, 자기 터널 접합(100B)에 전하 전류(charge current)의 흐름 동안, 스핀 분극 전류를 통해 수평 비교자화 고정층(59)보다 더 큰 토오크를 수평 회전자화 자유층(55)의 수평 회전자화(M)에 적용하여 수평 회전자화(M)의 자화 반전 전에 수평 회전자화(M)의 초기 진동을 억제시킨다.
왜냐하면, 상기 수직 분극자화 고정층(51)이 수평 비교자화 고정층(59)보다 자기 감쇄 상수가 크고, 상기 자기 감쇄 상수가 물리적으로 바닥 상태에 있던 스핀을 외부 요인에 의해 높은 에너지 상태로 여기시킨 후 에너지를 잃으면서 다시 바닥 상태로 돌아오는 정도이므로, 상기 자기 감쇄 상수는 양자 역학적으로 설명하자면 양자 우물 깊이에 대응될 수 있다.
즉, 상기 수직 분극자화 고정층(51)을 지나는 전도 전자는 양자 우물 깊이로부터 벗어나기 위해 수평 비교자화 고정층(59)의 전도 전자보다 에너지를 많이 공급받아야 한다. 따라서, 상기 수직 분극자화 고정층(51)을 지나는 전도 전자는 수평 비교자화 고정층(59)의 전도 전자보다 더 큰 토오크를 수평 회전자화 자유층(55)의 수평 회전자화(M)에 작용할 수 있다.
상기 수평 회전자화(M)가 수평 회전자화 자유층(55)으로부터 부상된 후, 상기 수평 회전자화(M)는 수평 회전자화 자유층(55)에서 자화 반전을 수행한다. 상기 수평 회전자화(M)의 자화 반전은, 수평 회전자화 자유층(55)의 수평면 상에서 수직 분극자화 고정층(51)의 평면외 토오크(τOP)와 수평 비교자화 고정층(59)의 평면내 토오크(τIP)의 차에 해당하는 크기의 반작용으로 인하여 수평 회전자화(M)의 일 측부에 내부 자기 소거장(demagnetization field; Hdemag)을 Z 방향으로 발생시키도록 수행된다.
또한, 상기 수평 회전자화(M)의 자화 반전은, 내부 자기 소거장(Hdemag)에 의해 수평 회전자화(M)의 타 측부에 적용되는 내부 자기 소거장 유도 토오크(torque led by demagnetization field; τdemag)를 따라 수평 회전자화(M)에서 수평 회전자화 자유층(55)으로부터 부상(浮上)된 타 측부를 수평 회전자화 자유층(55)의 수평면 상에서 Y 방향(=지면으로 들어가는 방향)으로 회전(R)시켜 수평 비교자화 고정층(59)의 수평 비교자화에 대해 수평 회전자화를 평행하게 하거나 반평행하게 되도록 수행된다.
한편, 상기 수평 회전자화(M)의 자화 거동에 따른 댐핑 토오크(τdamp)는 평면외 토오크(τOP) 또는 평면내 토오크(τIP) 대비 작은 크기를 가지므로 수평 회전자화(M)의 자화 반전의 설명에서 생략한다.
도 8은 도 2의 메모리 셀의 자유층과 도 5의 메모리 셀의 수평 회전자화 자유층에서 스위칭 속도를 보여주는 전류-속도 그래프이고, 도 9는 도 2의 메모리 셀의 자유층과 도 5의 메모리 셀의 수평 회전자화 자유층에서 스핀 분극 전류에 대한 자유층들의 반응을 보여주는 시간-확률 그래프이다.
도 8 및 도 9를 참조하면, 상기 메모리 셀(118)에서 수평 회전자화 자유층(55)의 수평 회전자화(도 6의 M)는 도 2의 메모리 셀(114)에서 자유층(19)의 자화와 다르게 초기 진동을 보이지 않는다. 좀 더 구체적으로는, 도 8에서, 상기 수평 회전자화(M)가 자화 반전 동안 수평 비교자화 고정층(59)의 수평 비교자화에 대해 반평행으로부터 평행(AP to P) 또는 평행으로부터 반평행(P to AP)되는 과정에서, 도 5의 전하 전류의 펄스 폭 95%에서 스위칭 확률 또는 자화 반전율을 확인하면, 상기 메모리 셀(118)에서 수평 회전자화 자유층(55)은 메모리 셀(114)에서 자유층(19) 대비, 자화 반전 전류(IP)를 고정시켜 볼 때, 스위칭 속도(1/tP)를 대략적으로 10배 이상 크게 갖는다.
또한, 도 9에서, 상기 전하 전류의 펄스 폭(tP)이 0.2ns 이하인 때, 상기 메모리 셀(118)에서 수평 회전자화 자유층(55)의 수평 회전자화(M)는 메모리 셀(114)에서 자유층(19)의 자화(19M)보다 스핀 분극 전류에 더 빠른 반응을 보인다. 상기 사항을 고려할 때, 상기 수직 분극자화 고정층(51)의 스핀 분극 전류는 수평 회전자화 자유층(55)의 수평 회전자화(M)에 평면외 토오크(τOP)를 작용하여 수평 회전자화 자유층(55)으로부터 수평 회전자화(M)를 도 6과 같이 빠르게 부상시켜서 초기 진동을 일으키지 않는다.
도 10은 도 5의 메모리 셀에서 수평 회전자화 자유층에 테르븀(Tb)의 도핑 농도에 따른 자기 감쇄 상수(α)의 증감을 보여주는 주파수-자기장 그래프이고, 도 11은 도 10의 자기 감쇄 상수(α)에 따라서 수평 회전자화 자유층의 수평 회전자화의 스위칭 확률을 보여주는 전류-확률 그래프이다.
또한, 도 12는 도 10의 자기 감쇄 상수(α)에 따라서 수평 회전자화 자유층의 수평 회전자화의 자화 반전 과정에 대한 전산 모사 결과를 보여주는 그래프이다.
도 10 내지 도 12를 참조하면, 상기 메모리 셀(118)에서 수평 회전자화 자유층(55)은 퍼멀로이(Py) 막 또는 코발트-철-붕소 합금(CoFeB) 막에 도핑된 테르븀(Tb), 디스프로슘(Dy), 사마륨(Sm) 및 홀뮴(Ho) 중 적어도 하나를 포함한다. 본 발명의 설명을 단순화하기 위해, 도 10에 도시된 바와 같이, 상기 수평 회전자화 자유층(55)은 퍼멀로이(Py) 막 또는 코발트-철-붕소 합금(CoFeB) 막으로만 이루어지거나 퍼멀로이(Py) 막 또는 코발트-철-붕소 합금(CoFeB) 막에 테르븀(Tb)의 도핑 농도를 2% 또는 4% 가질 수 있다.
여기서, 상기 수평 회전자화 자유층(55)은 퍼멀로이(Py) 막 또는 코발트-철-붕소 합금(CoFeB) 막에 테르븀(Tb)의 도핑 농도 0%, 2% 또는 4%에서 자기 감쇄 상수를 0.01. 0.03 또는 0.06을 각각 가질 수 있다. 상기 테르븀(Tb; 희토류 금속)의 퍼멀로이(Py) 막 또는 코발트-철-붕소 합금(CoFeB) 막(=3d 자성 금속막)에 도핑은 퍼멀로이(Py) 막 또는 코발트-철-붕소 합금(CoFeB) 막의 자기 이방성이나 자기 극화율과 같은 자성 성질을 바꾸지 않으면서 자기 감쇄 상수를 증가시키도록 수행된다.
또한, 도 11에 도시된 바와 같이, 상기 수평 회전자화 자유층(55)이 자기 감쇄 상수 0.01 또는 0.06을 갖는 때, 전하 전류의 펄스 폭(tP) 0.1ns에서 자화 반전율(PS)을 확인하면, 상기 수평 회전자화 자유층(55)은 자기 감쇄 상수 0.01 및 0.06에서 자화 반전 전류(IP)의 증가에 따라 자화 반전율의 궤적을 유사하게 유지하면서 자화 반전 전류(IP) 12~13(mA)에서 자화 반전율 100%에 도달한다. 여기서, 상기 자화 반전율의 궤적은 자기 감쇄 상수 0.01 및 0.06에서 자화 반전 전류(IP)의 이륙(take-off) 지점과 자화 반전 전류(IP)의 급격한 변화 지점을 대략적으로 비슷하게 갖는다.
상기 자화 반전 전류(IP)의 급격한 변화 지점은 임계 전류(도 12의 ITH)라 지칭한다. 상기 자기 감쇄 상수가 0.01에서 0.06으로 6배 변화될 때, 상기 임계 전류(ITH)는 9.5(mA)에서 10.8(mA)로 미미하게 변화하여 자기 동력학에서 쓰기 전류와 자기 감쇄 상수의 비례 관계로부터 벗어난다. 상기 수평 회전자화 자유층(55)이 자화 반전율 100%에 처음으로 도달한 후, 상기 수평 회전자화 자유층(55)은 자기 감쇄 상수 0.01에서 자화 반전 전류(IP)의 증가에 따라 자화 반전율을 100% 이하로 갖지만 자기 감쇄 상수 0.06에서 자화 반전 전류(IP)의 증가에 따라 자화 반전율을 100% 로 계속해서 유지한다.
여기서, 상기 수평 회전자화 자유층(55)은 자기 감쇄 상수 0.01에서 자화 반전율 100%에 처음으로 도달한 후 도 1의 후기 진동 단계(Ⅲ)를 유지하여 자화 반전 전류(IP)의 증가에 따라 반평행(AP)에서 평행(P)을 지나 다시 반평행(AP)으로 또는 평행(P)에서 반평행(AP)을 지나 다시 평행(P)으로 자화를 계속적으로 회전시키는 백 핫핑(back hopping) 현상을 보인다. 도 12에 도시된 바와 같이, 상기 수평 회전자화 자유층(55)은 자기 감쇄 상수 0.01 및 0.03에서 임계 전류(ITH) 이후에 자화 반전 전류(IP)의 증가에 따라 반평행으로부터 평행(AP to P) 그리고 평행으로부터 반평행(P to AP)으로 X 방향의 자화(mX)의 거동을 보인다.
그러나, 상기 수평 회전자화 자유층(55)은 자기 감쇄 상수 0.06에서 임계 전류(IP) 이후에 자화 반전 전류(IP)의 증가에 따라 반평행으로부터 평행(AP to P) 또는 평행으로부터 반평행(P to AP)으로 X 방향의 자화(mX)의 거동을 보인다. 즉, 상기 자기 감쇄 상수 0.06에서 X 방향의 자화(mX)의 거동은 자화 반전 전류((IP; 10mA)와 전하 전류의 펄스 폭(tP; 0.1ns)을 고정시킨 상태에서 자기 감쇄 상수 0.01 및 0.03에서 X 방향의 자화(mX)의 거동대비 상대적으로 평탄하다. 따라서, 상기 사항을 고려하면, 본 발명에 따른 수평 회전자화 자유층(55)은 자기 감쇄 상수를 0.05 내지 0,5로 유지시킬 수 있다.
상기 자기 감쇄 상수가 0.05 미만인 때, 상기 수평 회전자화 자유층(55)은 도 1의 후기 진동 단계에서 진동하여 반평행으로부터 평행(AP to P) 그리고 평행으로부터 반평행(P to AP)으로 X 방향의 자화(mX)의 열악한 거동을 보인다. 또한, 상기 자기 감쇄 상수가 0.5 이상인 때, 상기 수평 회전자화 자유층(55)은 자기 감쇄 상수에 의해 자화 동역학에 따라 임계 전류(ITH)를 크게 갖는다.
도 13은 도 5의 메모리 셀에서 자기 터널 접합의 자화 반전 동안 수평 회전자화 자유층의 내부에서 수평 회전자화의 거동을 삼차원적으로 보여주는 자화 에너지 구이다.
도 13을 참조하면, 상기 수평 회전자화 자유층(55)의 수평 회전자화(M)는 도 1 내지 도 4의 자유층(13)의 자화(19M)와 다르게 초기 진동을 하지 않으며 자기 터널 접합(100B)에 펄스 형상의 전하 전류의 흐름 동안 임계 전류(도 12의 ITH)를 공급받아 자화 반전을 한다. 상기 수평 회전자화(M)의 자화 반전 동안, 상기 메모리 셀(118)은 수평 회전자화 자유층(55)의 내부에 작용되는 토오크들(τOP, τIP, τdemag)을 통해 수평 회전자화 자유층(55)의 수평 회전자화(M)를 자화 에너지 구(80)에서 스핀 궤적(75)을 따라 회전시킬 수 있다.
상기 수평 회전자화(M)의 자화 반전 후, 상기 메모리 셀(118)은 수평 비교자화 고정층(59)의 수평 비교자화에 대해 수평 회전자화 자유층(55)의 수평 회전자화(M)를 평행에서 반평행(P to AP)하게 하거나 반평행에서 평행(AP to P)하게 하여 데이터를 "0"에서 "1"로 변경시켜 저장할 수 있다. 한편, 상기 수평 회전자화 자유층(55)의 수평 회전자화(M)는 도 1 내지 도 4의 자유층(13)의 자화(19M)와 다르게 후기 진동을 하지 않는다. 즉, 상기 수평 회전자화(M)의 후기 진동은, 수평 회전자화(M)의 자화 반전 후에 수평 회전자화 자유층(55)의 자기 감쇄 상수(=0.05~0.5)에 의해 수평 회전자화(M)의 움직임을 감쇄(減殺)시켜 억제된다.
51; 수직 분극자화 고정층, 53; 전도성 스페이서
55; 수평 회전자화 자유층, 57; 절연성 스페이서
59; 수평 비교자화 고정층, 90; 제1 전극
100; 제2 전극, 100B; 자기 터널 접합
118; 메모리 셀, τOP; 평면외 토오크
τIP; 평면내 토오크, e-; 스핀 분극 전류

Claims (15)

  1. 비트 라인(bit line), 워드 라인(word line) 그리고 소오스 라인(source line)에 전기적으로 접속된 메모리 셀에서 자기 터널 접합(magnetic tunnel junction)을 갖는 스핀 주입 토크 자성 메모리(spin transfer torque(STT) MRAM)에 있어서,
    상기 워드 라인과 상기 비트 라인 사이에서 상기 자기 터널 접합을 구성하기 위해 순차적으로 적층되는 제1 전극, 수직 분극자화 고정층, 전도성 스페이서, 수평 회전자화 자유층, 절연성 스페이서, 수평 비교자화 고정층과 제2 전극을 포함하고,
    상기 제1 전극과 상기 제2 전극은 상기 워드 라인과 상기 비트 라인에 각각 접속되고,
    상기 수직 분극자화 고정층은, 상기 자기 터널 접합에 전하 전류(charge current)의 흐름 동안, 스핀 분극 전류(spin-polarized current)를 통해 상기 수평 비교자화 고정층보다 더 큰 토오크를 상기 수평 회전자화 자유층의 수평 회전자화에 적용하여 상기 수평 회전자화의 자화 반전 전에 상기 수평 회전자화의 초기 진동을 억제시키고,
    상기 수평 회전자화 자유층은 자기 감쇄 상수 0.05 내지 0.5를 가지면서, 상기 자기 터널 접합에 상기 전하 전류의 흐름 동안, 상기 수평 회전자화의 상기 자화 반전 후에 상기 수평 회전자화의 후기 진동을 억제시키고,
    상기 수평 회전자화의 상기 후기 진동은,
    상기 수평 회전자화의 상기 자화 반전 후에 상기 수평 회전자화 자유층의 상기 자기 감쇄 상수에 의해 상기 수평 회전자화의 움직임을 감쇄(減殺)시켜 억제되는 스핀 주입 토크 자성 메모리.
  2. 제1 항에 있어서,
    상기 제1 전극은, (Ta/Cu)XN/Ta, (Ta/CuN)XN/Ta 및 (Ta/Ru)XN/Ta 중 적어도 하나를 포함하는 스핀 주입 토크 자성 메모리.
  3. 제1 항에 있어서,
    상기 수직 분극자화 고정층은, (Co/Pt)XN/Co, (Co/Ni)XN/Co, (Co/Pt)XN/CoFeB, (Co/Ni)XN/CoFeB 및 Ta/CoFeB 중 적어도 하나를 포함하는 스핀 주입 토크 자성 메모리.
  4. 제1 항에 있어서,
    상기 전도성 스페이서는 구리(Cu), 알루미늄(Al), 루테늄(Ru) 및 티타늄(Ti) 중 적어도 하나를 포함하는 스핀 주입 토크 자성 메모리.
  5. 제1 항에 있어서,
    상기 수평 회전자화 자유층은 퍼멀로이(Py) 막 또는 코발트-철-붕소 합금(CoFeB) 막에 테르븀(Tb), 디스프로슘(Dy), 사마륨(Sm) 및 홀뮴(Ho) 중 적어도 하나를 포함하는 스핀 주입 토크 자성 메모리.
  6. 제1 항에 있어서,
    상기 절연성 스페이서는 MgO, AlOX 및 HfOX 중 적어도 하나를 포함하는 스핀 주입 토크 자성 메모리.
  7. 제1 항에 있어서,
    상기 수평 비교자화 고정층은, Co, Py, CoFeB, Co/Ru/Co/PtMn, Py/Ru/Py/PtMn 및 CoFeB/Ru/CoFeB/PtMn 중 적어도 하나를 포함하는 스핀 주입 토크 자성 메모리.
  8. 제1 항에 있어서,
    상기 제2 전극은, Ta/Ru 및 Ta/Pt 중 적어도 하나를 포함하는 스핀 주입 토크 자성 메모리.
  9. 제1 항에 있어서,
    상기 수직 분극자화 고정층은, 상기 수평 비교자화 고정층보다 더 큰 자기 감쇄 상수를 갖는 스핀 주입 토크 자성 메모리.
  10. 제1 항에 있어서,
    상기 수직 분극자화 고정층은, 상기 수직 분극자화 고정층의 적층 두께 방향에 평행하도록, 상기 수직 분극자화 고정층의 내부에서 수직 분극자화를 가지고,
    상기 수평 회전자화 자유층은, 상기 수평 회전자화 자유층의 적층 두께 방향에 대해 수직하도록, 상기 수평 회전자화 자유층의 내부에서 수평면에 상기 수평 회전자화를 가지고,
    상기 수평 비교자화 고정층은, 상기 수평 비교자화 고정층의 적층 두께 방향에 수직하도록, 상기 수평 비교자화 고정층의 내부에서 수평면에 수평 비교자화를 가지는 스핀 주입 토크 자성 메모리.
  11. 제1 항에 있어서,
    상기 수평 회전자화의 상기 초기 진동은,
    상기 수직 분극자화 고정층에 의해 상기 수평 회전자화에 적용되는 평면외 토오크(out-of-palne torque)와 상기 수평 비교자화 고정층에 의해 상기 수평 회전자화에 적용되는 평면 내 토오크(in-plane torque)의 차에 의해 상기 수평 회전자화의 일 측부를 상기 수평 회전자화 자유층 내 수평면에 고정 회전시키면서 상기 수평 회전자화의 타 측부를 상기 수평 회전자화 자유층의 상기 수평면으로부터 부상(浮上)시켜 억제되는 스핀 주입 토크 자성 메모리.
  12. 제11 항에 있어서,
    상기 평면외 토오크는,
    상기 수직 분극자화 고정층으로부터 상기 수평 비교자화 고정층을 향해 흐르는 상기 스핀 분극 전류에서 상기 수직 분극자화 고정층의 수직 분극자화와 동일한 방향으로 제1 여과된 후 상기 수평 회전자화 자유층의 상기 수평 회전자화와 동일한 방향으로 계속적으로 제2 여과된 스핀을 갖는 전도 전자를 통해,
    상기 제1 여과된 스핀 대비 상기 제2 여과된 스핀의 각운동량의 변화량에 상당하는 크기를 가지고 상기 제2 여과된 스핀의 방향과 반대로 상기 수평 회전자화에 작용되는 스핀 주입 토크 자성 메모리.
  13. 제11 항에 있어서,
    상기 평면내 토오크는,
    상기 수직 분극자화 고정층으로부터 상기 수평 비교자화 고정층을 향해 흐르는 상기 스핀 분극 전류에서 상기 수직 분극자화 고정층의 수직 분극자화와 동일한 방향으로 제1 여과되며, 상기 수평 회전자화 자유층의 상기 수평 회전자화와 동일한 방향으로 계속적으로 제2 여과되고, 상기 수평 비교자화 고정층의 상기 수평 비교자화로부터 반사된 스핀을 갖는 전도 전자를 통해,
    상기 수평 회전자화에 작용되는 스핀 주입 토크 자성 메모리.
  14. 제11 항에 있어서,
    상기 수평 회전자화의 자화반전은,
    상기 수평 회전자화 자유층의 수평면 상에서 상기 수직 분극자화 고정층의 평면외 토오크와 상기 수평 비교자화 고정층의 평면내 토오크의 차에 해당하는 크기의 반작용으로 인하여 상기 수평 회전자화의 상기 일 측부에 내부 자기 소거장(demagnetization field)을 발생시키고,
    상기 내부 자기 소거장에 의해 상기 수평 회전자화의 상기 타 측부에 적용되는 내부 자기 소거장 유도 토오크(torque led by demagnetization field)를 따라 상기 수평 회전자화에서 상기 수평 회전자화 자유층으로부터 부상(浮上)된 상기 타 측부를 상기 수평 회전자화 자유층의 상기 수평면 상에서 회전시켜 상기 수평 비교자화 고정층의 수평 비교자화에 대해 상기 수평 회전자화를 평행하게 하거나 반평행하게 하는 스핀 주입 토크 자성 메모리.


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