JP2007123455A - 半導体記憶装置 - Google Patents
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Abstract
【課題】メモリセルアレイ面積増大を効果的に抑制しながら、低消費電力な書き込み動作が可能な薄膜磁性体を有する半導体記憶装置を得る。
【解決手段】メモリセルMC1は磁場固定層1、スピン注入磁化反転層2、トンネル層3及び固定層4の積層構造により構成され、スピン注入磁化反転層2は、軟(強)磁性体層2a(第2の磁性体層)、非磁性体層2b、及び強磁性体層2c(第1の磁性体層,自由層)の順で積層される。メモリセルMC1の一方端に電気的に接続してスピン注入・リード電流線5が形成され、スピン注入・リード電流線5の上方に磁場印加電流線6(ビット線BL)が形成される。磁場印加電流線6は軟磁性体層2aに磁場を印加して、軟磁性体層2aの磁化方向を設定可能に配置され、スピン注入・リード電流線5は書き込み時にメモリセルMC1に書き込み電流Iwを供給する。
【選択図】図1
【解決手段】メモリセルMC1は磁場固定層1、スピン注入磁化反転層2、トンネル層3及び固定層4の積層構造により構成され、スピン注入磁化反転層2は、軟(強)磁性体層2a(第2の磁性体層)、非磁性体層2b、及び強磁性体層2c(第1の磁性体層,自由層)の順で積層される。メモリセルMC1の一方端に電気的に接続してスピン注入・リード電流線5が形成され、スピン注入・リード電流線5の上方に磁場印加電流線6(ビット線BL)が形成される。磁場印加電流線6は軟磁性体層2aに磁場を印加して、軟磁性体層2aの磁化方向を設定可能に配置され、スピン注入・リード電流線5は書き込み時にメモリセルMC1に書き込み電流Iwを供給する。
【選択図】図1
Description
この発明はMRAM等の薄膜磁性体を有する半導体記憶装置に関する。
薄膜磁性体半導体記憶装置(以下、「MRAM」と称す)におけるデータの書込は、デジット線DLおよびビット線BLの発生する磁界に応じてデータを書込む。そのため、磁化の方向により情報を記憶する強磁性体層(硬磁性体層)からなる自由層の磁化を反転するための強い磁界を発生するためには、多くの電流を必要とする。
また、非特許文献1は、電流線により発生した磁場によるアシストを加えた、自由層へ磁化固定層のスピン偏極した電子の注入、磁化固定層への抽出により自由層の磁化の反転(磁場アシストのスピン注入)の例が示されている。
2005 Symposium on VLSI Technology Digest of Technical Papers p.184,「Highly scalable MRAM using field assisted current induced switching」
非特許文献1では、メモリセルを通過する電流の方向により磁化の方向を決めている。しかしながら、電流の方向によって磁化を行うために必要な電流の大きさが異なっている。したがって、メモリアレイ内のメモリアレイを選択するためのトランジスタ、配線(ソースSL、ビット線BL)を大きい方の電流供給にあわせて形成する必要があるため、メモリセルアレイの面積の縮小化が難しい。また、メモリセルに双方向の電流を流す必要があるため、書き込みデータに応じてメモリセルの両端子の電位を制御する必要があり、両端子に接続される配線SL、BLを同じ方向に引き出す必要があり、このこともメモリセルアレイ面積の縮小阻害の要因となる。
この発明は上記問題点を解決するためになされたもので、メモリセルアレイ面積増大を効果的に抑制しながら、低消費電力な書き込み動作が可能な薄膜磁性体を有する半導体記憶装置を得ることを目的とする。
この発明に係る請求項1記載の半導体記憶装置は、非磁性層を介して積層され、自由層及び固定層として機能する層を含む複数の磁性体層よりなるメモリセルを有する半導体記憶装置であって、前記複数の磁性体層は、前記自由層として機能する第1の磁性体層と、前記第1の磁性体層に対し非磁性層を介して形成され、前記第1の磁性体層よりも保磁力が小さい第2の磁性体層とを含み、前記半導体記憶装置は、前記メモリセルの前記第2の磁性体層に近接して形成された磁場印加電流線を備え、前記磁場印加電流線の形成方向と前記メモリセルの容易軸方向は略垂直な関係を有し書き込みデータに基づき決定される電流方向で前記磁場印加電流線に電流を供給し、前記磁場印加電流線から磁場を発生させる磁場印加手段と、前記メモリセルに対し所定の書き込み電流方向に書き込み電流を供給する書き込み電流供給手段と読み出し動作時に、前記第2の磁性体層の磁化方向を所定の初期方向に固定する磁場固定手段とをさらに備え、前記メモリセルに対する書き込み動作を第1及び第2の部分書き込み動作により行い、前記第1の部分書き込み動作は、前記磁場印加手段により発生される磁場に基づく書き込み磁化方向に、前記第2の磁性体層の磁化方向を設定する動作を含み、前記第2の部分書き込み動作は、前記書き込み電流供給手段により前記メモリセルに書き込み電流を供給することにより、前記第1の部分書き込み動作で設定された前記第2の磁性体層の前記書き込み磁化方向に基づく方向に前記第1の磁性体層の磁化方向を設定する動作を含む。
この発明における請求項1記載の半導体記憶装置は、自由層として機能する第1の磁性体層より保磁力が小さい第2の磁性体層に対して第1の部分書き込み動作を行うため、磁場印加電流線に供給する電流量を比較的少ない量で行うことができる。
また、上記第2の部分書き込み動作において、所定の書き込み電流方向は片方向だけでよいため、所定の書き込み電流方向を、第1の磁性体層の磁化設定に必要な電流量が少ない方向に設定しておけば、上記第2の部分書き込み動作における必要な電流量を小さくすることができる。
その結果、メモリセルを選択するためのトランジスタ等の選択手段、磁場印加電流線等の電流供給能力を低く抑えて形成することができるため、メモリセル及びその周辺の面積の減少を図ることができる。
このように、請求項1記載の半導体記憶装置は、メモリセル及びその周辺の面積増大を効果的に抑制しながら、低消費電力な書き込み動作が可能な効果を奏する。
<実施の形態1>
図1はこの発明の実施の形態1であるMRAMのメモリセルの断面構造を示す断面図である。
図1はこの発明の実施の形態1であるMRAMのメモリセルの断面構造を示す断面図である。
メモリセルMC1は磁場固定層1、スピン注入磁化反転層2、トンネル層3及び固定層4の積層構造により構成され、磁場固定層1、スピン注入磁化反転層2(自由層9を含む)、トンネル層3及び固定層4の順に積層される。
磁場固定層1は、反強磁性体層1a、(磁場固定用)強磁性体層1b及び(磁場固定用)非磁性体層1cの順で積層される積層構造を呈している。
スピン注入磁化反転層2は、軟(強)磁性体層2a(第2の磁性体層)、非磁性体層2b、及び強磁性体層2c(第1の磁性体層)の順で積層される積層構造を呈している。そして、強磁性体層2cは自由層9として機能する。また、強磁性体層1b、非磁性体層1c及び軟磁性体層2aにより多層交換結合膜を形成している。なお、軟(強)磁性体層は強磁性体層に対し保磁力が弱い磁性体層を意味する。
トンネル層3は非磁性体層3aより構成され、固定層4(第3の磁性体層)は、強磁性体層4a、非磁性体層4b、強磁性体層4c及び反強磁性体層4dの順で積層される積層構造を呈している。そして、強磁性体層4a、非磁性体層4b及び強磁性体層4cにより多層交換結合膜を形成している。
メモリセルMC1の一方端である固定層4の反強磁性体層4d上に電気的に接続してスピン注入・リード電流線5が形成され、スピン注入・リード電流線5の上方に磁場印加電流線6(ビット線BL)が形成される。なお、磁場印加電流線6の形成方向は、メモリセルMC1の容易軸方向と略垂直の関係になるように設定される。
一方、メモリセルMC1の他方端である磁場固定層1の反強磁性体層1aが選択トランジスタQ1を介してソース線SLに電気的に接続され、選択トランジスタQ1のゲート電極がワード線WLに電気的に接続され、ソース線SLは接地される。
この磁場印加電流線6は軟磁性体層2aに磁場を印加して、軟磁性体層2aの磁化方向を設定可能に配置される。
また、磁場印加電流線6からの印加磁場がないとき(メモリセルの読み出し時)に、軟磁性体層2aの磁化方向を固定するため、磁場固定層1に強磁性体層1b及び非磁性体層1cを形成している。なお、反強磁性体層1aは強磁性体層1bの固定磁化設定時に、強磁性体層1bを所望の固定磁化方向に設定するために設けられる。
強磁性体層1bは固定層4の強磁性体層4aの磁化方向と同一方向に磁化されている。軟磁性体層2aは、非磁性体層1cを挟んで強磁性体層1b上に積層されており、磁場印加電流線6からの印加磁場がないとき、強磁性体層1b及び非磁性体層1cの磁場固定手段によって強磁性体層1bの磁化方向と反対方向に磁化される。なお、軟磁性体層2aが強磁性体層1bと反対方向に磁化されるように非磁性体層1cの膜厚が設定されている。
強磁性体層1b,2c,4a及び4cは、Ni、Fe、及びCoの群から選ばれる少なくとも1種の単体金属もしくはこれらの合金もしくは化合物で形成され、磁気抵抗素子の特性改善のため、C、B、Si、Mo、Mn、Znを含有してもよい。なお、実施の形態1では、強磁性体層1b,2c,4a及び4cをCoFeBを用いて形成している。
軟磁性体層2aは、Ni、Fe、及びCoの群から選ばれる少なくとも1種の単体金属もしくはこれらの合金もしくは化合物で、磁気抵抗素子の特性改善のためC、B、Si、Mo、Mn、Znを含有してもよいが、前述したように保磁力(Hc)は強磁性体層1b等より小さい必要があり、また、磁場を集中されるべく透磁率は大きい方が望ましい。なお、実施の形態1では、軟磁性体層2aをNiFeを用いて形成している。
非磁性体層1c,4bは、Ru、Ir、Rh、Re、Cu、Crなどで作られる。実施の形態1では、非磁性体層1c,4bをRuを用いて形成している。
トンネル層3となる非磁性体層3aは、Alなどの非磁性導電体層、またはAlO、MgOなどの金属酸化膜でトンネル効果を有する非磁性絶縁体層を用いる。金属酸化膜を用いるのは高い磁気抵抗効果を得るためである。実施の形態1では、トンネル層3をAlO/MgOを用いて形成している。
非磁性体層2bは、Cu、Alなどの非磁性導電体層、またはAlO、MgOなどの酸化金属でトンネル効果を有する非磁性絶縁体層を用いる。実施の形態1では非磁性体層2bをCuを用いて形成している。
反強磁性体層1a,4dは、FeMn合金、IrMn合金、PtMn合金、NiMn合金、RhMn合金、NiO、α-Fe2O3などで作られる。実施の形態1では、反強磁性体層1a,4dをIrMn合金を用いて形成している。
なお、層の積層の順番は図の上下が逆になる構造でも、動作内容に影響を与えることはなく、その効果に変わりはない。
また、図示しないが、磁場の安定化、磁性薄膜の保護、電流線を形成する配線層との接続、ウエハ製造プロセスのため、メモリセルMC1の上下(反強磁性体層4dの上、反強磁性体層1aの下)にさらに複数の磁性層、または非磁性層があってもよい。例えば、NiFeによる層を形成することにより磁場の安定化を図り、Taによる層を形成することにより、磁性薄膜の保護、配線層との接続やウェハ製造プロセスの向上を図ることができる。
図2は図1で示したメモリセルMC1を含むメモリセル回路を示す回路図である。同図示すように、メモリセルMC1の一方端(固定層4)はスピン注入・リード電流線5に電気的に接続され、スピン注入・リード電流線5にはスピン注入電流回路21及び抵抗値センス回路22が設けられる。
スピン注入電流回路21はPMOS構成の駆動トランジスタQ2に構成され、駆動トランジスタQ2はソースが電源Vddに接続され、ドレインがスピン注入・リード電流線5に接続され、ゲート電極に書き込み制御信号WEを受ける。スピン注入電流回路21及びスピン注入・リード電流線5がメモリセルMC1に書き込み電流Iwを供給する書き込み電流供給手段として機能する。
抵抗値センス回路22はセンスアンプ14より構成され、センスアンプ14の入力部はスピン注入・リード電流線5に接続され、出力が読み出しデータとなる。
一方、ビット線BL(磁場印加電流線6)の両端に磁場印加電流回路23(一方側磁場印加電流回路23a,他方側磁場印加電流回路23b)が設けられる。すなわち、ビット線BLの一端には一方側磁場印加電流回路23aが設けられ、他端には他方側磁場印加電流回路23bが設けられる。
一方側磁場印加電流回路23aはPMOSトランジスタQ11,NMOSトランジスタQ12からなるCMOS構成のインバータI1を有し、インバータI1の入力部に書き込みデータWDを受け、書き込みデータWDの反転信号がビット線BLに付与される。他方側磁場印加電流回路23bはPMOSトランジスタQ21,NMOSトランジスタQ22からなるCMOS構成のインバータI2を有し、インバータI2の入力部に反転書き込みデータバーWDを受け、その反転信号がビット線BLに付与される。
したがって、書き込みデータWDが“H”の場合、他方側磁場印加電流回路23bから一方側磁場印加電流回路23aにかけてビット線BLに電流が流れ、書き込みデータWDが“L”の場合、一方側磁場印加電流回路23aから他方側磁場印加電流回路23bにかけてビット線BLに電流が流れることになり、書き込みデータWDに基づきビット線BLを流れる電流方向を決定することができる。磁場印加電流回路23と磁場印加電流線6(ビット線BL)とが磁場印加手段として機能する。
なお、選択トランジスタQ1、ワード線WL、ソース線SL及びメモリセルMC1の接続関係は図1で示した構成と同様であるため、説明を省略する。ただし、実際にはメモリセルMC1はマトリクス状に複数配置され、列方向の選択がビット線BL、行方向の選択がワード線WLによって行われる。
このような構成において、実施の形態1のMRAMにおけるメモリセルMC1に対する書き込み動作を説明する。まず、スピン注入磁化反転層2内の軟磁性体層2aの磁化方向を設定する第1の部分書き込み動作を実行する。
すなわち、磁場印加電流回路23によって、書き込みデータWDに基づき決定される方向の電流をビット線BL上に流す。その結果、メモリセルMC1の軟磁性体層2a上のビット線BLに電流が流れている間において、ビット線BLを流れる電流により発生した磁場によって、軟磁性体層2aにおいて、その電流に応じた方向に磁化し、電子のスピンが偏極する。このように、軟磁性体層2aの磁化方向が書き込みデータWDに基づき決定される書き込み磁化方向に設定されるのが第1の部分書き込み動作である。
第1の部分書き込み動作が終了後、ワード線WLを“H”レベルにし、書き込み制御信号WEを“H”レベルにすることにより、スピン注入電流回路21の駆動トランジスタQ2をオン状態にして、スピン注入・リード電流線5からソース線SLにかけて(所定の書き込み電流方向に)書き込み電流IwをメモリセルMC1に流すことによりスピン注入動作(第2の部分書き込み動作)を行う。
その結果、軟磁性体層2aのスピンを偏極された電子が自由層9である強磁性体層2cに注入され、強磁性体層2cの磁化方向が軟磁性体層2aの書き込み磁化方向、すなわち、ビット線BLである磁場印加電流線の電流方向(書き込みデータWD)に応じた方向に設定される。
このとき、メモリセルMC1に流す方向を上記所定の書き込み電流方向と逆にし、軟磁性体層2aと同じ方向にスピン偏極した電子を引き抜き、自由層9である強磁性体層2cの磁化方向を軟磁性体層2aの書き込み磁化方向と逆方向に磁化することも可能である。
なお、上述した例では、上記第1の部分書き込み動作終了後に第2の部分書き込み動作であるスピン注入動作を実行したが、第1の部分書き込み動作中に第2の部分書き込み動作を実行することもできる。
すなわち、第1の部分書き込み動作により軟磁性体層2aの書き込み磁化方向の設定が終了後も、第1の部分書き込み動作を実行させた状況下(磁場印加電流回路23及び磁場印加電流線6による磁場を発生させた状況下)で第2の部分書き込み動作を実行する。
この場合、軟磁性体層2aの書き込み磁化方向が変化される余地をなくして第2の部分書き込み動作が実行されるため、軟磁性体層2aの保磁力をより小さくすることができる。
その結果、磁場印加電流線6から発生される磁場の大きさも小さくできる分、磁場印加電流線6への供給電流量軽減に伴う低消費電力化を図ることができる。
なお、上述にように、第1の部分書き込み動作後(磁場印加電流回路23及び磁場印加電流線6による磁場の発生が終了した状況下)に第2の部分書き込み動作を実行する場合、軟磁性体層2aの書き込み磁化方向を維持している間に第2の部分書き込み動作を行う必要がある。
この場合、第1及び第2の部分書き込み動作を重複することなく実行するため、磁場印加電流線6への電流供給とメモリセルMC1への書き込み電流Iwの供給とが重複することがない分、書き込み時におけるピーク電流を抑制することができる。
また、読み出し時(ビット線BLに電流を流すことによる外部磁場印加がないとき)に、軟磁性体層2aの磁化方向が不安定な場合、軟磁性体層2a、非磁性体層2b及び強磁性体層2c間の抵抗値が不安定になるため、強磁性体層1bの固定磁化を非磁性体層1cを介して結合し、読み出し時に軟磁性体層2aの磁化方向を一方向に固定する。
メモリセルMC1からの読み出し動作は例えば以下のように行われる。オン状態の選択トランジスタQ1により選択されたメモリセルMC1に定電流を流し、抵抗値センス回路22のセンスアンプ14の入力部に得られる電位をセンスアンプ14にて増幅することにより、メモリセルMC1の抵抗値を検知することより行う。
また、上述したように、外部印加磁場がないとき、軟磁性体層2aは磁場固定層1の磁場印加部1b及び1c(磁場固定手段)によって一方向(以下、「初期方向」と称す場合あり)に固定されるため、外部磁場を印加する(ビット線BLに電流を流す)メモリセルMC1は、軟磁性体層2aを上記初期方向と逆方向にする電流方向のみビット線BLに電流を流すだけで済ますことができる。すなわち、メモリセルMC1に書き込み動作を書き込み内容に応じて以下のように行えば良い。
軟磁性体層2aの初期方向と同じ方向に書き込む場合は、書き込み動作として上記第2の部分書き込み動作のみ実行する。一方、軟磁性体層2aの初期方向と反対方向に書き込む場合は、ビット線BLの電流方向を所定方向(軟磁性体層2aの初期方向と反対方向の磁場をかかる方向)にして上記第1の部分書き込み動作を行った後、上記第2の部分書き込み動作を実行する。
上記のように、書き込み内容に応じて上記第1の部分書き込み動作を選択的に行う選択的磁場発生機能を磁場印加電流回路23に持たせることにより、第1の部分書き込み動作の効率化を図ることができる。
このように、実施の形態1のMRAMでは、磁場印加のための磁場印加電流線6であるビット線BLに流す電流が必要であるが、自由層である強磁性体層2cに比べ保磁力が小さい軟磁性体層2aの磁化を反転するために必要な磁場を発生するためのものなので、弱い磁場でよく、必要な電流量は少なく済ますことができ、低消費電力化を図ることができる。
上記第2の部分書き込み動作において、メモリセルMC1を流す電流は片方向だけでよいため、メモリセルMC1を流す電流の方向を、自由層9である強磁性体層2cの磁化反転に必要な電流量が少ない方向に設定しておけば、上記第2の部分書き込み動作における必要な電流量を小さくすることができる。
その結果、メモリセルアレイにおけるメモリセルMC1を選択するための選択トランジスタQ1のトランジスタサイズ、及び配線(ソース線SL、ビット線BL)の形成幅を小さく設定することができるため、メモリセルアレイアレイ面積の減少を図ることができる。また、書き込み時(第2の部分書き込み動作時)にメモリセルMC1を流す電流が片方向のみであるため、書き込むデータに応じてメモリセルMC1の両端子の電位を制御する必要がなく、ソース線SL,ビット線BLを別方向に引き出すことができ、設計自由度が向上することに伴いレイアウト面積の削減が容易となる。
このように、実施の形態1のMRAMは、メモリセルアレイ面積増大を効果的に抑制しながら、低消費電力な書き込み動作が可能な効果を奏する。
また、実施の形態1のMRAMは、磁場固定層1の強磁性体層1b及び非磁性体層1cにより、磁場印加電流線6及び磁場印加電流回路23による磁場が発生していない状態時に、上記初期方向に軟磁性体層2a磁化方向を設定することができる。
したがって、読み出し動作時において、常に磁化方向を上記初期方向に設定することができるため、軟磁性体層2aが読み出し動作に悪影響を与えることはない。
また、実施の形態1のMRAMは、軟磁性体層2aとは独立した強磁性体層4a、非磁性体層4b、強磁性体層4c及び反強磁性体層4dを固定層4として機能させているため、安定した書き込み、読み出し動作が可能である。
<実施の形態2>
図3はこの発明の実施の形態2であるMRAMのメモリセルの断面構造を示す断面図である。
図3はこの発明の実施の形態2であるMRAMのメモリセルの断面構造を示す断面図である。
同図に示すように、スピン注入・リード電流線5及び磁場印加電流線6に代えて、メモリセルMC1の固定層4を構成する反強磁性体層4d上に、スピン注入・リード電流線機能を加味した磁場印加電流線7を設けた点が実施の形態1と異なっている。なお、他の構成は図1で示した実施の形態1と同様であるため説明を省略する。
図4は図3で示したメモリセルMC1を含むメモリセル回路を示す回路図である。同図示すように、メモリセルMC1の一方端(固定層4)はビット線BL(磁場印加電流線7)に電気的に接続され、ビット線BLには抵抗値センス回路22が設けられる。
スピン注入電流回路21は実施の形態1と同様、駆動トランジスタQ2より構成され、駆動トランジスタQ2のドレインがビット線BLに接続される。また、抵抗値センス回路22は実施の形態1と同様センスアンプ14より構成され、センスアンプ14の入力部はビット線BLに接続され、出力が読み出しデータとなる。
なお、ビット線BLと磁場印加電流回路23との接続関係は図2で示した実施の形態1の回路と同様であるため、説明を省略する。また、他の構成は図2で示した実施の形態1の構成と同様であるため、説明を省略する。
このような構成において、実施の形態2のMRAMにおけるメモリセルMC1に対する書き込み動作を説明する。まず、スピン注入磁化反転層2内の軟磁性体層2aの磁化方向を設定する第1の部分書き込み動作を実行する。この第1の部分書き込み動作の内容は実施の形態1と同様であるため説明を省略する。
第1の部分書き込み動作が終了後、ワード線WLを“H”レベルにし、書き込み制御信号WEを“H”レベルにすることにより、スピン注入電流回路21の駆動トランジスタQ2をオン状態にして、電気的に接続されるビット線BLを介し、ビット線BLからソース線SLにかけて(所定の書き込み電流方向に)書き込み電流IwをメモリセルMC1に流すことによりスピン注入動作(第2の部分書き込み動作)を行う。
その結果、実施の形態1と同様、軟磁性体層2aのスピンを偏極された電子が自由層9である強磁性体層2cに注入され、強磁性体層2cの磁化方向をビット線BLの電流方向(書き込みデータWD)に応じた方向に設定される。
なお、上述した例では、上記第1の部分書き込み動作終了後に第2の部分書き込み動作であるスピン注入動作を実行したが、実施の形態1と同様、第1の部分書き込み動作中に第2の部分書き込み動作を実行することもできる。
また、実施の形態2では、実施の形態1と同様、スピン注入電流回路21により第2の部分書き込み動作を行ったが、スピン注入電流回路21を設けることなく、一方側磁場印加電流回路23a及び他方側磁場印加電流回路23bのうち一方の回路を動作させて、磁場印加電流回路23より書き込み電流Iwを供給する構成も考えられる。
このように、実施の形態2のMRAMは、実施の形態1と同様に、第1の部分書き込み動作及び第2の部分書き込み動作により書き込み動作を実行しているため、実施の形態1と同様な効果を奏する。
さらに、実施の形態2のMRAMは、磁場印加電流線7が実施の形態1のスピン注入・リード電流線5及び磁場印加電流線6を兼用するため、配線数を削減することができる効果を奏する。加えて、磁場印加電流線7とメモリセルMC1との距離が実施の形態1の磁場印加電流線6とメモリセルMC1との距離より近くなる分、より少ない電流量で書き込み動作を実行することができる効果を奏する。
<実施の形態3>
図5はこの発明の実施の形態3であるMRAMのメモリセルの断面構造を示す断面図である。
図5はこの発明の実施の形態3であるMRAMのメモリセルの断面構造を示す断面図である。
同図に示すように、メモリセルMC2はスピン注入磁化反転層8のみで構成され、スピン注入磁化反転層8は軟磁性体層8a(第2の磁性体層)、非磁性体層8b及び強磁性体層8c(第1の磁性体層)の順で積層される積層構造を呈している。
軟磁性体層8aは例えばNiFeを用いて形成され、非磁性体層8bは例えばAlO/MgOを用いて形成され、強磁性体層8cは例えばCoFeBを用いて形成される。そして、軟磁性体層8aは固定層として機能し読み出し時には磁化方向は所定の初期方向に固定される。また、非磁性体層8bはトンネル層、強磁性体層8cは自由層として機能する。
メモリセルMC2の一方端である自由層を構成する強磁性体層8c上に、実施の形態2と同様、スピン注入・リード電流線機能を加味した磁場印加電流線7が形成される。メモリセルMC2の他方端である固定層を構成する軟磁性体層8aが選択トランジスタQ1を介してソース線SLに接続され、選択トランジスタQ1のゲート電極にワード線WLが接続される。なお、磁場印加電流線7は、メモリセルMC2の容易軸方向と略垂直な関係となる方向に形成される。
ソース線SLは書き込み時に接地レベル(GND)に設定され、読み出しに電源レベル(VDD)に設定される。また、メモリセルMC2を含むメモリセル回路は、メモリセルMC1がメモリセルMC2に置き換わった点を除き、図4で示した実施の形態2の回路と同様である。
このような構成において、実施の形態3のMRAMにおけるメモリセルMC2に対する書き込み動作を説明する。まず、軟磁性体層8aの磁化方向を設定する第1の部分書き込み動作を実行する。
すなわち、磁場印加電流回路23によって、書き込みデータWDに応じた方向の電流をビット線BL上に流す。その結果、ビット線BLを流れる電流により発生した磁場によって、メモリセルMC2の軟磁性体層8a上を電流が流れている間に、軟磁性体層8aにおいて、その電流に応じた方向に磁化し、電子のスピンが偏極する。その結果、軟磁性体層8aは書き込みデータWDに応じた書き込み磁化方向に設定される。
第1の部分書き込み動作が終了後、ワード線WLを“H”レベルにし、書き込み制御信号WEを“H”レベルにすることにより、スピン注入電流回路21の駆動トランジスタQ2をオン状態にして、ビット線BLからソース線SLにかけてメモリセルMC2に書き込み電流Iwを流すことによりスピン注入動作(第2の部分書き込み動作)を行う。
その結果、軟磁性体層8aのスピンを偏極された電子が自由層である強磁性体層8cに注入され、強磁性体層8cの磁化方向がビット線BLの電流方向(書き込みデータWD)に応じた方向に設定される。
なお、上述した例では、上記第1の部分書き込み動作終了後に第2の部分書き込み動作であるスピン注入動作を実行したが、実施の形態1と同様、第1の部分書き込み動作中に第2の部分書き込み動作を実行することもできる。
このように、実施の形態3のMRAMは、実施の形態1と同様に、第1の部分書き込み動作及び第2の部分書き込み動作により書き込み動作を実行しているため、実施の形態1と同様な効果を奏する。
メモリセルMC2からの読み出し動作は例えば以下のように行われる。磁場印加電流回路23によりビット線BLの電流方向を所定方向(軟磁性体層8aの上記所定の初期方向に磁場がかかる方向)にしながら、オン状態の選択トランジスタQ1により選択されたメモリセルMC2に定電流を流す。この状態で、ソース線SLを“H”レベルにし、メモリセルMC2に対し、書き込み電流Iwと逆方向(所定の読み出し電流方向)に読み出し電流Irを流す。そして、センスアンプ14の入力部に得られる電位をセンスアンプ14にて増幅することにより、メモリセルMC2の抵抗値を検知することより読み出し動作を行う。
このように、読み出し動作時に、磁場印加電流回路23及びビット線BLを、読み出し時に固定層として機能する軟磁性体層8aの磁場固定手段として用いることにより、読み出し動作を行っている。
すなわち、読み出し動作時は磁場印加電流回路23によるビット線BL(磁場印加電流線7)からの磁場発生により、その磁化方向が所定の初期方向に設定されるため、正常に読み出し動作を行うことができる。
さらに、実施の形態3のMRAMは、磁場印加電流線7が実施の形態3のスピン注入・リード電流線5及び磁場印加電流線6を兼用するため、実施の形態2と同様、配線数を削減することができる効果を奏する。
加えて、実施の形態3では、固定層として機能する層に軟磁性体層8aを用いることにより、メモリセルMC2を必要最小限の層構造で実現することができる効果を奏する。
また、読み出し時には、書き込み電流Iwと反対方向である軟磁性体層8aから強磁性体層8cにかけて読み出し電流Irが流れるようにしているため、読み出し電流Irによって自由層である強磁性体層8cの磁化方向が変わる誤書き込みを防止することができる。また、メモリセルMC2を構成するスピン注入磁化反転層8の各層8a〜8cの膜厚、材料等を書き込み動作及び読み出し動作用に最適化して書き込み電流自体を小さくする等の効果を発揮させることができる。
<実施の形態4>
図6はこの発明の実施の形態4であるMRAMのメモリセルの断面構造を示す断面図である。
図6はこの発明の実施の形態4であるMRAMのメモリセルの断面構造を示す断面図である。
同図に示すように、メモリセルMC3は固定層11、トンネル層12及び自由層13の順で積層される積層構造で構成され、固定層11は反強磁性体層11a、(磁場固定用)強磁性体層11b、(磁場固定用)非磁性体層11c及び軟磁性体層11d(第2の磁性体層)の順で積層される積層構造を呈している。そして、強磁性体層11b、非磁性体層11c及び軟磁性体層11dより多層交換結合膜を形成している。また、トンネル層12は非磁性体層12aにより構成され、自由層13は強磁性体層13aにより構成される。
反強磁性体層11aは例えばIrMn合金を用いて形成され、強磁性体層11b,13aは例えばCoFeBを用いて形成され、非磁性体層11cは例えばRuを用いて形成され、軟磁性体層11dは例えばNiFeを用いて形成され、非磁性体層12aは例えばAlO/MgOを用いて形成される。
そして、軟磁性体層11dは固定層として機能し読み出し時には磁化方向は所定の初期方向に固定される。
メモリセルMC3の自由層を構成する強磁性体層13a上に、実施の形態2と同様、スピン注入・リード電流線機能を加味した磁場印加電流線7が形成される。メモリセルMC3の他方端である反強磁性体層11aが選択トランジスタQ1を介してソース線SLに接続され、選択トランジスタQ1のゲート電極にワード線WLが接続される。なお、磁場印加電流線7は、メモリセルMC3の容易軸方向と略垂直な関係となる方向に形成される。
ソース線SLは、実施の形態3と同様、書き込み時に接地レベル(GND,“L”)に設定され、読み出しに電源レベル(VDD,“H”)に設定される。また、メモリセルMC3を含むメモリセル回路は、メモリセルMC1がメモリセルMC3に置き換わる点を除き、図4で示した実施の形態2の回路と同様である。
このような構成において、実施の形態4のMRAMにおけるメモリセルMC3に対する書き込み動作を説明する。まず、軟磁性体層11dの磁化方向を設定する第1の部分書き込み動作を実行する。
すなわち、磁場印加電流回路23によって、書き込みデータWDに応じた方向の電流をビット線BL上に流す。その結果、ビット線BLを流れる電流により発生した磁場によって、メモリセルMC3の軟磁性体層11d上を電流が流れている間に、軟磁性体層11dにおいて、その電流に応じた方向に磁化し、電子のスピンが偏極する。
第1の部分書き込み動作が終了後、ワード線WLを“H”レベルにし、書き込み制御信号WEを“H”レベルにすることにより、スピン注入電流回路21の駆動トランジスタQ2をオン状態にして、ビット線BLからソース線SLにかけてメモリセルMC2に書き込み電流Iwを流すことによりスピン注入動作(第2の部分書き込み動作)を行う。
その結果、軟磁性体層11dのスピンを偏極された電子が自由層である強磁性体層13aに注入され、強磁性体層13aの磁化方向がビット線BLである磁場印加電流線の電流方向(書き込みデータWD)に応じた方向に設定される。
なお、上述した例では、上記第1の部分書き込み動作終了後に第2の部分書き込み動作であるスピン注入動作を実行したが、実施の形態1と同様、第1の部分書き込み動作中に第2の部分書き込み動作を実行することもできる。
また、読み出し時(ビット線BLに電流を流すことによる外部磁場印加がないとき)に、固定層として機能する軟磁性体層11dの磁化方向を所定の初期方向にすべく、強磁性体層11bの固定磁化を非磁性体層11cを介して結合し、読み出し時に軟磁性体層11dの磁化方向を所定の初期方向に固定する。なお、反強磁性体層11aは強磁性体層11bの固定磁化設定時に、強磁性体層11bを所望の固定磁化方向に設定するために設けられる。
メモリセルMC3からの読み出し動作は例えば以下のように行われる。オン状態の選択トランジスタQ1により選択されたメモリセルMC3に定電流を流す。この際、ソース線SLを“H”レベルにし、メモリセルMC3に対し、書き込み電流Iwと逆方向に読み出し電流Irを流す。そして、センスアンプ14の入力部に得られる電位をセンスアンプ14にて増幅することにより、メモリセルMC3の抵抗値を検知することより読み出し動作を行う。
このように、実施の形態4のMRAMは、実施の形態1と同様に、第1の部分書き込み動作及び第2の部分書き込み動作により書き込み動作を実行しているため、実施の形態1と同様な効果を奏する。
さらに、実施の形態4のMRAMは、実施の形態2と同様、磁場印加電流線7が実施の形態4のスピン注入・リード電流線5及び磁場印加電流線6を兼用するため、配線数を削減することができる効果を奏する。
加えて、実施の形態4では、メモリセルMC3をメモリセルMC1より少ない層構造で実現しすることができる。さらに、実施の形態3のように読み出し時において磁場印加電流回路23による磁場印加を行うことなく、固定層11の軟磁性体層11dの磁化方向を上記所定の初期方向に固定することができるため、安定した読み出し動作を行うことができる効果を奏する。
<メモリセル選択回路構成>
上述した実施の形態1〜実施の形態4では、ワード線WLによってオン、オフ制御される選択トランジスタQ1によって、行単位にメモリセルMC1(MC2,MC3)を選択している。
上述した実施の形態1〜実施の形態4では、ワード線WLによってオン、オフ制御される選択トランジスタQ1によって、行単位にメモリセルMC1(MC2,MC3)を選択している。
選択トランジスタQ1のオン,オフによってメモリセルMC1を選択しているため、選択性が良く、書き込み/読み出しが容易(リーク電流が少ないためマージンが大きい)という効果を奏する。
図7はこの発明の実施の形態1〜実施の形態4に対応するメモリセル回路の一部を示す回路図である。同図に示すように、選択トランジスタQ1(図4参照)に置き換えてダイオードD1を用いている。
そして、ビット線BL,ソース線SL間に制御電圧ΔVCを付与する制御手段(図示せず)によって、ダイオードD1の導通/非導通を制御して、メモリセルMC1の選択する。なお、上述した回路構造は実施の形態2〜実施の形態4に対応して、ビット線BLがメモリセルMC1(MC2,MC3)の一方端に電気的に接続される構成を示している。実施の形態1に対応させた場合は、スピン注入・リード電流線5がビット線BLに置き換わる点を除き、図7で示した回路構成と同様になる。
このように、選択トランジスタQ1の代わりにダイオードD1を設けることにより、ワード線WLを不要にすることができる分、セル構造の単純化に伴うレイアウト面積の縮小を図ることができる。
<レイアウト構造>
(第1のレイアウト構造)
図8はこの発明の実施の形態1〜実施の形態4に対応する第1のレイアウト構造を示す平面図であり、図9は図8のA−A断面を示す断面図である。
(第1のレイアウト構造)
図8はこの発明の実施の形態1〜実施の形態4に対応する第1のレイアウト構造を示す平面図であり、図9は図8のA−A断面を示す断面図である。
図8に示すように、平面視横方向に形成されるワード線WL1,WL2間に、ワード線WL1,WL2と平面視並行になるように、ソース線SLが配置される。そして、これらワード線WL1,WL2及びソース線SLとビット線BL1,BL2とが互いに平面視垂直に配置されている。
TMR素子20(メモリセルMC1〜MC3)はビット線BL1,BL2の下方で、平面視してワード線WL1,ソース線SL1間及びワード線WL2,ソース線SL2間に配置される。TMR素子20の平面形状は楕円形でその長手方向である容易軸方向は、ビット線BL1,BL2に対し平面視垂直となるように配置される。なお、TMR素子20の平面形状は他に長方形、運動場形(長方形の4角が丸まった形状)でもよく、その場合、その長手方向がビット線BL1,BL2の形成方向と平面視垂直となる必要性を有する。
また、図9に示すように、半導体基板10の上層部に選択的にソース領域17s,ドレイン領域17dが設けられ、ドレイン領域17d,ソース領域17s間の半導体基板10上にゲート絶縁膜(図示せず)を介してワード線WLが配置されることにより、ワード線WLは選択トランジスタQ1(図2,図4参照)のゲート電極として機能する。ソース線SLはコンタクトホール18を介してソース領域17sと電気的に接続される。なお、図8において、ドレイン領域17d,ソース領域17s及びワード線WL下方の半導体基板10の表面(チャネル領域)を全てトランジスタ形成領域17として示している。
図9に示すように、TMR素子20の一方端がビット線BL1と電気的に接続され、下方端がストラップ配線層15に電気的に接続され、ストラップ配線層15はコンタクトホール16を介してドレイン領域17dと電気的に接続される。
(第2のレイアウト構造)
図10はこの発明の実施の形態1〜実施の形態4に対応する第2のレイアウト構造を示す平面図であり、図11は図10のB−B断面を示す断面図である。
図10はこの発明の実施の形態1〜実施の形態4に対応する第2のレイアウト構造を示す平面図であり、図11は図10のB−B断面を示す断面図である。
図10に示すように、平面視縦方向に形成されるビット線BL1,BL2間に、ビット線BL1,BL2と平面視並行になるように、ワード線WL1,WL2が配置される。そして、これらワード線WL1,WL2及びビット線BL1,BL2とソース線SLとが互いに平面視垂直に配置されている。
平面視してワード線WL1,WL2とビット線BL1,BL2との重複する領域の下方にTMR素子20が配置される。
また、図11に示すように、半導体基板10の上層部に選択的にソース領域17s,ドレイン領域17dが設けられ、ドレイン領域17d,ソース領域17s間の半導体基板10上にゲート絶縁膜(図示せず)を介してワード線WLが配置されることにより、ワード線WLは選択トランジスタQ1(図2,図4参照)のゲート電極として機能する。なお、図10において、ドレイン領域17d,ソース領域17s及びワード線WL下方の半導体基板10の表面(チャネル領域)を全てトランジスタ形成領域17として示している。ソース線SLはコンタクトホール18を介してソース領域17sと電気的に接続される。なお、実際にはコンタクトホール16は図10のB−B断面には現れないが、説明の都合上、図示している。
図11に示すように、TMR素子20の一方端がビット線BL1と電気的に接続され、他方端がストラップ配線層15に電気的に接続され、ストラップ配線層15はコンタクトホール16を介してドレイン領域17dと電気的に接続される。
図12は第2のレイアウト構造に対応するメモリセル回路を示す回路図である。同図に示すように、ワード線WLはメモリセルMC1を列単位に選択可能な制御線として機能し、ソース線SLがメモリセルMC1を行単位に選択可能な制御線として機能する。
すなわち、ワード線WLの“H”,“L”により選択トランジスタQ1を選択的のオン,オフさせることにより、行単位のメモリセルMC1の選択を行い、ソース線SLの“H”,“L”によりメモリセルMC1への電流供給の有無を制御することにより、列単位のメモリセルMC1の選択を行っている。
(第3のレイアウト構造)
図13はこの発明の実施の形態1〜実施の形態4に対応する第3のレイアウト構造を示す平面図であり、図14は図13のC−C断面を示す断面図である。
図13はこの発明の実施の形態1〜実施の形態4に対応する第3のレイアウト構造を示す平面図であり、図14は図13のC−C断面を示す断面図である。
図13に示すように、平面視縦方向に形成されるビット線BL1,BL2間に、ビット線BL1,BL2と平面視並行になるようにソース線SLが配置される。そして、これらソース線SL及びビット線BL1,BL2とワード線WL1,WL2とが互いに平面視垂直に配置されている。
ビット線BL1,BL2下方において、平面視してワード線WL1,WL2と一部重複するようにTMR素子20が配置される。
また、図14に示すように、半導体基板10の上層部に選択的にソース領域17s,ドレイン領域17dが設けられ、ドレイン領域17d,ソース領域17s間の半導体基板10上にゲート絶縁膜(図示せず)を介してワード線WLが配置されることにより、ワード線WLは選択トランジスタQ1(図2,図4参照)のゲート電極として機能する。なお、図13において、ドレイン領域17d,ソース領域17s及びワード線WL下方の半導体基板10の表面(チャネル領域)を全てトランジスタ形成領域17として示している。ソース線SLはコンタクトホール18を介してソース領域17sと電気的に接続される。なお、ソース線SL及びコンタクトホール18は実際には図13のC−C断面には現れないが、説明の都合上、図示している。
図14に示すように、TMR素子20の一方端がビット線BL1と電気的に接続され、他方端がストラップ配線層15に電気的に接続され、ストラップ配線層15はコンタクトホール16を介してドレイン領域17dと電気的に接続される。
なお、上述した第1〜第3のレイアウト構造は実施の形態2〜実施の形態4に対応して、ビット線BLがTMR素子20の一方端に電気的に接続される構成を示していている。実施の形態1に対応させた場合は、スピン注入・リード電流線5がTMR素子20に電気的に接続され、ビット線BLはスピン注入・リード電流線5の上方に形成される点を除き、図8〜図11,図13及び図14で示した構造と同様になる。
(第1〜第3のレイアウト構造の優劣比較)
図13及び図14で示した第3のレイアウト構造ではビット線BLとソース線SLとが互いに並行に形成されているため、ビット線BLとソース線SLとの電位設定を平面視上下にあるビット線BL及びソース線SLの端部に集約して行うことができるため、書き込み時及び読み出し時のデータ制御を容易にできる効果を奏する。
図13及び図14で示した第3のレイアウト構造ではビット線BLとソース線SLとが互いに並行に形成されているため、ビット線BLとソース線SLとの電位設定を平面視上下にあるビット線BL及びソース線SLの端部に集約して行うことができるため、書き込み時及び読み出し時のデータ制御を容易にできる効果を奏する。
ただし、ビット線BLとドレイン領域17dとを電気的に接続するコンタクトホール16とソース線SLとのソース・コンタクトホール間スペース26(図13参照)を設ける必要があるため、平面視横方向においてレイアウト面積が大きくなる。
図8及び図9で示した第1のレイアウト構造はコンタクトホール16とソース線SLとのソース・コンタクトホール間スペースを考慮する必要性はないため、その分、レイアウト面積の縮小を図ることができる効果を奏する。
また、図10及び図11で示した第2のレイアウト構造は、列単位のメモリセルの選択はワード線WLによって行うことができるため、ビット線BL1,BL2を共有して形成することができる分、レイアウト面積の縮小を図ることができる効果を奏する。
1 磁場固定層、2,8 スピン注入磁化反転層、2a 軟磁性体層、3,12 トンネル層、4,11 固定層、6,7 磁場印加電流線、9,13 自由層、21 スピン注入電流回路、22 抵抗値センス回路、23 磁場印加電流回路、BL,BL1,BL2 ビット線、MC1〜MC3 メモリセル、Q1 選択トランジスタ、SL,SL1,SL2 ソース線、WL,WL1,WL2 ワード線。
Claims (15)
- 非磁性層を介して積層され、自由層及び固定層として機能する層を含む複数の磁性体層よりなるメモリセルを有する半導体記憶装置であって、
前記複数の磁性体層は、
前記自由層として機能する第1の磁性体層と、
前記第1の磁性体層に対し非磁性層を介して形成され、前記第1の磁性体層よりも保磁力が小さい第2の磁性体層とを含み、
前記半導体記憶装置は、
前記メモリセルの前記第2の磁性体層に近接して形成された磁場印加電流線を備え、前記磁場印加電流線の形成方向と前記メモリセルの容易軸方向は略垂直な関係を有し
書き込みデータに基づき決定される電流方向で前記磁場印加電流線に電流を供給し、前記磁場印加電流線から磁場を発生させる磁場印加手段と、
前記メモリセルに対し所定の書き込み電流方向に書き込み電流を供給する書き込み電流供給手段と
読み出し動作時に、前記第2の磁性体層の磁化方向を所定の初期方向に固定する磁場固定手段とをさらに備え、
前記メモリセルに対する書き込み動作を第1及び第2の部分書き込み動作により行い、
前記第1の部分書き込み動作は、前記磁場印加手段により発生される磁場に基づく書き込み磁化方向に、前記第2の磁性体層の磁化方向を設定する動作を含み、
前記第2の部分書き込み動作は、前記書き込み電流供給手段により前記メモリセルに書き込み電流を供給することにより、前記第1の部分書き込み動作で設定された前記第2の磁性体層の前記書き込み磁化方向に基づく方向に前記第1の磁性体層の磁化方向を設定する動作を含む、
半導体記憶装置。 - 請求項1記載の半導体記憶装置であって、
前記磁場印加電流線は前記メモリセルの一方端に電気的に接続され、
前記書き込み電流供給手段は前記磁場印加電流線を介して前記メモリセルに前記書き込み電流を供給する、
半導体記憶装置。 - 請求項1あるいは請求項2記載の半導体記憶装置であって、
前記磁場固定手段は、
前記第2の磁性体層に接して形成される磁場固定用非磁性層と、
前記第2の磁性体層に対し前記磁場固定用非磁性体層を介して設けられ、前記第2の磁性体層よりも保磁力が大きい磁場固定用磁性体層とを含み、前記磁場固定用非磁性層及び前記磁場固定用磁性体層は、前記磁場印加手段による磁場が発生していない状態時に、前記所定の初期方向に前記第2の磁性体層の磁化方向を設定し、
前記読み出し動作は前記磁場印加手段による磁場を発生させることなく行う動作を含む、
半導体記憶装置。 - 請求項1ないし請求項3のうち、いずれか1項に記載の半導体記憶装置であって、
前記第1の磁性体層を基準として前記第2の磁性体層と対向するように、前記第1の磁性体層に対し非磁性層を介して形成され、保磁力は前記第2の磁性体層より大きい第3の磁性体層をさらに含み、
前記第3の磁性体層は前記固定層として機能する、
半導体記憶装置。 - 請求項1あるいは請求項2記載の半導体記憶装置であって、
前記第2の磁性体層は前記固定層として機能する磁性体層を含み、
前記磁場印加手段は前記磁場固定手段を含み、前記読み出し動作時に、前記書き込み磁化方向が前記所定の初期方向になるように磁場を発生させる、
半導体記憶装置。 - 請求項3記載の半導体記憶装置であって、
前記第2の磁性体層は前記固定層として機能する磁性体層を含む、
半導体記憶装置。 - 請求項1ないし請求項6のうち、いずれか1項に記載の半導体記憶装置であって、
前記磁場印加手段は、前記第1の部分書き込み動作時に、前記書き込み磁化方向が前記所定の初期方向の場合は磁場を発生させず、前記書き込み磁化方向が前記所定の初期方向と反対方向の場合は磁場を発生させる、選択的磁場発生機能を有する、
半導体記憶装置。 - 請求項1ないし請求項7のうち、いずれか1項に記載の半導体記憶装置であって、
前記第2の部分書き込み動作は、前記第1の部分書き込み動作により前記第2の磁性体層の前記書き込み磁化方向の設定が終了後も、前記第1の部分書き込み動作を実行させた状況下で実行する、
半導体記憶装置。 - 請求項1ないし請求項7のうち、いずれか1項に記載の半導体記憶装置であって、
前記第1及び第2の部分書き込み動作は重複することなく実行される、
半導体記憶装置。 - 請求項1ないし請求項9のうち、いずれか1項に記載の半導体記憶装置であって、
前記読み出し動作を前記メモリセルに所定の読み出し電流方向に読み出し電流を供給することにより行い、
前記所定の書き込み電流方向と前記所定の読み出し電流方向は互いに反対の関係にあることを特徴する、
半導体記憶装置。 - 請求項1ないし請求項10のうち、いずれか1項に記載の半導体記憶装置であって、
前記メモリセルは複数のメモリセルを含み、
前記複数のメモリセルの他方端に直列に接続される複数の選択用トランジスタをさらに備え、
前記複数の選択用トランジスタのオン,オフにより前記複数のメモリセルを選択する、
半導体記憶装置。 - 請求項1ないし請求項10のうち、いずれか1項に記載の半導体記憶装置であって、
前記メモリセルは複数のメモリセルを含み、
前記複数のメモリセルに直列に接続される複数の選択用ダイオードをさらに備え、
前記複数の前記選択用ダイオードの一方電極及び他方電極間の電位設定制御により前記複数のメモリセルを選択する、
半導体記憶装置。 - 請求項11記載の半導体記憶装置であって、
前記複数の選択用トランジスタのゲート電極に電気的に接続されたワード線と、
前記複数の選択用トランジスタの一方電極領域に電気的に接続されたソース線とをさらに備え、
前記ワード線と前記ソース線とが平面視略並行に配置され、前記ワード線及び前記ソース線と前記磁場印加電流線とが平面視略垂直に配置されることを特徴とする、
半導体記憶装置。 - 請求項11記載の半導体記憶装置であって、
前記複数の選択用トランジスタのゲート電極に電気的に接続されたワード線と、
前記複数の選択用トランジスタの一方電極領域に電気的に接続されたソース線とをさらに備え、
前記ワード線と前記磁場印加電流線とが平面視略並行に配置され、前記ワード線及び前記磁場印加電流線と前記ソース線とが平面視略垂直に配置されることを特徴とする、
半導体記憶装置。 - 請求項11記載の半導体記憶装置であって、
前記複数の選択用トランジスタのゲート電極に電気的に接続されたワード線と、
前記複数の選択用トランジスタの一方電極領域に電気的に接続されたソース線とをさらに備え、
前記ソース線と前記磁場印加電流線とが平面視略並行に配置され、前記ソース線及び前記磁場印加電流線と前記ワード線とが平面視略垂直に配置されることを特徴とする、
半導体記憶装置。
Priority Applications (1)
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Applications Claiming Priority (1)
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Publications (1)
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---|---|
JP2007123455A true JP2007123455A (ja) | 2007-05-17 |
Family
ID=38146990
Family Applications (1)
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JP2005312131A Pending JP2007123455A (ja) | 2005-10-27 | 2005-10-27 | 半導体記憶装置 |
Country Status (1)
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Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2009044609A1 (ja) * | 2007-10-02 | 2009-04-09 | Nec Corporation | 磁気抵抗記憶素子、磁気抵抗記憶装置及び磁気抵抗記憶装置の動作方法 |
JP2010238956A (ja) * | 2009-03-31 | 2010-10-21 | Tdk Corp | スピン伝導デバイス |
WO2015098335A1 (ja) * | 2013-12-27 | 2015-07-02 | 国立大学法人東北大学 | 磁気抵抗効果素子の制御方法および磁気抵抗効果素子の制御装置 |
-
2005
- 2005-10-27 JP JP2005312131A patent/JP2007123455A/ja active Pending
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2009044609A1 (ja) * | 2007-10-02 | 2009-04-09 | Nec Corporation | 磁気抵抗記憶素子、磁気抵抗記憶装置及び磁気抵抗記憶装置の動作方法 |
JP2010238956A (ja) * | 2009-03-31 | 2010-10-21 | Tdk Corp | スピン伝導デバイス |
WO2015098335A1 (ja) * | 2013-12-27 | 2015-07-02 | 国立大学法人東北大学 | 磁気抵抗効果素子の制御方法および磁気抵抗効果素子の制御装置 |
JPWO2015098335A1 (ja) * | 2013-12-27 | 2017-03-23 | 国立大学法人東北大学 | 磁気抵抗効果素子の制御方法および磁気抵抗効果素子の制御装置 |
US10127957B2 (en) | 2013-12-27 | 2018-11-13 | Tohoku University | Control method for magnetoresistance effect element and control device for magnetoresistance effect element |
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