CN114974337A - 一种基于自旋磁随机存储器的时间域存内计算电路 - Google Patents
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Abstract
发明公开了一种基于自旋磁随机存储器(MRAM)的时间存内计算电路，包括1晶体管1磁隧道结(1T‑1M)存储阵列、电阻分压模块、电压控制延时单元、时间数字转换器TDC、脉冲输入接口、行列译码器、读写电路以及模式选择模块。该发明具备与/或布尔逻辑运算功能、1比特全加器计算功能和XNOR累加计算功能。在各计算模式下，利用1T‑1M存储单元存储不同数据时磁隧道结MTJ的电阻不同，在位线上产生不同大小的电压，通过电压控制延时单元将数据转化不同长度的时间延迟，根据不同计算功能将时间延迟进行相应累加，用TDC读取计算结果。本发明将计算模块与存储单元结合在一起，相比传统的冯诺依曼架构，能够有效提高计算准确率。
Description
技术领域
本发明属于集成电路设计领域，尤其涉及一种基于磁性随机存储器(MRAM)的时间域存内计算电路结构，以及基于存内实现与/或布尔逻辑运算、1比特全加器计算和XNOR累加计算的电路设计方法。
背景技术
近年来，随着人工智能、云计算和物联网等高新技术的不断发展，数据量和计算急剧增加，这对计算单元和存储器的吞吐量和速度提出了更高的要求。在传统的冯·诺依曼架构中，存储器和计算单元是独立的两个部分，在进行神经网络和图像处理时，大量的数据需要在总线之间频繁地移动会产生大量的延时和功耗，由于处理器的计算速度超过了存储器的存取速度使得运算性能无法得到发挥，即形成了存储墙，而频繁的数据迁移消耗了大量能量造成了功耗墙的问题。存内计算(Computing In Memory，CIM)打破传统计算机的冯·诺依玛架构，将计算电路嵌入存储器中，使得数据能够在存储模块中之间进行计算，从而大幅度提高计算的速度并降低功耗。目前，CIM结构多采用模拟域的计算方式，大多数的模拟域计算是基于电压域或电流域来进行，但是由于电路工作电压的限制，模拟域计算中的电压量和电流量的累加存在上限，同时也不可能被无限细分，因此模拟域CIM存在瓶颈。在时间域CIM架构中，数据量使用时间延迟或脉冲宽度来表示，理论上没有上限可以做到无限细分，因此时间域计算相较于模拟域计算拥有很大优势。
磁性随机存储器作为新兴的非易失性存储器具有读写速度快、低静态功耗、高耐久性以及与CMOS工艺兼容等优点，适用于物联网(IoT)的边缘设备。由于非易失性存储器存内计算的能效比较高，所以在此基础上提出的非易失性存储器存内计算的模式可以提高能效。
发明内容
技术问题：本发明目的在于提供一种基于自旋磁随机存储器的时间域存内计算电路结构,所公开的计算电路结构是基于延时累加的时域CIM结构，用于实现多种基本运算功能，提高计算效率。
技术方案：为解决上述技术问题，本发明的一种基于自旋磁随机存储器的时间域存内计算电路具体如下：
包括1晶体管1磁隧道结1T1M存储阵列、电阻分压模块、电压控制延时单元、时间数字转换器TDC、脉冲输入接口、行列译码器、读写电路以及模式选择模块，用于实现与/或布尔逻辑运算、1比特全加器计算和XNOR累加计算；
所述1晶体管1磁隧道结1T1M存储阵列由1晶体管1磁隧道结1T1M存储单元呈矩阵排列组成，用于存储数据，计算时根据存储数据不同磁隧道结MTJ电阻不同，根据分压原理在位线上产生不同电压；
所述电压控制延时单元，由相对应的存储单元位线电压控制，根据电压的大小产生不同长度的时间延迟；
所述电阻分压模块，在计算模式下通过外接电阻分压，在位线上产生相应大小的电压；
所述时间数字转换器TDC，将得到的时间延时量进行量化，从而得到数字结果；
所述脉冲输入接口，在计算时输入一定脉宽的脉冲信号，作为电压控制延时单元和固定延时单元的输入信号；
所述行译码驱动电路和读写电路，在读写模式时被用于所述存储阵列的行列译码和数据读写；
所述模式选择模块，负责切换整个阵列的工作模式，以及产生各个模块的使能信号。
其中，
所述1晶体管1磁隧道结1T1M存储阵列包括N行M列的1晶体管1磁隧道结1T1M存储单元，每列存储单元有共同的源线，位线，每行存储单元有共同的字线，利用字线、源线和位线实现存储单元基本读写功能。
所述电阻分压模块包括：
NMOS管，其栅极连接计算控制信号，源极连接电阻，漏极连接1T1M存储阵列的位线；
分压电阻，一端连接计算位线，另一端连接NMOS管源极。
所述电压控制延时单元包括：
第一PMOS管，其栅极连接第一节点，源极连接电源，漏极连接第二节点；
第一NMOS管，其栅极连接第一节点，源极连接第三节点，漏极连接第二节点；
第二NMOS管，其栅极连接位线，源极连接地，漏极连接第三节点；
第一反相器，其输入端连接第二节点，其输出端连接输出节点。
所述时间数字转换器TDC，在不同计算功能中，使用的不同的TDC电路结构，在与/或布尔逻辑运算功能和XNOR累加计算功能中需读取1比特计算结果，其TDC电路包括：
D触发器，其数据输入端连接存储单元计算的延时脉冲，其时钟使能端连接固定延时单元产生的参考延时脉冲，其数据输出端Q输出读取的计算结果；
在1比特全加器计算功能中需要读取2比特计算结果，其TDC电路包括：
第一D触发器，其数据输入端连接存储单元计算的延时脉冲，其第一时钟使能端连接产生长延时的第一参考延时脉冲，其第一数据输出端连接二选一数据选择器的数据输入端；
第二D触发器，其数据输入端连接存储单元计算的延时脉冲，其第二时钟使能端连接产生短延时的第二参考延时脉冲，其第二数据输出端连接二选一数据选择器的数据输入端；
第三D触发器，其数据输入端连接存储单元计算的延时脉冲，其第三时钟使能端连接产生中等延时的第三参考延时脉冲，其第三数据输出端连接二选一数据选择器的数据选择端；
二选一数据选择器，其数据选择端连接第三数据输出端并作为全加计算的下一级进位，其数据输出端输出全加计算本位结果。
所述与/或布尔逻辑运算包括：
两个1T1M存储单元，其第一位线BL[1]、第二BL[2]分别连接两个电压控制延时单元的电压输入端；
第一电压控制延时单元，其信号输入端连接脉冲输入接口，其电压输入端连接位线BL[1]，输出端连接下一级电压控制延时单元的信号输入端；
第二电压控制延时单元，其信号输入端连接第一电压控制延时单元的输出端，其电压输入端连接第二位线BL[2]，输出端连接所述TDC电路；
第一固定延时产生单元AND，其输入端连接脉冲输入接口，其输出端连接开关SW0一端，开关SW0另一端连接所述TDC电路；
第二固定延时产生单元OR，其输入端连接脉冲输入接口，其输出端连接第一开关一端，第一开关另一端连接所述TDC电路；
TDC电路，所述的用于与/或布尔逻辑运算的TDC电路。
所述1比特全加器计算电路包括：
两个1T-1M存储单元，其位第一线BL[1]、第二BL[2]分别连接两个电压控制延时单元的电压输入端；
固定延时单元和固定延时单元，其输入端连接脉冲输入接口，其输出端连接由进位信号Ci-1控制的传输门一端，传输门另一端连接第一电压控制延时单元；
第一固定延时单元、第二固定延时单元和第三固定延时单元，其输入端连接脉冲输入接口，其输出端连接所述TDC电路；
第一电压控制延时单元，其信号输入端连接脉冲输入接口，其电压输入端连接第一位线BL[1]，输出端连接下一级电压控制延时单元的信号输入端；
第二电压控制延时单元，其信号输入端连接第一电压控制延时单元的输出端，其电压输入端连接第二位线BL[2]，输出端连接D触发器的数据输入端；
TDC电路，其结构为所述的用于1比特全加器运算的TDC电路。
所述XNOR累加计算电路包括：
1T1M存储单元，其位线BL连接对应电压控制延时单元的电压输入端；
同或门，其输入端连接计算值Xi和下一级计算值Xi+1，其输出端连接第一传输门、第四传输门的正向控制端和第二传输门、第三传输门的反向控制端；
电压控制延时单元，其输入端连接脉冲输入接口，其输出端连接第一传输门、第三传输门的输入端；
固定延时单元，其输入端连接脉冲输入接口，其输出端连接第二传输门、第四传输门的输入端；
第一传输门、第二传输门，其输出端连接下一级电压控制延时单元的输入端；第三传输门、第四传输门，其输出的连接下一级固定延时单元的输入端；上述结构级联，最后一级输出连接所述TDC电路；
TDC电路为所述的用于XNOR累加计算的TDC电路。
有益效果：本发明的一种基于自旋磁随机存储器的时间域存内计算电路结构，具有以下优点：
(1)本发明利用电压延时控制单元将1T-1M存储单元中的位线电压转化为相应的时间延迟来进行计算，即在访存的同时完成了运算，访存功耗被计算分摊，相较于传统的冯诺依曼架构体系，提升了计算效率。
(2)本发明在时间域实现了多种逻辑计算功能，基于时间延迟累加的时间域CIM结构，在实现计算的同时，保留MRAM的工作模式，实现了MRAM计算存储一体化。
(3)本发明利用电压控制延时模块，将位线电压转化为相应的时间延迟，利用MOS管亚阈值工作区的特性，增大了存储不同数据所产生的延时差，提高了时域计算的计算精度。
附图说明
图1为本发明实施例提供的一种基于自旋磁随机存储器的时间域存内计算电路结构图；
图2为本发明实施例提供的一种基于自旋磁随机存储器的时间域存内计算电路结构中电阻分压模块示意图；
图3为本发明实施例提供的一种基于自旋磁随机存储器的时间域存内计算电路结构中电压控制延时单元电路图；
图4为本发明实施例提供的一种基于自旋磁随机存储器的时间域存内计算电路结构中TDC电路图；
图5为本发明实施例提供的一种基于自旋磁随机存储器的时间域存内计算电路结构中与/或布尔逻辑运算电路图；
图6为本发明实施例提供的一种基于自旋磁随机存储器的时间域存内计算电路结构中与/或布尔逻辑运算工作波形图；
图7为本发明实施例提供的一种基于自旋磁随机存储器的时间域存内计算电路结构中1比特全加器计算电路图；
图8为本发明实施例提供的一种基于自旋磁随机存储器的时间域存内计算电路结构中1比特全加器计算工作波形图；
图9为本发明实施例提供的一种基于自旋磁随机存储器的时间域存内计算电路结构中XNOR累加计算电路图；
图10为本发明实施例提供的一种基于自旋磁随机存储器的时间域存内计算电路结构中XNOR累加计算工作波形图；
图11为本发明实施例中提供的一种基于自旋磁随机存储器的时间域存内计算电路结构中与/或布尔逻辑运算蒙特卡罗仿真图；
图12为本发明实施例中提供的一种基于自旋磁随机存储器的时间域存内计算电路结构中1比特全加器计算蒙特卡罗仿真图；
图13为本发明实施例中提供的一种基于自旋磁随机存储器的时间域存内计算电路结构中1比特数据延时蒙特卡罗仿真结果；
图14为本发明实施例中提供的一种基于自旋磁随机存储器的时间域存内计算电路结构中与或布尔逻辑运算的计算准确率。
图15为本发明实施例中提供的一种基于自旋磁随机存储器的时间域存内计算电路结构中1比特全加器运算的计算准确率。
具体实施方式
为了更好地了解本发明的目的、结构及功能，下面结合附图，对本发明一种基于自旋磁随机存储器的时间域存内计算电路结构做进一步详细的描述。
一种基于自旋磁随机存储器的时间域存内计算电路结构，包括1晶体管1磁隧道结1T-1M存储阵列、电阻分压模块、电压控制延时单元、时间数字转换器TDC、脉冲输入接口、行列译码器、读写电路以及模式选择模块，用于实现与/或布尔逻辑运算功能、1比特全加器计算功能和XNOR累加计算功能；
所述1晶体管1磁隧道结1T1M存储阵列由1晶体管1磁隧道结1T1M存储单元呈矩阵排列组成，用于存储数据，计算时根据存储数据不同磁隧道结MTJ电阻不同，根据分压原理在位线上产生不同电压；
所述电压控制延时单元，由相对应的存储单元位线电压控制，根据电压的大小产生不同长度的时间延迟；
所述电阻分压模块，在计算模式下通过外接电阻分压，在位线上产生相应大小的电压；
所述时间数字转换器TDC，将得到的时间延时量进行量化，从而得到数字结果；
所述脉冲输入接口，在计算时输入一定脉宽的脉冲信号，作为电压控制延时单元和固定延时单元的输入信号；
所述行译码驱动电路和读写电路，在读写模式时被用于所述存储阵列的行列译码和数据读写；
所述模式选择模块，负责切换整个阵列的工作模式，以及产生各个模块的使能信号。
所述1晶体管1磁隧道结1T1M存储阵列包括N行M列的1晶体管1磁隧道结1T1M存储单元，每列存储单元有共同的源线SL，位线BL，每行存储单元有共同的字线WL，利用字线WL、源线SL和位线BL实现存储单元基本读写功能。
所述电阻分压模块包括：
NMOS管N1，其栅极连接计算控制信号CEN，源极连接电阻R1，漏极连接1T1M存储阵列的位线BL；
分压电阻R1，一端连接计算位线CL，另一端连接NMOS管N1源极。
所述电压控制延时单元包括：
第一PMOS管P1，其栅极连接第一节点NET1，源极连接电源VDD，漏极连接第二节点NET2；
第一NMOS管N1，其栅极连接第一节点NET1，源极连接第三节点NET3，漏极连接第二节点NET2；
第二NMOS管N2，其栅极连接位线BL，源极连接地GND，漏极连接第三节点NET3；
第一反相器INV1，其输入端连接第二节点NET2，其输出端连接输出节点OUT。
所述时间数字转换器TDC，在不同计算功能中，使用的不同的TDC电路结构，在与/或布尔逻辑运算功能和XNOR累加计算功能中需读取1比特计算结果，其TDC电路包括：
D触发器，其数据输入端连接存储单元计算的延时脉冲，其时钟使能端连接固定延时单元产生的参考延时脉冲，其数据输出端Q输出读取的计算结果；
1比特全加器计算需要读取2比特计算结果，其TDC电路包括：
第一D触发器，其数据输入端D1连接存储单元计算的延时脉冲，其时钟使能端CLK1连接产生长延时的参考延时脉冲REFH，其数据输出端Q1连接二选一数据选择器MUX的数据输入端D0；
第二D触发器，其数据输入端D2连接存储单元计算的延时脉冲，其时钟使能端CLK2连接产生短延时的参考延时脉冲REFL，其数据输出端Q2连接二选一数据选择器MUX的数据输入端D01；
第三D触发器，其数据输入端D3连接存储单元计算的延时脉冲，其时钟使能端CLK3连接产生中等延时的参考延时脉冲REFM，其数据输出端Q3连接二选一数据选择器MUX的数据选择端；
二选一数据选择器MUX，其数据输入端D0连接Q1，其数据输入端D01连接Q2，其数据选择端连接Q3并作为全加计算的下一级进位Ci，其数据输出端输出全加计算本位结果S。
所述与/或布尔逻辑运算电路包括：
两个1T-1M存储单元，其位线BL[1]、BL[2]分别连接两个电压控制延时单元的电压输入端；
第一电压控制延时单元，其信号输入端连接脉冲输入接口，其电压输入端连接位线BL[1]，输出端连接下一级电压控制延时单元的信号输入端；
第二电压控制延时单元，其信号输入端连接第一电压控制延时单元的输出端，其电压输入端连接位线BL[2]，输出端连接TDC电路；
第一固定延时产生单元AND，其输入端连接脉冲输入接口，其输出端连接开关SW0一端，开关SW0另一端连接TDC电路；
第二固定延时产生单元OR，其输入端连接脉冲输入接口，其输出端连接开关SW1一端，开关SW1另一端连接TDC电路；
TDC电路，其结构为上述的用于与/或布尔逻辑运算的TDC电路。
所述1比特全加器计算电路包括：
两个1T-1M存储单元，其位线BL[1]、BL[2]分别连接两个电压控制延时单元的电压输入端；
固定延时单元REF0和固定延时单元REF1，其输入端连接脉冲输入接口，其输出端连接由进位信号Ci-1控制的传输门一端，传输门另一端连接第一电压控制延时单元；
固定延时单元REFH、固定延时单元REFL和固定延时单元REFM，其输入端连接脉冲输入接口，其输出端连接TDC电路；
第一电压控制延时单元，其信号输入端连接脉冲输入接口，其电压输入端连接位线BL[1]，输出端连接下一级电压控制延时单元的信号输入端；
第二电压控制延时单元，其信号输入端连接第一电压控制延时单元的输出端，其电压输入端连接位线BL[2]，输出端连接D触发器的数据输入端；
TDC电路，其结构为上述的用于与/或布尔逻辑运算的TDC电路。
所述XNOR累加计算电路包括：
1T-1M存储单元，其位线BL连接对应电压控制延时单元的电压输入端；
同或门，其输入端连接计算值Xi和下一级计算值Xi+1，其输出端连接传输门TG1、TG4的正向控制端和传输门TG2、TG3的反向控制端；
电压控制延时单元，其输入端连接脉冲输入接口，其输出端连接传输门TG1、TG3的输入端；
固定延时单元，其输入端连接脉冲输入接口，其输出端连接传输门TG2、TG4的输入端；
传输门TG1、TG2，其输出端连接下一级电压控制延时单元的输入端；传输门TG3、TG4，其输出的连接下一级固定延时单元的输入端；上述结构级联，最后一级输出连接TDC电路；
TDC电路，其结构为上述的用于XNOR累加计算的TDC电路。
实施例
本发明所述一种基于MRAM的时间域计算电路结构，包括1晶体管1磁隧道结1T1M存储单元、电压控制延时单元、固定延时单元、时间数字转换器TDC以及脉冲输入接口，用于实现与/或布尔逻辑运算功能、1比特全加器计算功能和XNOR累加计算功能。
如图1所示时间域存储计算电路包括：1T1M存储阵列用于存储数据，行列译码器和读写电路进行数据的读写，模式选择模块对电路功能进行选择，计算时根据存储数据不同磁隧道结MTJ电阻不同，利用电阻分压模块在位线上产生不同电压；电压控制延时单元，由相对应的存储单元位线电压控制，根据电压的大小产生不同长度的时间延迟；时间数字转换器TDC，将得到的时间延时量进行量化，从而得到数字结果；脉冲输入接口，在计算时产生一定脉宽的脉冲信号，作为电压控制延时单元和固定延时单元的输入信号。
本实施例以两个存储计算单元为设计对象，即实现1比特的与/或布尔逻辑运算、1比特的全加器运算和XNOR累加运算。
如图5所示，为本发明实施例中，进行1比特的与/或布尔逻辑运算的电路。计算开始时，字线WL开启，选中两个存储单元，计算控制信号CEN高电平，同时计算位线CL开启，源线SL接地，在电阻分压模块作用下位线BL[1]和BL[2]的电压值由各存储单元中存储数据值决定，当存储数据0时，存储单元的磁隧道结MTJ处于低阻态，位线电压较低，产生的延时较大，当存储数据1时，存储单元的磁隧道结MTJ处于高阻态，位线电压较高，产生的延时较小。脉冲信号输入后，经过两个电压控制延时单元产生的脉冲延时即为两个存储单元的延时之和，输入至D触发器的数据输入端，同时脉冲信号分别经过AND和OR两个固定延时单元产生的脉冲输入至D触发器的时钟使能端，根据脉冲上升沿到来的先后得到分别得到两个存储数据与和或的计算结果。
如图6所示，为本发明实施例中，进行1比特的与/或布尔逻辑运算工作波形图，当计算控制信号CEN为高电平时计算模式开启电路进行计算，当存储单元分别存储“11”、“01/10”和“00”时，脉冲产生如图所示的不同长度延时，输入脉冲经过AND时产生的脉冲上升沿在“11”之后，即“11”的与计算结果为1，脉冲上升沿在“01/10”和“00”之前，即“01/10”和“00”的与计算结果为0。输入脉冲经过OR时产生的脉冲上升沿在“11”和“01/10”之后，即“11”和“01/10”的或计算结果为1，脉冲上升沿在和“00”之前，即“00”的或计算结果为0。
如图7所示，为本发明实施例中，进行1比特的全加器运算的电路。计算开始时，字线WL开启，选中两个存储单元，计算控制信号CEN高电平，同时计算位线CL开启，源线SL接地，第一位线BL[1]和第二BL[2]分别产生电压输入至电压控制延时单元中，同时全加器运算中上一级进位信号Ci-1控制传输门的开关，Ci-1为高电平1时输入的脉冲信号经过固定延时单元REF1产生与存储数据1时相同的延时，Ci-1为低电平0时输入的脉冲信号经过固定延时单元REF0产生与存储数据0时相同的延时，与两个存储单元中存储数据产生的延时相累加即全加器运算的延时输入至TDC中三个D触发器的数据输入端，同时输入脉冲经过固定延时单元REFH、REFL和REFM分别产生长、短和中等三种长度的延时，分别输入至三个D触发器的时钟使能端Clk1、Clk2和Clk3，三个D触发器的输出端Q1、Q2和Q3分别作为二选一选择器MUX数据输入端D0、D1和控制端的输入，其中Q3可作全加器运算中下一级进位信号Ci输出，二选一数据选择器MUX的数据输出作为全加器运算的本位结果S。
如图8所示，为本发明实施例中，进行1比特的全加器运算的工作波形图，当计算控制信号CEN为高电平时计算模式开启，当三个加数分别为“111”、“110”、“100”和“000”时，产生4个不同长度的延时，若延时REFM上升沿在计算脉冲上升沿之后，则Q3输出高电平1作为下一级进位Ci，并控制二选一选择器MUX的控制端选择输出数据D1，若延时REFL上升沿在计算脉冲之后，则Q2输出高电平1至D1作为本位结果S，若延时REFL上升沿在计算脉冲之前，则Q2输出低电平0至D1作为本位结果S；若延时REFM上升沿在计算脉冲上升沿之前，则Q3输出低电平0作为下一级进位Ci，并控制二选一选择器MUX的控制端选择输出数据D0，若延时REFH上升沿在计算脉冲之后，则Q1输出高电平1至D0作为本位结果S，若延时REFH上升沿在计算脉冲之前，则Q1输出低电平0至D0作为本位结果S。
如图9所示，为本发明实施例中，进行XNOR累加计算的电路，XNOR累加计算即1比特的乘累加，其计算公式为：
τi＝(wi+τi-1)xi′ (1)
wi表示为存储单元中存储值，xi表示为输入值，xi’表示为两个输入值相乘的结果，即两个输入值经过同或门后输出xi’，τ表示为脉冲上升沿时间差。
计算开始时，字线WL开启，选中同一行的存储单元，计算控制信号CEN高电平，同时计算位线CL开启，各存储单元位线BL分别产生电压输入至电压控制延时单元中，存储单元中的数据为+1和-1，输入值x为高电平为+1，低电平为-1，输入值xi和下一级输入值xi+1经过同或门输出xi’作为传输门TG1、TG2、TG3和TG4的控制信号，当xi’为高电平1时，传输门TG1、TG4开启，TG2、TG3关闭，该级电压控制延时单元的输出作为下一级电压控制延时单元的输入，该级固定延时单元的输出作为下一级固定延时单元的输入，当xi’为低电平0时，传输门TG2、TG3开启，TG1、TG4关闭，该级电压控制延时单元的输出作为下一级固定延时单元的输入，该级固定延时单元的输出作为下一级电压控制延时单元的输入，最后一级传输门TG1、TG2的输出作为D触发器的数据输入端，TG3、TG4的输出作为D触发器的时钟控制端，根据延时脉冲上升沿到来的先后输出XNOR累加运算的1比特结果。
如图10所示，为本发明实施例中，进行XNOR累加计算的工作波形图，以两个输入脉冲上升沿差为-1为例，当传输门的控制信号x’为高电平1时，输入脉冲IN1从OUT1输出，IN2从OUT2输出，OUT1和OUT2的脉冲上升沿之差为-1，即实现了-1×1的计算；当传输门的控制信号x’为低电平-1时，输入脉冲IN1从OUT2输出，IN2从OUT1输出，OUT1和OUT2的脉冲上升沿之差为+1，即实现了-1×-1的计算。
如图11所示，为本发明实施例提供的一种基于自旋磁随机存储器的时间域存内计算电路中与/或布尔逻辑运算蒙特卡罗仿真图，相邻数据间的延时差均值～0.6ns。
如图12所示，为本发明实施例提供的一种基于自旋磁随机存储器的时间域存内计算电路中1比特全加器运算蒙特卡罗仿真图，相邻数据间的延时差均值～0.6ns。
如图13所示，为本发明实施例提供的一种基于自旋磁随机存储器的时间域存内计算电路中1比特数据延时在不同仿真对象为不同器件下的蒙特卡罗仿真结果，σ1、σ2为存储数据为0和1时产生的延时标准差，μ1、μ2为存储数据为0和1时产生的延时平均值，σ/μ表示数据本身产生延时偏差程度，(σ1+σ2)/(μ1-μ2)表示“0”、“1”两个数据延时差的偏差程度，从图中可看出在同时对MTJ和CMOS进行蒙特卡罗仿真的情况下，“0”和“1”数据延时差的偏差程度为18.48％，对于本发明实施例的计算准确度影响程度较小。
如图14所示，为本发明实施例提供的一种基于自旋磁随机存储器的时间域存内计算电路中与或布尔逻辑运算的计算准确率，在数据为“11”的情况下与、或的计算准确率为99.9％，在数据为“10”的情况下，与的计算准确率为99.2％，或的计算准确率为99％，在数据为“00”的情况下，与的计算准确率为99.9％，或的计算准确率为98.8％。
如图15所示，为本发明实施例提供的一种基于自旋磁随机存储器的时间域存内计算电路中1比特全加器运算的计算准确率，在数据为“111”的情况下计算准确率为99.9％，在数据为“110”的情况下，计算准确率为96.8％，在数据为“100”的情况下，计算准确率为94.2％，在数据为“000”的情况下，计算准确率为99.2％。
可以理解，本发明是通过一些实施例进行描述的，本领域技术人员知悉的，在不脱离本发明的精神和范围的情况下，可以对这些特征和实施例进行各种改变或等效替换。另外，在本发明的教导下，可以对这些特征和实施例进行修改以适应具体的情况及材料而不会脱离本发明的精神和范围。因此，本发明不受此处所公开的具体实施例的限制，所有落入本申请的权利要求范围内的实施例都属于本发明所保护的范围内。
Claims (8)
1.一种基于自旋磁随机存储器的时间域存内计算电路，其特征在于，包括1晶体管1磁隧道结1T1M存储阵列、电阻分压模块、电压控制延时单元、时间数字转换器TDC、脉冲输入接口、行列译码器、读写电路以及模式选择模块，用于实现与/或布尔逻辑运算、1比特全加器计算和XNOR累加计算；
所述1晶体管1磁隧道结1T1M存储阵列由1晶体管1磁隧道结1T1M存储单元呈矩阵排列组成，用于存储数据，计算时根据存储数据不同磁隧道结MTJ电阻不同，根据分压原理在位线上产生不同电压；
所述电压控制延时单元，由相对应的存储单元位线电压控制，根据电压的大小产生不同长度的时间延迟；
所述电阻分压模块，在计算模式下通过外接电阻分压，在位线上产生相应大小的电压；
所述时间数字转换器TDC，将得到的时间延时量进行量化，从而得到数字结果；
所述脉冲输入接口，在计算时输入一定脉宽的脉冲信号，作为电压控制延时单元和固定延时单元的输入信号；
所述行译码驱动电路和读写电路，在读写模式时被用于所述存储阵列的行列译码和数据读写；
所述模式选择模块，负责切换整个阵列的工作模式，以及产生各个模块的使能信号。
2.根据权利要求1所述的基于自旋磁随机存储器的时间域存内计算电路，其特征在于，所述1晶体管1磁隧道结1T1M存储阵列包括N行M列的1晶体管1磁隧道结1T1M存储单元，每列存储单元有共同的源线(SL)，位线(BL)，每行存储单元有共同的字线(WL)，利用字线(WL)、源线(SL)和位线(BL)实现存储单元基本读写功能。
3.根据权利要求1所述的基于自旋磁随机存储器的时间域存内计算电路，其特征在于，所述电阻分压模块包括：
NMOS管(N1)，其栅极连接计算控制信号(CEN)，源极连接电阻(R1)，漏极连接1T1M存储阵列的位线(BL)；
分压电阻(R1)，一端连接计算位线(CL)，另一端连接NMOS管(N1)源极。
4.根据权利要求1所述的基于自旋磁随机存储器的时间域存内计算电路，其特征在于，所述电压控制延时单元包括：
第一PMOS管(P1)，其栅极连接第一节点(NET1)，源极连接电源(VDD)，漏极连接第二节点(NET2)；
第一NMOS管(N1)，其栅极连接第一节点(NET1)，源极连接第三节点(NET3)，漏极连接第二节点(NET2)；
第二NMOS管(N2)，其栅极连接位线(BL)，源极连接地(GND)，漏极连接第三节点(NET3)；
第一反相器(INV1)，其输入端连接第二节点(NET2)，其输出端连接输出节点(OUT)。
5.根据权利要求1所述的基于自旋磁随机存储器的时间域存内计算电路，其特征在于，所述时间数字转换器TDC，在不同计算功能中，使用的不同的TDC电路结构，在与/或布尔逻辑运算功能和XNOR累加计算功能中需读取1比特计算结果，其TDC电路包括：
D触发器，其数据输入端连接存储单元计算的延时脉冲，其时钟使能端连接固定延时单元产生的参考延时脉冲，其数据输出端Q输出读取的计算结果；
在1比特全加器计算功能中需要读取2比特计算结果，其TDC电路包括：
第一D触发器(D1)，其数据输入端连接存储单元计算的延时脉冲，其第一时钟使能端(CLK1)连接产生长延时的第一参考延时脉冲(REFH)，其第一数据输出端(Q1)连接二选一数据选择器(MUX)的数据输入端(D0)；
第二D触发器(D2)，其数据输入端连接存储单元计算的延时脉冲，其第二时钟使能端(CLK2)连接产生短延时的第二参考延时脉冲(REFL)，其第二数据输出端(Q2)连接二选一数据选择器(MUX)的数据输入端(D01)；
第三D触发器(D3)，其数据输入端连接存储单元计算的延时脉冲，其第三时钟使能端(CLK3)连接产生中等延时的第三参考延时脉冲(REFM)，其第三数据输出端(Q3)连接二选一数据选择器(MUX)的数据选择端；
二选一数据选择器(MUX)，其数据选择端连接第三数据输出端(Q3)并作为全加计算的下一级进位(Ci)，其数据输出端输出全加计算本位结果(S)。
6.根据权利要求1所述的基于自旋磁随机存储器的时间域存内计算电路，其特征在于，所述与/或布尔逻辑运算包括：
两个1T1M存储单元，其第一位线BL[1]、第二BL[2]分别连接两个电压控制延时单元的电压输入端；
第一电压控制延时单元，其信号输入端连接脉冲输入接口，其电压输入端连接位线BL[1]，输出端连接下一级电压控制延时单元的信号输入端；
第二电压控制延时单元，其信号输入端连接第一电压控制延时单元的输出端，其电压输入端连接第二位线BL[2]，输出端连接所述TDC电路；
第一固定延时产生单元AND，其输入端连接脉冲输入接口，其输出端连接开关SW0一端，开关SW0另一端连接所述TDC电路；
第二固定延时产生单元OR，其输入端连接脉冲输入接口，其输出端连接第一开关(SW1)一端，第一开关(SW1)另一端连接所述TDC电路；
TDC电路，其结构为所述的用于与/或布尔逻辑运算的TDC电路。
7.根据权利要求1所述的基于自旋磁随机存储器的时间域存内计算电路结构，其特征在于，所述1比特全加器计算电路包括：
两个1T-1M存储单元，其位第一线BL[1]、第二BL[2]分别连接两个电压控制延时单元的电压输入端；
固定延时单元(REF0)和固定延时单元(REF1)，其输入端连接脉冲输入接口，其输出端连接由进位信号Ci-1控制的传输门一端，传输门另一端连接第一电压控制延时单元；
第一固定延时单元(REFH)、第二固定延时单元(REFL)和第三固定延时单元(REFM)，其输入端连接脉冲输入接口，其输出端连接所述TDC电路；
第一电压控制延时单元，其信号输入端连接脉冲输入接口，其电压输入端连接第一位线BL[1]，输出端连接下一级电压控制延时单元的信号输入端；
第二电压控制延时单元，其信号输入端连接第一电压控制延时单元的输出端，其电压输入端连接第二位线BL[2]，输出端连接D触发器的数据输入端；
TDC电路，其结构为所述的用于1比特全加器运算的TDC电路。
8.根据权利要求1所述的基于自旋磁随机存储器的时间域存内计算电路结构，其特征在于，所述XNOR累加计算电路包括：
1T1M存储单元，其位线BL连接对应电压控制延时单元的电压输入端；
同或门，其输入端连接计算值Xi和下一级计算值Xi+1，其输出端连接第一传输门(TG1)、第四传输门(TG4)的正向控制端和第二传输门(TG2)、第三传输门(TG3)的反向控制端；
电压控制延时单元，其输入端连接脉冲输入接口，其输出端连接第一传输门(TG1)、第三传输门(TG3)的输入端；
固定延时单元，其输入端连接脉冲输入接口，其输出端连接第二传输门(TG2)、第四传输门(TG4)的输入端；
第一传输门(TG1)、第二传输门(TG2)，其输出端连接下一级电压控制延时单元的输入端；第三传输门(TG3)、第四传输门(TG4)，其输出的连接下一级固定延时单元的输入端；上述结构级联，最后一级输出连接所述TDC电路；
TDC电路为所述的用于XNOR累加计算的TDC电路。
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