CN113658625A - 基于1t1r阵列的可重构状态逻辑操作电路及方法 - Google Patents

Abstract

本发明公开了一种基于1T1R阵列的可重构状态逻辑操作电路及方法，包括1T1R阵列，1T1R阵列设置有多个1T1R单元，每个1T1R单元包括一个NMOS晶体管和一个忆阻器，忆阻器的底端电极与所述NMOS晶体管的漏极相连；位于同一行的1T1R单元中的NMOS晶体管的源极连接到同一字线，位于同一列的1T1R单元的NMOS晶体管的栅极连接到同一栅线，位于同一列的1T1R单元的忆阻器的顶端电极连接到同一位线；或者同一行的任意三个1T1R单元形成行式逻辑电路结构，或者同一列的任意三个1T1R单元形成列式逻辑电路结构；行式逻辑电路结构和列式逻辑电路结构用于逻辑运算并存储运算结果。本发明利用1T1R阵列进行可重构状态逻辑运算，实现布尔逻辑运算与数据存储相融合。

Description

基于1T1R阵列的可重构状态逻辑操作电路及方法

技术领域

本发明涉及电子电路技术领域，特别是涉及一种基于1T1R阵列的可重构状 态逻辑操作电路及方法。

背景技术

传统的冯·诺依曼计算架构存在存储墙问题，存储单元和计算单元是分离 的，在执行各种计算任务时，大量的数据在存储单元和计算单元之间来回移动， 并且存储单元的读写速度远慢于计算单元的计算速度，限制了计算速度并造成 计算系统的高功耗和延时。随着人工智能应用对计算和存储需求的不断提升， 存算分离造成的问题将会日益突出。一种消除存储单元和计算单元之间数据移 动可行的方法是存储和计算一体化，即实现数据存储的同时也能够实现原位计 算。忆阻器是两端纳米级电子器件，具有高开关速度、非易失性、可变的阻值 状态、低功耗、高可扩展性、与CMOS工艺相兼容等优点，使其在逻辑运算和 存储等方面具有广泛的应用价值。

基于忆阻器的逻辑运算方法大致可以分为三种：V-V逻辑运算、V-R逻辑运 算和R-R逻辑运算。对于V-V逻辑运算，逻辑输入和输出都是通过高低电平来 表示；对于V-R逻辑运算，逻辑输入是由高低电平来表示，而逻辑输出是用高 低阻态表示；对于R-R逻辑运算，逻辑输入和输出都是利用忆阻器的高低阻态 表示的，称为状态逻辑；其中V-V和V-R逻辑运算都需要额外的比较器电路， 而R-R逻辑运算不需要，并且其运算结果直接存储在忆阻器中。基于忆阻交叉 阵列的状态逻辑使用相同的单元存储和处理信息，不需要转换、感知或移动数 据，这能够突破存储墙问题。

然而，现有的基于忆阻器的状态逻辑电路有其自身的缺陷，例如，忆阻驱 动逻辑方法实现了AND、OR、XOR、NOT和COPY逻辑运算，逻辑电路中含 有开关和多个电阻器件；忆阻蕴含逻辑电路仅实现了蕴含(IMPLY)逻辑，其 中一个输入数据会被输出数据覆盖，其余的逻辑运算只能通过IMPLY逻辑运算 和FALSE操作多步迭代实现，逻辑电路中还需要负载电阻；忆阻辅助逻辑方法 通过不同的忆阻器串并联电路实现了NOR、NAND、OR、AND和NOT逻辑运 算，输入和输出使用不同的忆阻器，不存在输入数据被覆盖的问题，但只有NOR 和NOT逻辑运算能够映射到忆阻阵列中；此外，基于1R(阵列交叉点仅包含 忆阻器)的阵列会存在潜通路问题，影响逻辑运算的准确性，而基于1T1R的阵 列能够有效克服潜通路问题。

申请号201610443316.7；发明名称：基于电阻运算实现逻辑和算术运算 的方法；CN 106158017 A；这个专利实现了IMP、NOT、OR、COPY4种逻辑运算， 阻变运算存储设备A和B的的电阻态表示输入，逻辑输出是由运算之后其中一个 输入设备B的电阻态表示的，这会造成数据覆盖，即逻辑运算的结果会覆盖输入 数据。我们的方案中实现了NOR、NAND、IMP、RIMP、NOT、XNOR6种逻辑运算， 逻辑输入和输出是由不同的器件阻值表示的，不存在数据覆盖的问题；这个专 利只提到在交叉阵列中，阻变运算存储子单元可以是单个阻变器件也可以是一 个阻变器件和双向选择器件串联的结构，但没有给出双向选择器的相关操作说明，而基于单个阻变器件的交叉阵列进行运算和读取操作时，会存在潜通路问 题，影响操作的正确性。我们的方案明确提出了1T1R阵列中进行逻辑操作，并 给出了具体的操作方法，能够有效克服潜通路问题。

因此，现有技术的缺陷是，缺少一种基于1T1R阵列的可重构状态逻辑操作 电路及方法，利用1T1R阵列进行可重构状态逻辑运算，实现布尔逻辑运算与数 据存储相融合；可以有效克服潜通路问题。

发明内容

有鉴于现有技术的至少一个缺陷，本发明的目的是提供一种基于1T1R阵列 的可重构状态逻辑操作电路，利用1T1R阵列进行可重构状态逻辑运算，实现布 尔逻辑运算与数据存储相融合；可以有效克服潜通路问题。

为了达到上述目的，本发明采用如下技术方案：一种基于1T1R阵列的可重 构状态逻辑操作电路，其关键在于，包括1T1R阵列，1T1R阵列设置有至少三 个1T1R单元，每个1T1R单元包括一个NMOS晶体管和一个忆阻器，所述忆 阻器的底端电极与所述NMOS晶体管的漏极相连；

位于同一行的1T1R单元中的NMOS晶体管的源极连接到同一字线WL， 位于同一列的1T1R单元中的NMOS晶体管的栅极连接到同一栅线GL，位于同 一列的1T1R单元中的忆阻器的顶端电极连接到同一位线BL；

同一行的任意三个1T1R单元形成行式逻辑电路结构，行式逻辑电路结构用 于逻辑运算并存储运算结果。

字线WL和位线BL均有多根，字线WL和位线BL相互垂直并且相互间隔 设置，在字线WL和位线BL之间设置1T1R阵列。在字线WL和位线BL的投 影相交的位置设置1T1R单元。

所述忆阻器的置位电压和复位电压分别为V_SET和V_RES，2|V_RES|<V_SET；所述忆 阻器可以呈高阻态R_H或低阻态R_L，R_H>R_L，高阻态R_H和低阻态R_L分别表示逻辑 0和1。忆阻器呈高阻态R_H时的电阻远大于呈低阻态R_L时的电阻。

所述行式逻辑电路结构包括三个1T1R单元，第一个1T1R单元设置有忆阻 器M_p和NMOS晶体管T_p，第二个1T1R单元设置有忆阻器M_q和NMOS晶体 管T_q，第三个1T1R单元设置有忆阻器M_s和NMOS晶体管T_s；忆阻器M_p和忆 阻器M_q的阻值状态分别表示逻辑输入p和q；所述忆阻器M_s的初始阻值状态 为低阻态R_L，并且所述忆阻器M_s经过逻辑运算之后的阻值状态表示逻辑输出s；

忆阻器M_p、忆阻器M_q和忆阻器M_s的顶端电极分别连接到位线BL_p、位线 BL_q和位线BL_s，NMOS晶体管T_p、NMOS晶体管T_q和NMOS晶体管T_s的栅 极分别连接到栅线GL_p、栅线GL_q和栅线GL_s，NMOS晶体管T_p、NMOS晶体 管T_q和NMOS晶体管T_s的源极连接到同一字线WL。

忆阻器M_p和忆阻器M_q为输入忆阻器，其阻值状态表示逻辑输入信号。逻 辑输入p和q或者是1或者是0。忆阻器M_s为输出忆阻器，其阻值状态表示逻 辑输出信号。

忆阻器M_p的顶端电极连接到其中的一条位线BL_p；忆阻器M_q的顶端电极 连接到其中的一条位线BL_q；忆阻器M_s的顶端电极连接到其中的一条位线BL_s；

NMOS晶体管T_p的栅极连接到其中的一条栅线GL_p；NMOS晶体管T_q的栅 极连接到其中的一条栅线GL_q；NMOS晶体管T_s的栅极连接到其中的一条栅线 GL_s。

一种基于1T1R阵列的可重构状态逻辑操作电路，其关键在于，包括1T1R 阵列，1T1R阵列设置有至少三个1T1R单元，每个1T1R单元包括一个NMOS 晶体管和一个忆阻器，所述忆阻器的底端电极与所述NMOS晶体管的漏极相连；

位于同一行的1T1R单元中的NMOS晶体管的源极连接到同一字线，位于 同一列的1T1R单元中的NMOS晶体管的栅极连接到同一栅线，位于同一列的1T1R单元中的忆阻器的顶端电极连接到同一位线；

位于同一列的任意三个1T1R单元形成列式逻辑电路结构，列式逻辑电路结 构用于逻辑运算并存储运算结果。

所述忆阻器的置位电压和复位电压分别为V_SET和V_RES，2|V_RES|<V_SET；所述忆 阻器可以呈高阻态R_H或低阻态R_L，R_H>R_L，高阻态R_H和低阻态R_L分别表示逻辑 0和1。忆阻器呈高阻态R_H时的电阻远大于呈低阻态R_L时的电阻。

所述列式逻辑电路结构包括三个1T1R单元，第一个1T1R单元设置有忆阻 器M_p和NMOS晶体管T_p，第二个1T1R单元设置有忆阻器M_q和NMOS晶体 管T_q，第三个1T1R单元设置有忆阻器M_s和NMOS晶体管T_s；忆阻器M_p和忆 阻器M_q的阻值状态分别表示逻辑输入p和q；所述忆阻器M_s的初始阻值状态 为低阻态R_L，并且所述忆阻器M_s经过逻辑运算之后的阻值状态表示逻辑输出s；

忆阻器M_p、忆阻器M_q和忆阻器M_s的顶端电极连接到同一位线BL，NMOS 晶体管T_p、NMOS晶体管T_q和NMOS晶体管T_s的栅极连接到同一栅线GL， NMOS晶体管T_p、NMOS晶体管T_q和NMOS晶体管T_s的源极分别连接到字线 WL_p、字线WL_q和字线WL_s。

忆阻器M_p和忆阻器M_q为输入忆阻器，其阻值状态表示逻辑输入信号。逻 辑输入p和q或者是1或者是0。忆阻器M_s为输出忆阻器，其阻值状态表示逻 辑输出信号。NMOS晶体管T_p的源极连接到其中的一条字线WL_p；NMOS晶体 管T_q的源极连接到其中的一条字线WL_q；NMOS晶体管T_s的源极连接到其中的 一条字线WL_s。

一种行式逻辑电路结构的操作方法，其关键在于：

在栅线GL_s上施加电压V_S，V_S大于NMOS晶体管的阈值电压，字线WL 和栅线GL_p、栅线GL_q接地，在位线BL_p、位线BL_q和位线BL_s上施加电压V_SET， 将忆阻器M_s初始化到低阻态R_L；

在栅线GL_p、栅线GL_q和栅线GL_s上施加电压V_S，字线WL悬空；

当位线BL_p和位线BL_q施加电压V_C1，而位线BL_s接地，进行NOR逻辑运 算；

当位线BL_p和位线BL_q施加电压V_C2，而位线BL_s接地，进行NAND逻辑 运算；

当位线BL_p施加电压V_C1，而位线BL_q和位线BL_s接地，进行IMP逻辑运 算；

当位线BL_q施加电压V_C1，而位线BL_p和位线BL_s接地，进行RIMP逻辑运 算；

当位线BL_p施加电压V_C1，位线BL_q悬空；而位线BL_s接地，进行NOT逻 辑运算；

当位线BL_q施加电压V_C1，位线BL_p悬空；而位线BL_s接地，进行NOT逻 辑运算；

当位线BL_q施加电压V_C1，而位线BL_p和位线BL_s接地，进行运算之后，再 在位线BL_p施加电压V_C1，而位线BL_q和位线BL_s接地，得到XNOR逻辑运算。

为了实现NAND逻辑运算，并且输入不变，操作电压V_C2应满足：

对于NOR，IMP，RIMP和NOT逻辑运算的操作电压V_C1应满足：

2|V_RES|＜V_C1＜min(3|V_RES|,V_SET) (8)。

一种列式逻辑电路结构的操作方法，其关键在于：

在栅线GL上施加电压V_S，V_S大于NMOS晶体管的阈值电压，字线WL_s接地，在位线BL、字线WL_p和字线WL_q上施加电压V_SET，将忆阻器M_s初始化 到低阻态R_L；

在栅线GL上施加电压V_S，位线BL悬空；

当字线WL_s施加电压V_C1，而字线WL_p和字线WL_q接地，进行NOR逻辑 运算；

当字线WL_s施加电压V_C2，而字线WL_p和字线WL_q接地，进行NAND逻辑 运算；

当字线WL_q和字线WL_s施加电压V_C1，而字线WL_p接地，进行IMP逻辑运 算；

当字线WL_p和字线WL_s施加电压V_C1，而字线WL_q接地，进行RIMP逻辑 运算；

当字线WL_s施加电压V_C1，字线WL_q悬空，而字线WL_p接地，进行NOT逻 辑运算；

当字线WL_s施加电压V_C1，字线WL_p悬空，而字线WL_q接地，进行NOT逻 辑运算；

当字线WL_p和字线WL_s施加电压V_C1，而字线WL_q接地，进行运算之后， 再在字线WL_q和字线WL_s施加电压V_C1，而字线WL_p接地，得到XNOR逻辑运 算。

一种n位行波进位加法器，其关键在于，采用所述的可重构状态逻辑操作 电路进行逻辑运算并存储运算结果。

n位行波进位加法器的加数a_na_n-1…a_i…a₂a₁存储在1T1R阵列的第1列忆阻 器中，n位行波进位加法器的被加数b_nb_n-1…b_i…b₂b₁存储在第2列忆阻器中， 1T1R阵列的第3列忆阻器用来存储n位行波进位加法器的输入进位 c_nc_n-1…c_i…c₂c₁；1T1R阵列的第8列忆阻器用来存储n位行波进位加法器的输 出进位c_n+1c_n…c_i…c₃c₂，1T1R阵列的第10列忆阻器用来存储n位行波进位加 法器的输出和s_ns_n-1…s_i…s₂s₁；n位行波进位加法器的输入和输出之间的逻辑函 数可表示为：

其中i＝1,2,3,…,n；

假设n位行波进位加法器的输入包括加数、被加数和最低位输入进位已预 加载在对应的忆阻器中，而其余忆阻器都初始化到了低阻态；首先并行计算

其次并行计算

然后串行计算

再串行计算

得到输出进位c_i+1，并将得到的输出进位c_i+1移位到加数a_i+1和被加数b_i+1所在的行上；重复串行计算和移位操作，直到得到所有输出进位并 移位；最后并行计算

得到输出和s_i。

显著效果:本发明提供了一种基于1T1R阵列的可重构状态逻辑操作电路及 方法，利用1T1R阵列进行可重构状态逻辑运算，实现布尔逻辑运算与数据存储 相融合；可以有效克服潜通路问题。

附图说明

图1是本发明提供的基于1T1R阵列可重构逻辑电路结构示意图；

图2是本发明提供的行式逻辑电路结构的等效电路示意图；

图3是本发明提供的列式逻辑电路结构的等效电路示意图；

图4是本发明提供的并行进行NOR逻辑运算示意图；

图5是本发明提供的基于1T1R阵列的n位行波进位加法器示意图；

图6是行式逻辑电路结构的操作方法流程图；

图7是列式逻辑电路结构的操作方法流程图。

具体实施方式

下面结合附图和具体实施例对本发明作进一步详细说明。

如图1-图7所示，本发明提供的基于1T1R阵列的可重构状态逻辑操作方法及 应用，通过控制NMOS晶体管的状态来选通忆阻器，可以有效克服潜通路问题； 提供了行式逻辑电路结构和列式逻辑电路结构两种基本逻辑结构；同一逻辑结 构可重构实现多种状态逻辑，提高计算单元算力，进而实现所有16种布尔逻辑 运算；并且逻辑输入的存储、逻辑运算过程和运算结果的存储都在1T1R阵列1 中进行，实现存储和计算的融合；利用基本布尔逻辑运算可以实现更复杂的逻 辑功能，比如n位行波进位加法器；此外，在1T1R阵列1中，能够并行进行本发 明提供的状态逻辑运算，减少逻辑操作步骤。

如图1所示，1T1R阵列1的每个交叉点包含一个1T1R单元，其中忆阻器 的底端电极与NMOS晶体管的漏极相连组成一个1T1R单元；位于同一行的 1T1R单元中的NMOS晶体管的源极连接到同一字线WL，位于同一列的1T1R 单元中的NMOS晶体管的栅极连接到同一栅线GL，位于同一列的1T1R单元中 的忆阻器顶端电极连接到同一位线BL；

工作原理：施加电压V_S到1T1R阵列1的栅线GL上控制晶体管的状态来 选通相应的忆阻器，施加不同的操作信号V_C1、V_C2、G或F到1T1R阵列1的 位线BL或字线WL上，使相同的逻辑电路拓扑结构实现不同的状态逻辑并存储 运算结果；其中G代表接地，F代表悬空。忆阻器的置位(SET)和复位(RESET) 电压分别为V_SET和V_RES，2|V_RES|<V_SET；忆阻器包括高阻态R_H和低阻态R_L， 分别表示逻辑0和1。

如图2和图3所示，逻辑电路结构包括三个1T1R单元，这三个1T1R单元 分别包括忆阻器M_p和NMOS晶体管T_p，忆阻器M_q和NMOS晶体管T_q，以及 忆阻器M_s和NMOS晶体管T_s；忆阻器M_p和忆阻器M_q的阻值状态分别表示逻 辑输入p和q，忆阻器M_s的初始阻值状态为R_L，并且忆阻器M_s经过逻辑操作 之后的阻值状态表示逻辑输出s。

逻辑电路结构包括行式逻辑电路结构11和列式逻辑电路结构12，其中行式 逻辑电路结构11由1T1R阵列1同一行的任意三个1T1R单元组成，如图1所 示，等效电路如图2所示；而列式逻辑电路结构12由1T1R阵列1同一列的任 意三个1T1R单元组成，如图1所示，等效电路如图3所示。

如图2所示，行式逻辑电路结构11中的忆阻器M_p，忆阻器M_q和忆阻器 M_s的顶端电极分别连接到不同的位线BL_p，位线BL_q和位线BL_s，晶体管T_p， 晶体管T_q和晶体管T_s的栅极分别连接到不同的栅线GL_p，栅线GL_q和栅线GL_s， 晶体管T_p，晶体管T_q和晶体管T_s的源极连接到同一字线WL。

一种行式逻辑电路结构11实现可重构状态逻辑运算的操作方法包括下述步 骤：

步骤1：在选择的栅线GL_s上施加电压V_S，字线WL和未选择的栅线GL_p、 栅线GL_q接地，在位线BL_p、位线BL_q和位线BL_s上施加电压V_SET，将忆阻器M_s初始化到低阻态R_L；

步骤2：在栅线GL_p、栅线GL_q和栅线GL_s上施加电压V_S，字线WL悬空， 在位线BL_p、位线BL_q和位线BL_s上施加操作信号V_C1、V_C2、G或F，进行逻辑 运算；G代表接地，F代表悬空。

NMOS晶体管T_p、NMOS晶体管T_q和NMOS晶体管T_s导通时，相当于忆 阻器M_p、忆阻器M_q和忆阻器M_s的底端电极连接到公共字线WL上，根据基尔 霍夫定律可得到：

其中V_BLP，V_BLQ和V_BLS分别表示位线BL_P、位线BL_q和位线BL_s上的电压， V_WL表示公共字线WL上的电压，R_MP，R_MQ和R_MS分别表示忆阻器M_p、忆阻器 M_q和忆阻器M_s的阻值。

将(1)式化简可以得到：

具体地，对于NOR逻辑运算，位线BL_p和位线BL_q施加电压V_C1，BL_s接 地，根据(2)式和NOR逻辑运算的不同输入，可得到以下三种情况：

①p＝q＝0(即R_MP＝R_MQ＝R_H)，此时

②p＝0和q＝1(即R_MP＝R_H和R_MQ＝R_L)或p＝1和q＝0(即R_MP＝R_L和R_MQ＝R_H)，此时

③p＝q＝1(即R_MP＝R_MQ＝R_L)，此时

表1是本发明提供的行式和列式逻辑结构实现各种状态逻辑施加的操作信 号序列、输入及输出关系表；表2是本发明提供的实现其余状态逻辑的操作序 列及输出表。

表1所示基于列式逻辑结构不同逻辑运算施加的操作信号序列；其余的布 尔逻辑可根据所述列式逻辑结构实现的逻辑运算组合实现，实现方法如表2所 示。表1中，→：箭头左边表示输出忆阻器的初始阻值状态，右边表示输出忆 阻器进行逻辑运算之后的阻值状态，逻辑输出由箭头左边的状态变为右边的状 态；-：表示逻辑输入0和1。表2中，←：箭头右边表示逻辑输入及逻辑运算， 左边表示逻辑输出，并且逻辑运算结果直接存储在输出器件。

表1

表2

根据表1所示的NOR输入和输出关系可知，只有输入为‘00’时，输出忆 阻器保持在低阻态，而其他三种输入情况，输出忆阻器由低阻态变为高阻态。 于是，可得到

进一步可得到

为了逻辑 运算过程中，不改变输入忆阻器的阻值状态，操作电压V_C1＜V_SET；因而，为了 实现NOR逻辑运算，并且输入不变，操作电压V_C1应满足：

对于NAND逻辑运算，位线BL_p和位线BL_q施加电压V_C2，位线BL_s接地， 参照NOR逻辑运算的计算方式，可得到：

①p＝q＝0，此时

②p＝0，q＝1或p＝1，q＝0，此时

③p＝q＝1，此时

根据表1所示的NAND输入和输出关系可知，只有输入为‘11’时，输出 忆阻器由低阻态变为高阻态，而其他三种输入情况，输出忆阻器保持在低阻态， 于是，为了实现NAND逻辑运算，并且输入不变，操作电压V_C2应满足：

对于IMP逻辑运算，位线BL_p施加电压V_C1，位线BL_q和位线BL_s接地， 此时，对于输入为‘00’，‘01’，‘10’和‘11’四种情况，电压V_WL分别为

和

根据表1所示的IMP输入和输出关系可知，只有输入为‘10’时，输出忆 阻器由低阻态变为高阻态，而其他三种输入情况，输出忆阻器保持在低阻态， 于是，为了实现IMP逻辑运算，并且输入不变，操作电压V_C1应满足：

2|V_RES|＜V_C1＜3|V_RES| (5)；

对于RIMP逻辑运算，位线BL_q施加电压V_C1，而位线BL_p和位线BL_s接地， 此时，对于输入为‘00’，‘01’，‘10’和‘11’四种情况，电压V_WL分别为

和

根据表1所示的RIMP输入和输出关系可知，只有输入为‘01’时，输出 忆阻器由低阻态变为高阻态，而其他三种输入情况，输出忆阻器保持在低阻态， 于是，为了实现RIMP逻辑运算，并且输入不变，操作电压V_C1应满足：

2|V_RES|＜V_C1＜3|V_RES| (6)；

对于NOT逻辑运算，位线BL_p施加电压V_C1，位线BL_q悬空，位线BL_s接 地；或者位线BL_q施加电压V_C1，位线BL_p悬空，位线BL_s接地；对于输入为‘0’ 和‘1’两种情况，电压V_WL分别为

和

由于位线BL_q(位线BL_p)悬 空，相当于NOT逻辑运算仅需两个1T1R单元，其中一个忆阻器作为输入忆阻 器，另一个忆阻器作为输出忆阻器。

根据表1所示的NOT输入和输出关系可知，只有输入为‘1’时，输出忆 阻器由低阻态变为高阻态，而输入为‘0’时，输出忆阻器保持在低阻态，于是， 为了实现NOT逻辑运算，并且输入不变，操作电压V_C1应满足：

根据(3)、(5)、(6)和(7)式，对于NOR，IMP，RIMP和NOT逻辑运 算的操作电压V_C1应满足：

2|V_RES|＜V_C1＜min(3|V_RES|,V_SET) (8)；

对于XNOR逻辑运算，第一步位线BL_q施加电压V_C1，位线BL_p和位线BL_s接地，进行RIMP逻辑运算，对于输入‘00’，‘01’，‘10’和‘11’，输出分别 为‘1’，‘0’，‘1’和‘1’；然后，在上一步的操作结果基础上，第二步位线BL_p施加电压V_C1，位线BL_q和位线BL_s接地，此时，对于输入‘00’，‘01’，‘10’ 和‘11’四种情况，电压V_WL分别为

和

于是，根据 (8)式可得到仅有输入为‘10’时，输出忆阻器将会从低阻态变为高阻态，而 其他三种情况保持当前阻值状态不变，因而，经过所述的这两步逻辑操作，对 于输入‘00’，‘01’，‘10’和‘11’，最后得到的输出分别为‘1’，‘0’，‘0’ 和‘1’，实现XNOR逻辑运算。

基于图2所示的行式逻辑电路结构，可重构实现NOR、NAND、IMP、RIMP、 XNOR和NOT逻辑运算；对于不同逻辑运算，表1所示了操作信号的序列。 对于NOR、IMP、RIMP、NOT和XNOR逻辑运算，使用相同的操作电压V_C1， 能够减少逻辑运算操作电压的种类，降低整体电路的复杂度。

其余的状态布尔逻辑运算可根据所述的行式逻辑电路结构实现的逻辑运算 组合实现，如表2所示，如通过XNOR逻辑运算和NOT逻辑运算组合实现XOR 逻辑运算，即先进行XNOR逻辑运算，然后XNOR运算结果作为NOT逻辑输 入，进行NOT逻辑运算，得到XOR逻辑运算。

如图3所示，列式逻辑电路结构中的忆阻器M_p、忆阻器M_q和忆阻器M_s的顶端电极连接到同一位线BL，NMOS晶体管T_p、NMOS晶体管T_q和NMOS 晶体管T_s的栅极连接到同一栅线GL，NMOS晶体管T_p、NMOS晶体管T_q和 NMOS晶体管T_s的源极分别连接到字线WL_p、字线WL_q和字线WL_s。

参照所述行式逻辑电路结构的方式，一种列式逻辑电路结构实现可重构状 态逻辑运算的操作方法包括下述步骤：

步骤1：在栅线GL上施加电压V_S，字线WL_s接地，在位线BL，字线WL_p和字线WL_q上施加电压V_SET，将忆阻器M_s初始化到低阻态R_L；

步骤2：在栅线GL上施加电压V_S，位线BL悬空，在字线WL_p、字线WL_q和字线WL_s上施加操作信号V_C1、V_C2、G或F，进行逻辑运算，为了实现不同 逻辑运算，施加在字线上的操作信号具体情况如下：

对于NOR逻辑运算，字线WL_s施加电压V_C1，字线WL_p和字线WL_q接地；

对于NAND逻辑运算，字线WL_s施加电压V_C2，字线WL_p和字线WL_q接地；

对于IMP逻辑运算，字线WL_q和字线WL_s施加电压V_C1，字线WL_p接地；

对于RIMP逻辑运算，字线WL_p和字线WL_s施加电压V_C1，字线WL_q接地；

对于NOT逻辑运算，字线WL_s施加电压V_C1，字线WL_q悬空，字线WL_p接地；或者字线WL_s施加电压V_C1，字线WL_p悬空，字线WL_q接地；

对于XNOR逻辑运算，字线WL_p和字线WL_s施加电压V_C1，而字线WL_q接地，进行运算之后，再在字线WL_q和字线WL_s施加电压V_C1，字线WL_p接地。

为了提高运算效率，基于所述行式逻辑电路结构11，在1T1R阵列1中能 进行并行运算，即同时进行多个同种逻辑运算，其中多个行式逻辑电路结构11 需在1T1R阵列1的不同行对齐，如图4所示，比如，在1T1R阵列1中同时进 行多个NOR逻辑运算时，在选择的栅线GL上施加电压V_S，未选择的栅线GL 接地，输入忆阻器所在列的位线BL上施加电压V_C1，输出忆阻器所在列的位线 BL上接地，其余的位线BL悬空，进行逻辑运算的行的字线WL悬空，而其余 字线WL施加电压V_Z(0<V_Z<|V_RES|)隔离该行，使其忆阻器不参与运算；除 了并行运算，所述逻辑结构简单，易于级联，在实现复杂逻辑功能方面具有高 效的应用前景，为了清楚理解所述逻辑方法的应用，下面介绍一种基于1T1R阵 列1的n位行波进位加法器的实现。

如图5所示，n位行波进位加法器的加数a_na_n-1…a₂a₁存储在阵列的第1列 忆阻器中，n位行波进位加法器的被加数b_nb_n-1…b₂b₁存储在第2列忆阻器中， 阵列的第3列忆阻器用来存储n位行波进位加法器的输入进位c_nc_n-1…c₂c₁(假 设最低位输入进位c₁＝0)；阵列的第8列忆阻器用来存储n位行波进位加法器 的输出进位c_n+1c_n…c₃c₂，阵列的第10列忆阻器用来存储n位行波进位加法器 的输出和s_ns_n-1…s₂s₁。n位行波进位加法器的输入和输出之间的逻辑函数可表 示为：

其中i＝1,2,3,…,n。

假设n位行波进位加法器的输入包括加数、被加数和最低位输入进位已预 加载在对应的忆阻器中，而其余忆阻器都初始化到了低阻态。

为了减少逻辑操作步骤，如表3所示；

表3是本发明提供的实现n位行波进位加法器操作步骤表；

表3

首先并行计算

其次并行计算

然后串行计算

再串 行计算

得到输出进位c_i+1，并将得到的输出进位c_i+1移位到加 数a_i+1和被加数b_i+1所在的行上；重复串行计算和移位操作，直到得到所有输出 进位并移位；最后并行计算

得到输出和s_i。具体操作步骤如下：

步骤1：基于所述行式逻辑电路结构实现的XNOR逻辑运算，根据表3所 示，选通1T1R阵列1中第1列、第2列和第4列的忆阻器，利用第1列、第2 列和第4列的1T1R单元并行进行RIMP逻辑运算；

步骤2：基于所述上一步操作结果，选通1T1R阵列1中第1列、第2列和 第4列的忆阻器，利用第1列、第2列和第4列的1T1R单元并行完成XNOR 逻辑运算，运算结果

直接存储在第4列忆阻器中；

步骤3：基于所述行式NOT逻辑运算，对所述上一步运算结果进行NOT 逻辑运算，选通1T1R阵列1中第4列和第5列的忆阻器，利用第4列和第5列 的1T1R单元并行完成NOT逻辑运算，运算结果

直接存储在第5列忆阻 器中；

步骤4：基于所述行式NAND逻辑运算，对1T1R阵列1的第1列和第2 列的数据进行NAND逻辑运算，选通阵列中第1列、第2列和第6列的忆阻器， 利用第1列、第2列和第6列的1T1R单元并行进行NAND逻辑运算，运算结 果

直接存储在第6列忆阻器中；

步骤5：基于所述行式NAND逻辑运算，对

和c_i进行NAND逻辑 运算，选通1T1R阵列(1)中第3列、第5列和第7列的忆阻器，仅利用第i 行第3列、第i行第5列和第i行第7列的1T1R单元进行NAND逻辑运算，运 算结果

直接存储在第i行第7列的忆阻器中；

步骤6：基于所述行式NAND逻辑运算，对

和

进行NAND 逻辑运算，选通1T1R阵列(1)中第6列、第7列和第8列的忆阻器，仅利用 第i行第6列、第i行第7列和第i行第8列的1T1R单元进行NAND逻辑运算， 运算结果

即c_i+1直接存储在第i行第8列的忆阻器中；

步骤7：基于所述列式NOT逻辑运算，对c_i+1进行NOT逻辑运算，选通1T1R 阵列(1)中第8列的忆阻器，利用第i行第8列和第i+1行第8列的1T1R单元 进行NOT逻辑运算，运算结果

直接存储在第i+1行第8列的忆阻器中；

步骤8：基于所述行式NOT逻辑运算，对

进行NOT逻辑运算，选通1T1R 阵列1中第3列和第8列的忆阻器，仅利用第i+1行第8列和第i+1行第3列的 1T1R单元进行NOT逻辑运算，运算结果c_i+1直接存储在第i+1行第3列的忆阻 器中；

步骤9：选通1T1R阵列1的第8列的忆阻器，对第i+1行第8列的忆阻器 进行SET操作，将忆阻器设置为低阻态；

步骤10：基于所述行式XNOR逻辑运算，选通1T1R阵列1中第3列、第 5列和第9列的忆阻器，利用第3列、第5列和第9列的1T1R单元并行进行RIMP逻辑运算；

步骤11：基于所述上一步操作结果，选通1T1R阵列1中第3列、第5列 和第9列的忆阻器，利用第3列、第5列和第9列的1T1R单元并行完成XNOR 逻辑运算，运算结果

直接存储在第9列忆阻器中；

步骤12：基于所述行式NOT逻辑运算，对所述上一步XNOR运算结果进 行NOT逻辑运算，选通1T1R阵列1中第9列和第10列的忆阻器，利用第9 列和第10列的1T1R单元并行完成NOT逻辑运算，运算结果

即s_i直 接存储在第10列忆阻器中。

其中步骤5和6从i＝1至i＝n重复操作n遍，依次计算得到输出进位c₂， c₃，…c_n，c_n+1；由于第n位加数、被加数和输入进位得到的输出进位c_n+1无需 移位，步骤7、8和9从i＝1至i＝n-1重复操作n-1遍。于是，实现提供的n 位行波进位加法器总共需要4+2n+3(n-1)+3＝5n+4步，这比现有的基于忆阻器的 加法器实现步骤数少。

综上所述，本发明基于1T1R阵列1，提供了行式逻辑电路结构和列式逻辑电 路结构的逻辑电路结构，同一电路结构可重构实现多种逻辑运算，提高电路的 灵活度；逻辑输入和输出都由忆阻器的阻值状态表示，无需额外的信号转换电 路，提高运算速度和减少电路功耗，并且易于逻辑电路级联，实现复杂的逻辑 功能；逻辑运算过程和逻辑输入、输出的存储都是在1T1R阵列1中进行的，实现 了存储和计算的融合。

最后，需要注意的是：以上列举的仅是本发明的具体实施例子，当然本领 域的技术人员可以对本发明进行改动和变型，倘若这些修改和变型属于本发明 权利要求及其等同技术的范围之内，均应认为是本发明的保护范围。

Claims (10)

1.一种基于1T1R阵列(1)的可重构状态逻辑操作电路，其特征在于，包括1T1R阵列(1)，1T1R阵列(1)设置有至少三个1T1R单元，每个1T1R单元包括一个NMOS晶体管和一个忆阻器，所述忆阻器的底端电极与所述NMOS晶体管的漏极相连；

位于同一行的1T1R单元中的NMOS晶体管的源极连接到同一字线，位于同一列的1T1R单元中的NMOS晶体管的栅极连接到同一栅线，位于同一列的1T1R单元中的忆阻器的顶端电极连接到同一位线；

同一行的任意三个1T1R单元形成行式逻辑电路结构(11)，行式逻辑电路结构(11)用于逻辑运算并存储运算结果。

2.根据权利要求1所述的基于1T1R阵列(1)的可重构状态逻辑操作电路，其特征在于：所述忆阻器的置位电压和复位电压分别为V_SET和V_RES，2|V_RES|<V_SET；所述忆阻器呈高阻态R_H或低阻态R_L，R_H>R_L，高阻态R_H和低阻态R_L分别表示逻辑0和1。

3.根据权利要求1所述的基于1T1R阵列(1)的可重构状态逻辑操作电路，所述行式逻辑电路结构(11)包括三个1T1R单元，第一个1T1R单元设置有忆阻器M_p和NMOS晶体管T_p，第二个1T1R单元设置有忆阻器M_q和NMOS晶体管T_q，第三个1T1R单元设置有忆阻器M_s和NMOS晶体管T_s；忆阻器M_p和忆阻器M_q的阻值状态分别表示逻辑输入p和q；所述忆阻器M_s的初始阻值状态为低阻态R_L，并且所述忆阻器M_s经过逻辑运算之后的阻值状态表示逻辑输出s；

忆阻器M_p、忆阻器M_q和忆阻器M_s的顶端电极分别连接到位线BL_p、位线BL_q和位线BL_s，NMOS晶体管T_p、NMOS晶体管T_q和NMOS晶体管T_s的栅极分别连接到栅线GL_p、栅线GL_q和栅线GL_s，NMOS晶体管T_p、NMOS晶体管T_q和NMOS晶体管T_s的源极连接到同一字线WL。

4.一种基于1T1R阵列(1)的可重构状态逻辑操作电路，其特征在于，包括1T1R阵列(1)，1T1R阵列(1)设置有至少三个1T1R单元，每个1T1R单元包括一个NMOS晶体管和一个忆阻器，所述忆阻器的底端电极与所述NMOS晶体管的漏极相连；

位于同一行的1T1R单元中的NMOS晶体管的源极连接到同一字线，位于同一列的1T1R单元中的NMOS晶体管的栅极连接到同一栅线，位于同一列的1T1R单元中的忆阻器的顶端电极连接到同一位线；

位于同一列的任意三个1T1R单元形成列式逻辑电路结构(12)，列式逻辑电路结构(12)用于逻辑运算并存储运算结果。

5.根据权利要求4所述的基于1T1R阵列(1)的可重构状态逻辑操作电路，其特征在于：所述忆阻器的置位电压和复位电压分别为V_SET和V_RES，2|V_RES|<V_SET；所述忆阻器呈高阻态R_H或低阻态R_L，R_H>R_L，高阻态R_H和低阻态R_L分别表示逻辑0和1。

6.根据权利要求4所述的基于1T1R阵列(1)的可重构状态逻辑操作电路，所述列式逻辑电路结构(12)包括三个1T1R单元，第一个1T1R单元设置有忆阻器M_p和NMOS晶体管T_p，第二个1T1R单元设置有忆阻器M_q和NMOS晶体管T_q，第三个1T1R单元设置有忆阻器M_s和NMOS晶体管T_s；忆阻器M_p和忆阻器M_q的阻值状态分别表示逻辑输入p和q；所述忆阻器M_s的初始阻值状态为低阻态R_L，并且所述忆阻器M_s经过逻辑运算之后的阻值状态表示逻辑输出s；

忆阻器M_p、忆阻器M_q和忆阻器M_s的顶端电极连接到同一位线BL，NMOS晶体管T_p、NMOS晶体管T_q和NMOS晶体管T_s的栅极连接到同一栅线GL，NMOS晶体管T_p、NMOS晶体管T_q和NMOS晶体管T_s的源极分别连接到字线WL_p、字线WL_q和字线WL_s。

7.根据权利要求3所述的可重构状态逻辑操作电路的操作方法，其特征在于：

在栅线GL_s上施加电压V_S，V_S大于NMOS晶体管的阈值电压，字线WL和栅线GL_p、栅线GL_q接地，在位线BL_p、位线BL_q和位线BL_s上施加电压V_SET，将忆阻器M_s初始化到低阻态R_L；

在栅线GL_p、栅线GL_q和栅线GL_s上施加电压V_S，字线WL悬空；

当位线BL_p和位线BL_q施加电压V_C1，而位线BL_s接地，进行NOR逻辑运算；

当位线BL_p和位线BL_q施加电压V_C2，而位线BL_s接地，进行NAND逻辑运算；

当位线BL_p施加电压V_C1，而位线BL_q和位线BL_s接地，进行IMP逻辑运算；

当位线BL_q施加电压V_C1，而位线BL_p和位线BL_s接地，进行RIMP逻辑运算；

当位线BL_p施加电压V_C1，位线BL_q悬空，而位线BL_s接地，进行NOT逻辑运算；

当位线BL_q施加电压V_C1，位线BL_p悬空，而位线BL_s接地，进行NOT逻辑运算；

当位线BL_q施加电压V_C1，而位线BL_p和位线BL_s接地，进行运算之后，再在位线BL_p施加电压V_C1，而位线BL_q和位线BL_s接地，得到XNOR逻辑运算。

8.根据权利要求6所述的可重构状态逻辑操作电路的操作方法，其特征在于：

在栅线GL上施加电压V_S，V_S大于NMOS晶体管的阈值电压，字线WL_s接地，在位线BL、字线WL_p和字线WL_q上施加电压V_SET，将忆阻器M_s初始化到低阻态R_L；

在栅线GL上施加电压V_S，位线BL悬空；

当字线WL_s施加电压V_C1，而字线WL_p和字线WL_q接地，进行NOR逻辑运算；

当字线WL_s施加电压V_C2，而字线WL_p和字线WL_q接地，进行NAND逻辑运算；

当字线WL_q和字线WL_s施加电压V_C1，而字线WL_p接地，进行IMP逻辑运算；

当字线WL_p和字线WL_s施加电压V_C1，而字线WL_q接地，进行RIMP逻辑运算；

当字线WL_s施加电压V_C1，字线WL_q悬空，而字线WL_p接地，进行NOT逻辑运算；

当字线WL_s施加电压V_C1，字线WL_p悬空，而字线WL_q接地，进行NOT逻辑运算；

当字线WL_p和字线WL_s施加电压V_C1，而字线WL_q接地，进行运算之后，再在字线WL_q和字线WL_s施加电压V_C1，而字线WL_p接地，得到XNOR逻辑运算。

9.一种n位行波进位加法器，其特征在于，包含权利要求1或4所述的可重构状态逻辑操作电路，并采用所述可重构状态逻辑操作电路进行逻辑运算并存储运算结果。

10.根据权利要求9所述的n位行波进位加法器，其特征在于，n位行波进位加法器的加数a_na_n-1…a_i…a₂a₁存储在1T1R阵列(1)的第1列忆阻器中，n位行波进位加法器的被加数b_nb_n-1…b_i…b₂b₁存储在第2列忆阻器中，1T1R阵列(1)的第3列忆阻器用来存储n位行波进位加法器的输入进位c_nc_n-1…c_i…c₂c₁；1T1R阵列(1)的第8列忆阻器用来存储n位行波进位加法器的输出进位c_n+1c_n…c_i…c₃c₂，1T1R阵列(1)的第10列忆阻器用来存储n位行波进位加法器的输出和s_ns_n-1…s_i…s₂s₁；n位行波进位加法器的输入和输出之间的逻辑函数可表示为：

其中i＝1,2,3,…,n；

假设n位行波进位加法器的输入包括加数、被加数和最低位输入进位已预加载在对应的忆阻器中，而其余忆阻器都初始化到了低阻态；首先并行计算

其次并行计算

然后串行计算

再串行计算

得到输出进位c_i+1，并将得到的输出进位c_i+1移位到加数a_i+1和被加数b_i+1所在的行上；重复串行计算和移位操作，直到得到所有输出进位并移位；最后并行计算

得到输出和s_i。

Images