JP3447929B2 - ダイナミック型半導体記憶装置 - Google Patents
ダイナミック型半導体記憶装置Info
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- JP3447929B2 JP3447929B2 JP27119197A JP27119197A JP3447929B2 JP 3447929 B2 JP3447929 B2 JP 3447929B2 JP 27119197 A JP27119197 A JP 27119197A JP 27119197 A JP27119197 A JP 27119197A JP 3447929 B2 JP3447929 B2 JP 3447929B2
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- bit line
- sense amplifier
- potentials
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
- G11C11/565—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using capacitive charge storage elements
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
Description
【０００１】
【発明の属する技術分野】この発明は、ＤＲＡＭセル１
個に複数ビットを記憶させる多値のダイナミック型半導
体記憶装置に係り、特に高速で微小な多値データの読み
出しが正確に行えるようにした半導体記憶装置に関す
る。
個に複数ビットを記憶させる多値のダイナミック型半導
体記憶装置に係り、特に高速で微小な多値データの読み
出しが正確に行えるようにした半導体記憶装置に関す
る。
【０００２】
【従来の技術】ＤＲＡＭはこれまでいくつかの技術的な
ブレークスルーによって、３年で４倍の集積度の向上を
続けてきた。しかしながら、今後はプロセス技術が複雑
になり、従来の開発のペースを維持することが困難にな
ると思われる。また、技術的なブレークスルーによって
集積度の向上がなされたとしても、設備投資や工程数、
及びテスト時間の増大などによってコストの上昇が大き
くなり、経済的な破掟を来すことが予想される。
ブレークスルーによって、３年で４倍の集積度の向上を
続けてきた。しかしながら、今後はプロセス技術が複雑
になり、従来の開発のペースを維持することが困難にな
ると思われる。また、技術的なブレークスルーによって
集積度の向上がなされたとしても、設備投資や工程数、
及びテスト時間の増大などによってコストの上昇が大き
くなり、経済的な破掟を来すことが予想される。
【０００３】近年、このような問題を解決する１つのア
プローチとして、テスト時間の短縮を意識したテストモ
ードや、メモリセルを直列に接続した構造を採用するこ
とでメモリセルとビット線との接続を図るコンタクト部
の数を減少させ、チップ面積を従来の約６０％まで縮小
できるＮＡＮＤ型ＤＲＡＭが開発されている（特開平４
−１４７４９０号、特開平６−２０３５５２号）。
プローチとして、テスト時間の短縮を意識したテストモ
ードや、メモリセルを直列に接続した構造を採用するこ
とでメモリセルとビット線との接続を図るコンタクト部
の数を減少させ、チップ面積を従来の約６０％まで縮小
できるＮＡＮＤ型ＤＲＡＭが開発されている（特開平４
−１４７４９０号、特開平６−２０３５５２号）。
【０００４】しかしながら、このＮＡＮＤ型ＤＲＡＭで
は、データをランダムにアクセスすることができないと
いう欠点があった。また、この構造であっても５０％以
上のチップシュリンクを行うことは難しいという問題が
ある。
は、データをランダムにアクセスすることができないと
いう欠点があった。また、この構造であっても５０％以
上のチップシュリンクを行うことは難しいという問題が
ある。
【０００５】この問題に対する解決策として、１セルに
複数ビットをストアさせる多値メモリが提案されてい
る。多値メモリは、主としてＣＣＤメモリ、ＤＲＡＭ、
Ｅ2 ＰＲＯＭの３分野で提案が行われていた。
複数ビットをストアさせる多値メモリが提案されてい
る。多値メモリは、主としてＣＣＤメモリ、ＤＲＡＭ、
Ｅ2 ＰＲＯＭの３分野で提案が行われていた。
【０００６】このうち、ＣＣＤメモリは１９７０年代に
は活発に提案が行われていたが、消費電力が多いことと
データをシリアルにしかアクセスできないという問題に
より、現在では検討されていない。
は活発に提案が行われていたが、消費電力が多いことと
データをシリアルにしかアクセスできないという問題に
より、現在では検討されていない。
【０００７】Ｅ2 ＰＲＯＭでは近年、研究活動が活発化
し、いくつか学会発表も行われている（ISSCC95 TA7.7
"A Multilevel Cell 32Mb Flash Memory" 、ISSCC96 T
P2.1"A 3.3V 128Mb Multi-level NAND FLASH Memory fo
r Mass Storage Applications"）。
し、いくつか学会発表も行われている（ISSCC95 TA7.7
"A Multilevel Cell 32Mb Flash Memory" 、ISSCC96 T
P2.1"A 3.3V 128Mb Multi-level NAND FLASH Memory fo
r Mass Storage Applications"）。
【０００８】また、多値ＤＲＡＭ技術に関しては数多く
の提案がなされてきているが、１トランジスタ−１キャ
パシタ型のセル構造を採用したものは、大きく分けて次
の２つの方式に大別される。
の提案がなされてきているが、１トランジスタ−１キャ
パシタ型のセル構造を採用したものは、大きく分けて次
の２つの方式に大別される。
【０００９】一つ目は高速性を犠牲にして特に高集積化
を目指したものであり、特開昭６０−１３３９８号、特
開昭６０−１３６０８８号、特開昭６２−４０６９１
号、特開昭６２−９５７９０６号、特開昭６２−２０４
４９６号等の各公報に記載されているものが知られてい
る。これはメモリセルキャパシタに多値データ（ｎ値）
をストアした後、セルトランジスタのゲート電位を階段
状に上げていき、どのタイミングで読み出されたかをも
って多値データの読み出しとするものである。より具体
的には、２値情報を蓄える一時記憶レジスタをｎ個設
け、セルからビット線に読み出されたタイミングとレジ
スタの位置を対応させ、多値データを２値に変換してチ
ップ外部に出力すると共に、このレジスタに２値データ
として記憶しておく。
を目指したものであり、特開昭６０−１３３９８号、特
開昭６０−１３６０８８号、特開昭６２−４０６９１
号、特開昭６２−９５７９０６号、特開昭６２−２０４
４９６号等の各公報に記載されているものが知られてい
る。これはメモリセルキャパシタに多値データ（ｎ値）
をストアした後、セルトランジスタのゲート電位を階段
状に上げていき、どのタイミングで読み出されたかをも
って多値データの読み出しとするものである。より具体
的には、２値情報を蓄える一時記憶レジスタをｎ個設
け、セルからビット線に読み出されたタイミングとレジ
スタの位置を対応させ、多値データを２値に変換してチ
ップ外部に出力すると共に、このレジスタに２値データ
として記憶しておく。
【００１０】再書き込みについては、セルトランジスタ
のゲート電位を階段状に下げていき、読み出したときと
同じ電位となった時点で、一時記憶レジスタからメモリ
セルに書き込む。
のゲート電位を階段状に下げていき、読み出したときと
同じ電位となった時点で、一時記憶レジスタからメモリ
セルに書き込む。
【００１１】チップ外部からのデータ書き込みについて
は、まず書き込もうとするデータを一時記憶レジスタに
２値の形で記憶させ、次に再書き込みの場合と同じ要領
でセルに多値データとして書き込む。
は、まず書き込もうとするデータを一時記憶レジスタに
２値の形で記憶させ、次に再書き込みの場合と同じ要領
でセルに多値データとして書き込む。
【００１２】この方式ではセンスアンプは１つでよいの
で高集積化という点では非常に有利である。しかし、読
み出し時と書き込み時の両方でワード線の電位を階段状
に上げ下げしなければならず、高速化という点では不利
である。例えば、文献「IEEEJSSCC vol23, No.1, Feb 1
988 "An Experimental Large-Capacity Semiconductor
File Memory Using 16-levels 1Cell Storage" 」によ
れば、読み出しに約１４０μsec.もかかっている。
で高集積化という点では非常に有利である。しかし、読
み出し時と書き込み時の両方でワード線の電位を階段状
に上げ下げしなければならず、高速化という点では不利
である。例えば、文献「IEEEJSSCC vol23, No.1, Feb 1
988 "An Experimental Large-Capacity Semiconductor
File Memory Using 16-levels 1Cell Storage" 」によ
れば、読み出しに約１４０μsec.もかかっている。
【００１３】また、センスアンプが１つでよいので、例
えば文献「IEEE JSSCC vol.sc-11No.5, Oct 1976 "High
Sensitivity Charge-Transfer Sense Amplifier" 」
や、「ISSCC79 WAM1.5 "Cross-Coupled Charge Transfe
r Sense Amplifier"」等に記載されている電荷転送型デ
バイスを使用することができ、高速化には不利である
が、微小な多値データの読み出しには有利である。以
下、この方式を「ワード線を階段状に上昇させる方式」
と称する。
えば文献「IEEE JSSCC vol.sc-11No.5, Oct 1976 "High
Sensitivity Charge-Transfer Sense Amplifier" 」
や、「ISSCC79 WAM1.5 "Cross-Coupled Charge Transfe
r Sense Amplifier"」等に記載されている電荷転送型デ
バイスを使用することができ、高速化には不利である
が、微小な多値データの読み出しには有利である。以
下、この方式を「ワード線を階段状に上昇させる方式」
と称する。
【００１４】２つ目は、セルに多値電荷を蓄積した後、
セルトランジスタのゲート電極の電位を一度に上昇させ
てデータを読み出すものである。また、参照電位とセン
スアンプを複数用意しておき、複数のセンスアンプで順
次または一度に比較増幅する。この方式として、例え
ば、特開昭６０−２３９９９４号、特開昭６１−１１７
７９５号、特開平３−１７８８８号、特開平３−２０７
０９４号、特開平３−１１６４９４号、特開平１−１９
６７９１号、特開昭６３−１９５８９７号、特開昭６３
−１９５８９６号、特開平１−１９２０８３号、特開昭
６３−１４４９９０号等の各公報や、「IEEE JSSCC vo
l.24 No.2, April 1989 "An Experimental2-bit/Cell S
ttorage DRAM for Macrocell or Memory-on-Logic Appl
ication"」や、「ISSCC79 WAM1.5 "Cross-Coupled Char
ge Transfer Sense Amplifier"」等の文献に記載されて
いるものが知られている。
セルトランジスタのゲート電極の電位を一度に上昇させ
てデータを読み出すものである。また、参照電位とセン
スアンプを複数用意しておき、複数のセンスアンプで順
次または一度に比較増幅する。この方式として、例え
ば、特開昭６０−２３９９９４号、特開昭６１−１１７
７９５号、特開平３−１７８８８号、特開平３−２０７
０９４号、特開平３−１１６４９４号、特開平１−１９
６７９１号、特開昭６３−１９５８９７号、特開昭６３
−１９５８９６号、特開平１−１９２０８３号、特開昭
６３−１４４９９０号等の各公報や、「IEEE JSSCC vo
l.24 No.2, April 1989 "An Experimental2-bit/Cell S
ttorage DRAM for Macrocell or Memory-on-Logic Appl
ication"」や、「ISSCC79 WAM1.5 "Cross-Coupled Char
ge Transfer Sense Amplifier"」等の文献に記載されて
いるものが知られている。
【００１５】この２つ目の方式の多値ＤＲＡＭにおい
て、データの書き込みは、ビット線を複数本に分割し、
選択的に電源電圧にプリチャージした後、全てのビット
線を接続し、容量分割によって多値データを作り、メモ
リセルにこれを書き込む。この方式ではセンスアンプを
複数用意しておく必要があるので高集積化には不利であ
るが、読み出しと書き込みとをそれぞれ一斉に行うこと
ができるので高速化には有利である。また、センスアン
プをビット線の途中に分散して配置する必要があるの
で、先の電荷転送型デバイスを使用することができず、
この点で微小な多値電位の検出には不利である。以下、
この方式を「ワード線を一度に上昇させる方式」と称す
る。
て、データの書き込みは、ビット線を複数本に分割し、
選択的に電源電圧にプリチャージした後、全てのビット
線を接続し、容量分割によって多値データを作り、メモ
リセルにこれを書き込む。この方式ではセンスアンプを
複数用意しておく必要があるので高集積化には不利であ
るが、読み出しと書き込みとをそれぞれ一斉に行うこと
ができるので高速化には有利である。また、センスアン
プをビット線の途中に分散して配置する必要があるの
で、先の電荷転送型デバイスを使用することができず、
この点で微小な多値電位の検出には不利である。以下、
この方式を「ワード線を一度に上昇させる方式」と称す
る。
【００１６】
【発明が解決しようとする課題】このように、従来の、
ワード線を階段状に上昇させる方式と、ワード線を一度
に上昇させる方式の多値ＤＲＡＭでは、高速性と微小な
多値データの読み出しを行うことができるという両方の
利点を兼ね備えることができないという問題がある。
ワード線を階段状に上昇させる方式と、ワード線を一度
に上昇させる方式の多値ＤＲＡＭでは、高速性と微小な
多値データの読み出しを行うことができるという両方の
利点を兼ね備えることができないという問題がある。
【００１７】この発明は上記のような事情を考慮してな
されたものであり、その目的は、基本的にはワード線を
一度に上昇させる方式を採用することによって高速性を
保ちながら、電荷転送型デバイスを使用することによっ
て微小な多値データの読み出しを行うことができるダイ
ナミック型半導体記憶装置を提供することにある。
されたものであり、その目的は、基本的にはワード線を
一度に上昇させる方式を採用することによって高速性を
保ちながら、電荷転送型デバイスを使用することによっ
て微小な多値データの読み出しを行うことができるダイ
ナミック型半導体記憶装置を提供することにある。
【００１８】
【００１９】
【課題を解決するための手段】この発明のダイナミック
型半導体記憶装置は、それぞれｎ値の情報をｎ値の異な
る電位として記憶し、かつこの記憶された電位を多値信
号電荷としてビット線に読み出すメモリセルを有するメ
モリセル領域と、上記ビット線に読み出された多値信号
電荷をそれぞれ値が異なる複数の参照電位とそれぞれ比
較増幅する（ｎ−１）個のセンスアンプ、これらセンス
アンプの全てを上記ビット線に接続した後に、ビット線
から切り離しかつ個々に分離させる制御を行う複数のス
イッチからなる第１スイッチ回路、上記メモリセルへの
再書き込みのためにそれぞれ異なるｎ個の再書き込み用
電位を発生する電位発生回路及び上記ｎ個の再書き込み
用電位を前記（ｎ−１）個のセンスアンプの比較増幅結
果に基づいて１本の信号線に選択的に供給する複数のス
イッチからなる第２スイッチ回路を有するセンスアンプ
領域と、上記ビット線と上記センスアンプ領域との間に
接続された電位増幅器と、上記１本の信号線と上記ビッ
ト線との間に接続された第３スイッチ回路とを具備した
ことを特徴とする。
型半導体記憶装置は、それぞれｎ値の情報をｎ値の異な
る電位として記憶し、かつこの記憶された電位を多値信
号電荷としてビット線に読み出すメモリセルを有するメ
モリセル領域と、上記ビット線に読み出された多値信号
電荷をそれぞれ値が異なる複数の参照電位とそれぞれ比
較増幅する（ｎ−１）個のセンスアンプ、これらセンス
アンプの全てを上記ビット線に接続した後に、ビット線
から切り離しかつ個々に分離させる制御を行う複数のス
イッチからなる第１スイッチ回路、上記メモリセルへの
再書き込みのためにそれぞれ異なるｎ個の再書き込み用
電位を発生する電位発生回路及び上記ｎ個の再書き込み
用電位を前記（ｎ−１）個のセンスアンプの比較増幅結
果に基づいて１本の信号線に選択的に供給する複数のス
イッチからなる第２スイッチ回路を有するセンスアンプ
領域と、上記ビット線と上記センスアンプ領域との間に
接続された電位増幅器と、上記１本の信号線と上記ビッ
ト線との間に接続された第３スイッチ回路とを具備した
ことを特徴とする。
【００２０】この発明のダイナミック型半導体記憶装置
は、それぞれｎ値の情報をｎ値の異なる電位として記憶
し、かつこの記憶された電位を多値信号電荷としてビッ
ト線に読み出すメモリセルを有するメモリセル領域と、
上記ビット線に読み出された多値信号電荷をそれぞれ値
が異なる複数の参照電位とそれぞれ比較増幅する（ｎ−
１）個のセンスアンプ及びこれらセンスアンプの全てを
上記ビット線に接続した後に、ビット線から切り離しか
つ個々に分離させる制御を行う複数のスイッチからなる
第１スイッチ回路を有するセンスアンプ領域と、上記ビ
ット線と上記センスアンプ領域との間に接続された電位
増幅器とを具備し、上記（ｎ−１）個のセンスアンプは
上記ビット線の両端側に分けて配置されていることを特
徴とする。
は、それぞれｎ値の情報をｎ値の異なる電位として記憶
し、かつこの記憶された電位を多値信号電荷としてビッ
ト線に読み出すメモリセルを有するメモリセル領域と、
上記ビット線に読み出された多値信号電荷をそれぞれ値
が異なる複数の参照電位とそれぞれ比較増幅する（ｎ−
１）個のセンスアンプ及びこれらセンスアンプの全てを
上記ビット線に接続した後に、ビット線から切り離しか
つ個々に分離させる制御を行う複数のスイッチからなる
第１スイッチ回路を有するセンスアンプ領域と、上記ビ
ット線と上記センスアンプ領域との間に接続された電位
増幅器とを具備し、上記（ｎ−１）個のセンスアンプは
上記ビット線の両端側に分けて配置されていることを特
徴とする。
【００２１】この発明のダイナミック型半導体記憶装置
は、それぞれ３値の情報を３値の異なる電位として記憶
し、かつこの記憶された電位を３値信号電荷としてビッ
ト線に読み出すメモリセルを有するメモリセル領域と、
上記ビット線に読み出された３値信号電荷をそれぞれ値
が異なる２個の参照電位とそれぞれ比較増幅する２個の
センスアンプ及びこの２個のセンスアンプを選択的に接
続し、切り離しを行うスイッチを有するセンスアンプ領
域と、上記ビット線と上記センスアンプ領域との間に接
続された電位増幅器とを具備し、上記メモリセル領域が
上記センスアンプ領域の左右両側に配置されていること
を特徴とする。
は、それぞれ３値の情報を３値の異なる電位として記憶
し、かつこの記憶された電位を３値信号電荷としてビッ
ト線に読み出すメモリセルを有するメモリセル領域と、
上記ビット線に読み出された３値信号電荷をそれぞれ値
が異なる２個の参照電位とそれぞれ比較増幅する２個の
センスアンプ及びこの２個のセンスアンプを選択的に接
続し、切り離しを行うスイッチを有するセンスアンプ領
域と、上記ビット線と上記センスアンプ領域との間に接
続された電位増幅器とを具備し、上記メモリセル領域が
上記センスアンプ領域の左右両側に配置されていること
を特徴とする。
【００２２】
【発明の実施の形態】以下、図面を参照してこの発明の
実施の形態を説明する。
実施の形態を説明する。
【００２３】図１はこの発明の第１の実施の形態に係る
多値ＤＲＡＭにおけるメモリセル領域及びセンスアンプ
領域の概略的な回路構成を示している。なお、本例は４
値情報（２ビット）記憶方式の多値ＤＲＡＭであり、セ
ルデータとしてＶＳＳ、（１／３）ＶＣＣ、（２／３）
ＶＣＣ、ＶＣＣ（ただしＶＳＳは０Ｖの接地電位、ＶＣ
Ｃは正極性の電源電位）の電位が書き込まれるものとす
る。
多値ＤＲＡＭにおけるメモリセル領域及びセンスアンプ
領域の概略的な回路構成を示している。なお、本例は４
値情報（２ビット）記憶方式の多値ＤＲＡＭであり、セ
ルデータとしてＶＳＳ、（１／３）ＶＣＣ、（２／３）
ＶＣＣ、ＶＣＣ（ただしＶＳＳは０Ｖの接地電位、ＶＣ
Ｃは正極性の電源電位）の電位が書き込まれるものとす
る。
【００２４】本例の多値ＤＲＡＭでは、１カラム（Colu
mn）当たり例えば２５６ロウ（Row）が割り当てられて
おり、図１ではそのうちの１カラム分が示されている。
図示するように、Ｎチャネルトランジスタ１−１、１−
２を境に、左側にはメモリセル領域が、右側にはセンス
アンプ領域がそれぞれ配置されている。上記トランジス
タ１−１、１−２は、電荷転送デバイス（電位増幅器）
として作用するものであり、後に詳述するが、左側のメ
モリセル領域から読み出された微小電荷を、右側のセン
スアンプ領域に残らず転送する機能を有するものであ
り、各ゲート電極にはデータ転送制御信号ＶφＴが供給
される。
mn）当たり例えば２５６ロウ（Row）が割り当てられて
おり、図１ではそのうちの１カラム分が示されている。
図示するように、Ｎチャネルトランジスタ１−１、１−
２を境に、左側にはメモリセル領域が、右側にはセンス
アンプ領域がそれぞれ配置されている。上記トランジス
タ１−１、１−２は、電荷転送デバイス（電位増幅器）
として作用するものであり、後に詳述するが、左側のメ
モリセル領域から読み出された微小電荷を、右側のセン
スアンプ領域に残らず転送する機能を有するものであ
り、各ゲート電極にはデータ転送制御信号ＶφＴが供給
される。
【００２５】メモリセル領域ではビット線対ＢＬ、／Ｂ
Ｌ及びワード線ＷＬが交差するように設けられており、
さらに各ビット線ＢＬ、／ＢＬとワード線ＷＬとの各交
点にはＤＲＡＭメモリセルＭＣがそれぞれ配置されてい
る。上記各メモリセルＭＣは選択用のトランジスタＳＴ
とセルキャパシタＣとから構成されており、選択用のト
ランジスタＳＴの一端は対応するビット線ＢＬもしくは
／ＢＬに接続され、他端はセルキャパシタＣの一端に接
続され、ゲート電極は対応するワード線ＷＬに接続され
る。さらにセルキャパシタＣの他端（プレート電極）に
は所定のプレート電位ＶＰＬ（一般にはＶＳＳ）が供給
されている。
Ｌ及びワード線ＷＬが交差するように設けられており、
さらに各ビット線ＢＬ、／ＢＬとワード線ＷＬとの各交
点にはＤＲＡＭメモリセルＭＣがそれぞれ配置されてい
る。上記各メモリセルＭＣは選択用のトランジスタＳＴ
とセルキャパシタＣとから構成されており、選択用のト
ランジスタＳＴの一端は対応するビット線ＢＬもしくは
／ＢＬに接続され、他端はセルキャパシタＣの一端に接
続され、ゲート電極は対応するワード線ＷＬに接続され
る。さらにセルキャパシタＣの他端（プレート電極）に
は所定のプレート電位ＶＰＬ（一般にはＶＳＳ）が供給
されている。
【００２６】センスアンプ領域では、上記ビット線対Ｂ
Ｌ、／ＢＬが、分離用のＮチャネルトランジスタ２−１
〜２−６によってＢＬ１ａ、／ＢＬ１ａとＢＬ２ａ、／
ＢＬ２ａ及びＢＬ３ａ、／ＢＬ３ａからなる３つの部分
ビット線対に分割されている。これら分離用のトランジ
スタ２−１〜２−６のゲート電極には分離制御信号Ｖｓ
ｅｐが供給されている。そして、前記トランジスタ１−
１、１−２は、ビット線対ＢＬ、／ＢＬと上記トランジ
スタ２−１、２−４との間に挿入されている。上記３つ
の各ビット線対ＢＬ１ａ、／ＢＬ１ａ〜ＢＬ３ａ、／Ｂ
Ｌ３ａ相互間にはセンスアンプＳ／Ａ１〜Ｓ／Ａ３が接
続されている。そして、上記ビット線対ＢＬ、／ＢＬと
信号線３−１、３−２との間には、センスアンプ領域か
らの多値データをビット線対ＢＬ、／ＢＬに書き込み制
御するためのＮチャネルトランジスタ４−１、４−２が
挿入されている。上記両トランジスタ４−１、４−２の
ゲート電極には書き込み制御信号ＶＲＷが供給されてい
る。
Ｌ、／ＢＬが、分離用のＮチャネルトランジスタ２−１
〜２−６によってＢＬ１ａ、／ＢＬ１ａとＢＬ２ａ、／
ＢＬ２ａ及びＢＬ３ａ、／ＢＬ３ａからなる３つの部分
ビット線対に分割されている。これら分離用のトランジ
スタ２−１〜２−６のゲート電極には分離制御信号Ｖｓ
ｅｐが供給されている。そして、前記トランジスタ１−
１、１−２は、ビット線対ＢＬ、／ＢＬと上記トランジ
スタ２−１、２−４との間に挿入されている。上記３つ
の各ビット線対ＢＬ１ａ、／ＢＬ１ａ〜ＢＬ３ａ、／Ｂ
Ｌ３ａ相互間にはセンスアンプＳ／Ａ１〜Ｓ／Ａ３が接
続されている。そして、上記ビット線対ＢＬ、／ＢＬと
信号線３−１、３−２との間には、センスアンプ領域か
らの多値データをビット線対ＢＬ、／ＢＬに書き込み制
御するためのＮチャネルトランジスタ４−１、４−２が
挿入されている。上記両トランジスタ４−１、４−２の
ゲート電極には書き込み制御信号ＶＲＷが供給されてい
る。
【００２７】また、センスアンプ領域には、各センスア
ンプＳ／Ａ１〜Ｓ／Ａ３での比較増幅を受けて、ビット
線対ＢＬ、／ＢＬにメモリセルの再書き込み用電位を与
えるためのＮチャネル及びＰチャネルトランジスタ５−
１〜５−１２が設けられている。なお、上記トランジス
タ５−１〜５−１２のうち、トランジスタ５−１、５−
３、５−５、５−７、５−９、５−１１はＰチャネルト
ランジスタであり、残りはＮチャネルトランジスタであ
る。
ンプＳ／Ａ１〜Ｓ／Ａ３での比較増幅を受けて、ビット
線対ＢＬ、／ＢＬにメモリセルの再書き込み用電位を与
えるためのＮチャネル及びＰチャネルトランジスタ５−
１〜５−１２が設けられている。なお、上記トランジス
タ５−１〜５−１２のうち、トランジスタ５−１、５−
３、５−５、５−７、５−９、５−１１はＰチャネルト
ランジスタであり、残りはＮチャネルトランジスタであ
る。
【００２８】上記トランジスタ５−１と５−７は、ＶＳ
Ｓの電位と上記信号線３−１、３−２との間にそれぞれ
挿入されており、ゲート電極はビット線対ＢＬ１ａ、／
ＢＬ１ａに接続されている。
Ｓの電位と上記信号線３−１、３−２との間にそれぞれ
挿入されており、ゲート電極はビット線対ＢＬ１ａ、／
ＢＬ１ａに接続されている。
【００２９】上記トランジスタ５−２と５−３及びトラ
ンジスタ５−８と５−９はそれぞれ直列接続されてお
り、トランジスタ５−２と５−３からなる直列回路の一
端は（１／３）ＶＣＣの電位に接続され、他端は信号線
３−１に接続されている。同様に、トランジスタ５−８
と５−９からなる直列回路の一端は（１／３）ＶＣＣの
電位に接続され、他端は信号線３−２に接続されてい
る。そして、トランジスタ５−２と５−８のゲート電極
はビット線対ＢＬ１ａ、／ＢＬ１ａに接続され、トラン
ジスタ５−３と５−９のゲート電極はビット線対ＢＬ２
ａ、／ＢＬ２ａに接続されている。
ンジスタ５−８と５−９はそれぞれ直列接続されてお
り、トランジスタ５−２と５−３からなる直列回路の一
端は（１／３）ＶＣＣの電位に接続され、他端は信号線
３−１に接続されている。同様に、トランジスタ５−８
と５−９からなる直列回路の一端は（１／３）ＶＣＣの
電位に接続され、他端は信号線３−２に接続されてい
る。そして、トランジスタ５−２と５−８のゲート電極
はビット線対ＢＬ１ａ、／ＢＬ１ａに接続され、トラン
ジスタ５−３と５−９のゲート電極はビット線対ＢＬ２
ａ、／ＢＬ２ａに接続されている。
【００３０】上記トランジスタ５−４と５−５及びトラ
ンジスタ５−１０と５−１１はそれぞれ直列接続されて
おり、トランジスタ５−４と５−５からなる直列回路の
一端は（２／３）ＶＣＣの電位に接続され、他端は信号
線３−１に接続されている。同様に、トランジスタ５−
１０と５−１１からなる直列回路の一端は（２／３）Ｖ
ＣＣの電位に接続され、他端は信号線３−２に接続され
ている。そして、トランジスタ５−４と５−１０のゲー
ト電極はビット線対ＢＬ２ａ、／ＢＬ２ａに接続され、
トランジスタ５−５と５−１１のゲート電極はビット線
対ＢＬ３ａ、／ＢＬ３ａに接続されている。
ンジスタ５−１０と５−１１はそれぞれ直列接続されて
おり、トランジスタ５−４と５−５からなる直列回路の
一端は（２／３）ＶＣＣの電位に接続され、他端は信号
線３−１に接続されている。同様に、トランジスタ５−
１０と５−１１からなる直列回路の一端は（２／３）Ｖ
ＣＣの電位に接続され、他端は信号線３−２に接続され
ている。そして、トランジスタ５−４と５−１０のゲー
ト電極はビット線対ＢＬ２ａ、／ＢＬ２ａに接続され、
トランジスタ５−５と５−１１のゲート電極はビット線
対ＢＬ３ａ、／ＢＬ３ａに接続されている。
【００３１】上記トランジスタ５−６と５−１２は、Ｖ
ＣＣの電位と上記信号線３−１、３−２との間にそれぞ
れ挿入されており、ゲート電極はビット線対ＢＬ３ａ、
／ＢＬ３ａに接続されている。
ＣＣの電位と上記信号線３−１、３−２との間にそれぞ
れ挿入されており、ゲート電極はビット線対ＢＬ３ａ、
／ＢＬ３ａに接続されている。
【００３２】さらに、上記ビット線対ＢＬ、／ＢＬとＶ
ＣＣの電位との間にはビット線プリチャージ用のＮチャ
ネルトランジスタ６−１、６−２がそれぞれ挿入されて
いる。この両トランジスタ６−１、６−２は、ビット線
対ＢＬ、／ＢＬの電位差を比較増幅するのに先立ち、予
めビット線対ＢＬ、／ＢＬの電位をＶφＴ−Ｖｔｈ（た
だしＶｔｈはトランジスタ６−１、６−２のしきい値）
にプリチャージしておくためのものであり、各ゲート電
極にはプリチャージ制御信号ＶＰＲが供給される。ここ
で、トランジスタ６−１、６−２のしきい値Ｖｔｈが
（１／３）ＶＣＣよりも小さいものであれば、ＶφＴ＝
ＶＣＣとすることができる。また、プリチャージ制御信
号ＶＰＲの高レベル電位は昇圧されており、ＶＣＣより
も高いＶＰＰの電位である。
ＣＣの電位との間にはビット線プリチャージ用のＮチャ
ネルトランジスタ６−１、６−２がそれぞれ挿入されて
いる。この両トランジスタ６−１、６−２は、ビット線
対ＢＬ、／ＢＬの電位差を比較増幅するのに先立ち、予
めビット線対ＢＬ、／ＢＬの電位をＶφＴ−Ｖｔｈ（た
だしＶｔｈはトランジスタ６−１、６−２のしきい値）
にプリチャージしておくためのものであり、各ゲート電
極にはプリチャージ制御信号ＶＰＲが供給される。ここ
で、トランジスタ６−１、６−２のしきい値Ｖｔｈが
（１／３）ＶＣＣよりも小さいものであれば、ＶφＴ＝
ＶＣＣとすることができる。また、プリチャージ制御信
号ＶＰＲの高レベル電位は昇圧されており、ＶＣＣより
も高いＶＰＰの電位である。
【００３３】５０は上記再書き込み用電位ＶＳＳ、（１
／３）ＶＣＣ、（２／３）ＶＣＣ、ＶＣＣを発生する電
位発生回路である。なお、再書き込み用電位ＶＳＳとＶ
ＣＣは、チップ外部から供給される電源電位及び接地電
位をそのまま供給するようにしてもよい。また、５１は
上記の各種制御信号ＶＲＷ、ＶφＴ、Ｖｓｅｐ、ＶＰＲ
等を発生する制御信号発生回路である。
／３）ＶＣＣ、（２／３）ＶＣＣ、ＶＣＣを発生する電
位発生回路である。なお、再書き込み用電位ＶＳＳとＶ
ＣＣは、チップ外部から供給される電源電位及び接地電
位をそのまま供給するようにしてもよい。また、５１は
上記の各種制御信号ＶＲＷ、ＶφＴ、Ｖｓｅｐ、ＶＰＲ
等を発生する制御信号発生回路である。
【００３４】図２は、図１におけるセンスアンプ領域の
一部の詳細な回路構成を示している。本例の多値ＤＲＡ
Ｍは４値ＤＲＡＭなので、上記センスアンプは合計で３
個設けられており、各々には参照電位ＶＤＣとして例え
ば（１／１８）ＶＣＣ、（１／６）ＶＣＣ、（５／１
８）ＶＣＣが供給されるが、図２はこのうち（１／６）
ＶＣＣの参照電位ＶＤＣが供給されるセンスアンプＳ／
Ａ２の例を示している。
一部の詳細な回路構成を示している。本例の多値ＤＲＡ
Ｍは４値ＤＲＡＭなので、上記センスアンプは合計で３
個設けられており、各々には参照電位ＶＤＣとして例え
ば（１／１８）ＶＣＣ、（１／６）ＶＣＣ、（５／１
８）ＶＣＣが供給されるが、図２はこのうち（１／６）
ＶＣＣの参照電位ＶＤＣが供給されるセンスアンプＳ／
Ａ２の例を示している。
【００３５】ビット線ＢＬ側のセルデータを読み出す時
はビット線／ＢＬ側にダミーセルデータを読み出し、逆
にビット線／ＢＬ側のセルデータを読み出す時はビット
線ＢＬ側にダミーセルデータを読み出す必要がある。図
２中のＮチャネルトランジスタ７−１〜７−４はこのダ
ミーセルデータの読み出し制御を行うものである。すな
わち、トランジスタ７−１と７−２は直列接続されてお
り、その一端はビット線ＢＬ（ＢＬ２ａ）に接続され、
他端には（１／６）ＶＣＣの値の参照電位ＶＤＣが供給
される。同様に、トランジスタ７−３と７−４は直列接
続されており、その一端はビット線／ＢＬ（／ＢＬ２
ａ）に接続され、他端には参照電位ＶＤＣが供給され
る。そして、上記トランジスタ７−１のゲート電極はダ
ミーワード線ＤＷＬ１に接続され、トランジスタ７−３
のゲート電極はダミーワード線ＤＷＬ２に接続され、ト
ランジスタ７−２と７−４のゲート電極は共に接続され
ている。
はビット線／ＢＬ側にダミーセルデータを読み出し、逆
にビット線／ＢＬ側のセルデータを読み出す時はビット
線ＢＬ側にダミーセルデータを読み出す必要がある。図
２中のＮチャネルトランジスタ７−１〜７−４はこのダ
ミーセルデータの読み出し制御を行うものである。すな
わち、トランジスタ７−１と７−２は直列接続されてお
り、その一端はビット線ＢＬ（ＢＬ２ａ）に接続され、
他端には（１／６）ＶＣＣの値の参照電位ＶＤＣが供給
される。同様に、トランジスタ７−３と７−４は直列接
続されており、その一端はビット線／ＢＬ（／ＢＬ２
ａ）に接続され、他端には参照電位ＶＤＣが供給され
る。そして、上記トランジスタ７−１のゲート電極はダ
ミーワード線ＤＷＬ１に接続され、トランジスタ７−３
のゲート電極はダミーワード線ＤＷＬ２に接続され、ト
ランジスタ７−２と７−４のゲート電極は共に接続され
ている。
【００３６】センスアンプＳ／Ａのセンス部は、Ｐチャ
ネルトランジスタ８−１、８−２とＮチャネルトランジ
スタ８−３、８−４とからなる２個のＣＭＯＳインバー
タの入出力間を交差接続して構成された単純なフリップ
フロップであり、Ｐチャネルトランジスタ８−１、８−
２の共通ソースに供給される電位ＶＰＮＯＤＥを高い電
位に設定し、かつＮチャネルトランジスタ８−３、８−
４の共通ソースに供給される電位ＶＮＮＯＤＥを低い電
位に設定することによって活性化され、ビット線対Ｂ
Ｌ、／ＢＬ（ＢＬ２ａ、／ＢＬ２ａ）相互間の電位差を
比較増幅する。そして、ビット線ＢＬ側のセルデータを
読み出す時は前記トランジスタ７−３がオン状態にされ
て上記参照電位ＶＤＣがビット線／ＢＬ側に読み出さ
れ、逆にビット線／ＢＬ側のセルデータを読み出す時は
前記トランジスタ７−１がオン状態にされて上記参照電
位ＶＤＣがビット線ＢＬ側に読み出される。
ネルトランジスタ８−１、８−２とＮチャネルトランジ
スタ８−３、８−４とからなる２個のＣＭＯＳインバー
タの入出力間を交差接続して構成された単純なフリップ
フロップであり、Ｐチャネルトランジスタ８−１、８−
２の共通ソースに供給される電位ＶＰＮＯＤＥを高い電
位に設定し、かつＮチャネルトランジスタ８−３、８−
４の共通ソースに供給される電位ＶＮＮＯＤＥを低い電
位に設定することによって活性化され、ビット線対Ｂ
Ｌ、／ＢＬ（ＢＬ２ａ、／ＢＬ２ａ）相互間の電位差を
比較増幅する。そして、ビット線ＢＬ側のセルデータを
読み出す時は前記トランジスタ７−３がオン状態にされ
て上記参照電位ＶＤＣがビット線／ＢＬ側に読み出さ
れ、逆にビット線／ＢＬ側のセルデータを読み出す時は
前記トランジスタ７−１がオン状態にされて上記参照電
位ＶＤＣがビット線ＢＬ側に読み出される。
【００３７】さらに、上記センスアンプＳ／Ａ２で比較
増幅されたデータを一対のＩ／Ｏ線Ｉ／Ｏ２、／（Ｉ／
Ｏ２）に選択出力するカラム選択用のＮチャネルトラン
ジスタ９−１、９−２が設けられている。上記両トラン
ジスタ９−１、９−２のゲート電極にはカラム選択信号
ＣＳＬが供給される。
増幅されたデータを一対のＩ／Ｏ線Ｉ／Ｏ２、／（Ｉ／
Ｏ２）に選択出力するカラム選択用のＮチャネルトラン
ジスタ９−１、９−２が設けられている。上記両トラン
ジスタ９−１、９−２のゲート電極にはカラム選択信号
ＣＳＬが供給される。
【００３８】ここで、各センスアンプＳ／Ａ１〜Ｓ／Ａ
３はそれぞれＰチャネルトランジスタ８−１、８−２と
Ｎチャネルトランジスタ８−３、８−４とからセンス部
が構成され、各参照電位が供給される各センスアンプ内
のＰチャネルトランジスタ８−１、８−２は電位発生回
路５０からの再書き込み用電位をビット線に供給するた
めのＰチャネルトランジスタ５−１、５−３、５−５…
に近接して設けられ、センスアンプ内のＮチャネルトラ
ンジスタ８−３、８−４は電位発生回路５０からの再書
き込み用電位をビット線に供給するためのＮチャネルト
ランジスタ５−２、５−４、５−６に近接して設けられ
ている。
３はそれぞれＰチャネルトランジスタ８−１、８−２と
Ｎチャネルトランジスタ８−３、８−４とからセンス部
が構成され、各参照電位が供給される各センスアンプ内
のＰチャネルトランジスタ８−１、８−２は電位発生回
路５０からの再書き込み用電位をビット線に供給するた
めのＰチャネルトランジスタ５−１、５−３、５−５…
に近接して設けられ、センスアンプ内のＮチャネルトラ
ンジスタ８−３、８−４は電位発生回路５０からの再書
き込み用電位をビット線に供給するためのＮチャネルト
ランジスタ５−２、５−４、５−６に近接して設けられ
ている。
【００３９】これは、このようにＰチャネルトランジス
タ５−１、５−３、５−５…８−１、８−２とＮチャネ
ルトランジスタ５−２、５−４、５−６…８−３、８−
４を配置することで、これらトランジスタが設けられる
ＰウエルやＮウエルのレイアウトを簡略化でき、製造プ
ロセス上有利となることによる。
タ５−１、５−３、５−５…８−１、８−２とＮチャネ
ルトランジスタ５−２、５−４、５−６…８−３、８−
４を配置することで、これらトランジスタが設けられる
ＰウエルやＮウエルのレイアウトを簡略化でき、製造プ
ロセス上有利となることによる。
【００４０】次に上記のような構成の多値ＤＲＡＭの動
作を、図３のタイミングチャートに基づいて説明する。
まず、プリチャージ制御信号ＶＰＲをＶＣＣ以上に昇圧
されたＶＰＰにする。これによってトランジスタ６−
１、６−２がオンする。このとき、トランジスタ１−
１、１−２のゲート電極に供給されているデータ転送制
御信号ＶφＴはＶＣＣであり、このトランジスタ１−
１、１−２もオンしているので、ビット線対ＢＬ、／Ｂ
Ｌの電位ＶＢＬは共にＶＣＣ−Ｖｔｈにプリチャージさ
れている。このプリチャージが完了した時点でＶＰＲを
ＶＳＳに下げてトランジスタ６−１、６−２をオフす
る。次に選択されたワード線ＷＬの電位ＶＷＬをＶＣＣ
以上に昇圧されたＶＰＰにすることで、メモリセルＭＣ
からセルデータをビット線ＢＬに読み出す。この読み出
しにより、ビット線ＢＬの電位ＶＢＬは読み出されたデ
ータに応じて低下するが、電荷転送デバイスとして作用
するトランジスタ１−１、１−２を通じてセンスアンプ
側から電荷がビット線ＢＬに流れ出る。これはトランジ
スタ１−１、１−２が再びオフするまで続き、結果的に
メモリセルから読み出された電荷量が全てセンスアンプ
側に移動したことになる。このとき、分離制御信号Ｖｓ
ｅｐは昇圧されたＶＰＰにされており、トランジスタ２
−１〜２−６は全てオンしており、３個のセンスアンプ
Ｓ／Ａ１〜Ｓ／Ａ３はビット線対ＢＬ１ａとＢＬ２ａと
ＢＬ３ａを介して及び／ＢＬ１ａと／ＢＬ２ａと／ＢＬ
３ａを介してそれぞれ共通に接続されている。
作を、図３のタイミングチャートに基づいて説明する。
まず、プリチャージ制御信号ＶＰＲをＶＣＣ以上に昇圧
されたＶＰＰにする。これによってトランジスタ６−
１、６−２がオンする。このとき、トランジスタ１−
１、１−２のゲート電極に供給されているデータ転送制
御信号ＶφＴはＶＣＣであり、このトランジスタ１−
１、１−２もオンしているので、ビット線対ＢＬ、／Ｂ
Ｌの電位ＶＢＬは共にＶＣＣ−Ｖｔｈにプリチャージさ
れている。このプリチャージが完了した時点でＶＰＲを
ＶＳＳに下げてトランジスタ６−１、６−２をオフす
る。次に選択されたワード線ＷＬの電位ＶＷＬをＶＣＣ
以上に昇圧されたＶＰＰにすることで、メモリセルＭＣ
からセルデータをビット線ＢＬに読み出す。この読み出
しにより、ビット線ＢＬの電位ＶＢＬは読み出されたデ
ータに応じて低下するが、電荷転送デバイスとして作用
するトランジスタ１−１、１−２を通じてセンスアンプ
側から電荷がビット線ＢＬに流れ出る。これはトランジ
スタ１−１、１−２が再びオフするまで続き、結果的に
メモリセルから読み出された電荷量が全てセンスアンプ
側に移動したことになる。このとき、分離制御信号Ｖｓ
ｅｐは昇圧されたＶＰＰにされており、トランジスタ２
−１〜２−６は全てオンしており、３個のセンスアンプ
Ｓ／Ａ１〜Ｓ／Ａ３はビット線対ＢＬ１ａとＢＬ２ａと
ＢＬ３ａを介して及び／ＢＬ１ａと／ＢＬ２ａと／ＢＬ
３ａを介してそれぞれ共通に接続されている。
【００４１】次に分離制御信号ＶｓｅｐをＶＳＳにして
トランジスタ２−１〜２−６を全てオフさせ、センスア
ンプＳ／Ａ１〜Ｓ／Ａ３を独立させた上でそれぞれビッ
ト線対ＢＬ１ａ、／ＢＬ１ａ、ＢＬ２ａ、／ＢＬ２ａ、
ＢＬ３ａ、／ＢＬ３ａの電位差の比較増幅を行う。すな
わち、分離制御信号ＶｓｅｐをＶＳＳにした後に、ＶＰ
ＮＯＤＥをＶＣＣに、ＶＮＮＯＤＥをＶＳＳにして各セ
ンスアンプを活性化して動作させる。ここで、メモリセ
ルからビット線ＢＬに読み出された電荷量を３組のビッ
ト線対に分割して３個の各センスアンプでそれぞれ比較
増幅するので、セルデータに対応した前記４種類の電位
ＶＳＳ、（１／３）ＶＣＣ、（２／３）ＶＣＣ、ＶＣＣ
を３で割ったＶＳＳ、（１／９）ＶＣＣ、（２／９）Ｖ
ＣＣ、（１／３）ＶＣＣの中間の電位をダミーセルに記
憶させておく。なお、このダミーセルは、前記トランジ
スタ７−１と７−２の直列接続点に寄生的に存在してい
るキャパシタ及び前記トランジスタ７−３と７−４の直
列接続点に寄生的に存在しているキャパシタからそれぞ
れ構成されるが、上記両寄生キャパシタに替えてキャパ
シタ素子を接続するようにしてもよい。
トランジスタ２−１〜２−６を全てオフさせ、センスア
ンプＳ／Ａ１〜Ｓ／Ａ３を独立させた上でそれぞれビッ
ト線対ＢＬ１ａ、／ＢＬ１ａ、ＢＬ２ａ、／ＢＬ２ａ、
ＢＬ３ａ、／ＢＬ３ａの電位差の比較増幅を行う。すな
わち、分離制御信号ＶｓｅｐをＶＳＳにした後に、ＶＰ
ＮＯＤＥをＶＣＣに、ＶＮＮＯＤＥをＶＳＳにして各セ
ンスアンプを活性化して動作させる。ここで、メモリセ
ルからビット線ＢＬに読み出された電荷量を３組のビッ
ト線対に分割して３個の各センスアンプでそれぞれ比較
増幅するので、セルデータに対応した前記４種類の電位
ＶＳＳ、（１／３）ＶＣＣ、（２／３）ＶＣＣ、ＶＣＣ
を３で割ったＶＳＳ、（１／９）ＶＣＣ、（２／９）Ｖ
ＣＣ、（１／３）ＶＣＣの中間の電位をダミーセルに記
憶させておく。なお、このダミーセルは、前記トランジ
スタ７−１と７−２の直列接続点に寄生的に存在してい
るキャパシタ及び前記トランジスタ７−３と７−４の直
列接続点に寄生的に存在しているキャパシタからそれぞ
れ構成されるが、上記両寄生キャパシタに替えてキャパ
シタ素子を接続するようにしてもよい。
【００４２】図３ではメモリセルＭＣから（１／３）Ｖ
ＣＣのデータが読み出された場合を示しており、３個の
センスアンプＳ／Ａ１〜Ｓ／Ａ３が動作して比較増幅を
行った後はビット線ＢＬ１ａの電位ＶＢＬ１ａのみがＶ
ＣＣ（／ＢＬ１ａの電位はＶＳＳ）となり、残り２つの
ビット線ＢＬ２ａ、ＢＬ３ａの電位ＶＢＬ２ａ、ＶＢＬ
３ａはＶＳＳ（／ＢＬ２ａ、／ＢＬ３ａの電位はＶＣ
Ｃ）となる。
ＣＣのデータが読み出された場合を示しており、３個の
センスアンプＳ／Ａ１〜Ｓ／Ａ３が動作して比較増幅を
行った後はビット線ＢＬ１ａの電位ＶＢＬ１ａのみがＶ
ＣＣ（／ＢＬ１ａの電位はＶＳＳ）となり、残り２つの
ビット線ＢＬ２ａ、ＢＬ３ａの電位ＶＢＬ２ａ、ＶＢＬ
３ａはＶＳＳ（／ＢＬ２ａ、／ＢＬ３ａの電位はＶＣ
Ｃ）となる。
【００４３】なお、データ読み出し時に書き込み制御信
号ＶＲＷはＶＳＳなので、この信号がゲート電極に供給
されるトランジスタ４−１、４−２はオフしている。
号ＶＲＷはＶＳＳなので、この信号がゲート電極に供給
されるトランジスタ４−１、４−２はオフしている。
【００４４】このようにして、３組のビット線対ＢＬ１
ａ、／ＢＬ１ａ〜ＢＬ３ａ、／ＢＬ３ａにデータが読み
出される。
ａ、／ＢＬ１ａ〜ＢＬ３ａ、／ＢＬ３ａにデータが読み
出される。
【００４５】図４は、メモリセルからビット線ＢＬに読
み出されたデータの値とセンスアンプＳ／Ａ１〜Ｓ／Ａ
３で比較増幅された後の３組のビット線対ＢＬ１ａ、／
ＢＬ１ａ〜ＢＬ３ａ、／ＢＬ３ａの電位との関係を示し
ている。
み出されたデータの値とセンスアンプＳ／Ａ１〜Ｓ／Ａ
３で比較増幅された後の３組のビット線対ＢＬ１ａ、／
ＢＬ１ａ〜ＢＬ３ａ、／ＢＬ３ａの電位との関係を示し
ている。
【００４６】また、センスアンプによる比較増幅後、図
２中のカラム選択信号ＣＳＬをＶＣＣにしてカラム選択
用のトランジスタ９−１、９−２をオンさせることによ
り、３組のビット線対ＢＬ１ａ、／ＢＬ１ａ〜ＢＬ３
ａ、／ＢＬ３ａに読み出されたデータが３対のＩ／Ｏ線
に出力される。
２中のカラム選択信号ＣＳＬをＶＣＣにしてカラム選択
用のトランジスタ９−１、９−２をオンさせることによ
り、３組のビット線対ＢＬ１ａ、／ＢＬ１ａ〜ＢＬ３
ａ、／ＢＬ３ａに読み出されたデータが３対のＩ／Ｏ線
に出力される。
【００４７】図５は、上記３対のＩ／Ｏ線Ｉ／Ｏｉ、／
（Ｉ／Ｏｉ）（ｉ＝１、２、３）に出力されたデータを
２ビットの信号Ｄ１、Ｄ２に変換する回路の一例を示し
ている。この変換回路は６個のＮＡＮＤゲート１１〜１
６と４個のインバータ１７〜２０とから構成されてい
る。そして、ＮＡＮＤゲート１１にはＩ／Ｏ３とＩ／Ｏ
２のデータが供給され、ＮＡＮＤゲート１２には／（Ｉ
／Ｏ２）とＩ／Ｏ１のデータが供給され、両ＮＡＮＤゲ
ート１１、１２の出力はＮＡＮＤゲート１３に供給され
る。そして、このＮＡＮＤゲート１３から下位ビットの
信号Ｄ１が出力される。ＮＡＮＤゲート１４には／（Ｉ
／Ｏ３）とＩ／Ｏ２のデータが供給され、ＮＡＮＤゲー
ト１５には／（Ｉ／Ｏ２）と／（Ｉ／Ｏ１）のデータが
供給され、両ＮＡＮＤゲート１４、１５の出力はＮＡＮ
Ｄゲート１６に供給される。そして、このＮＡＮＤゲー
ト１６から下位ビットの信号Ｄ１の反転信号／Ｄ１が出
力される。また、上位ビットの信号Ｄ２はＩ／Ｏ２のデ
ータを、直列接続された２個のインバータ１７、１８で
順次反転することによって得られ、信号Ｄ２の反転信号
／Ｄ２は／（Ｉ／Ｏ２）のデータを、直列接続された２
個のインバータ１９、２０で順次反転することによって
得られる。なお、メモリセルからビット線ＢＬに読み出
されたデータの値と、この２ビットのデータとの関係は
先の図４に示されている。
（Ｉ／Ｏｉ）（ｉ＝１、２、３）に出力されたデータを
２ビットの信号Ｄ１、Ｄ２に変換する回路の一例を示し
ている。この変換回路は６個のＮＡＮＤゲート１１〜１
６と４個のインバータ１７〜２０とから構成されてい
る。そして、ＮＡＮＤゲート１１にはＩ／Ｏ３とＩ／Ｏ
２のデータが供給され、ＮＡＮＤゲート１２には／（Ｉ
／Ｏ２）とＩ／Ｏ１のデータが供給され、両ＮＡＮＤゲ
ート１１、１２の出力はＮＡＮＤゲート１３に供給され
る。そして、このＮＡＮＤゲート１３から下位ビットの
信号Ｄ１が出力される。ＮＡＮＤゲート１４には／（Ｉ
／Ｏ３）とＩ／Ｏ２のデータが供給され、ＮＡＮＤゲー
ト１５には／（Ｉ／Ｏ２）と／（Ｉ／Ｏ１）のデータが
供給され、両ＮＡＮＤゲート１４、１５の出力はＮＡＮ
Ｄゲート１６に供給される。そして、このＮＡＮＤゲー
ト１６から下位ビットの信号Ｄ１の反転信号／Ｄ１が出
力される。また、上位ビットの信号Ｄ２はＩ／Ｏ２のデ
ータを、直列接続された２個のインバータ１７、１８で
順次反転することによって得られ、信号Ｄ２の反転信号
／Ｄ２は／（Ｉ／Ｏ２）のデータを、直列接続された２
個のインバータ１９、２０で順次反転することによって
得られる。なお、メモリセルからビット線ＢＬに読み出
されたデータの値と、この２ビットのデータとの関係は
先の図４に示されている。
【００４８】そして、この変換回路で得られた２ビット
のデータは、図示しない出力バッファを経由して多値Ｄ
ＲＡＭチップの外部に出力される。
のデータは、図示しない出力バッファを経由して多値Ｄ
ＲＡＭチップの外部に出力される。
【００４９】次にメモリセルからのデータ読み出し後の
再書き込み動作について、図３に基づいて説明する。こ
の再書き込みは、トランジスタ５−１〜５−１２によっ
て、図４に示すように先にメモリセルから読み出された
電位と等しい電位がセンスアンプ領域からビット線対Ｂ
Ｌ、／ＢＬへ送られることにより行われる。例えば、先
にメモリセルから（１／３）ＶＣＣのデータが読み出さ
れた場合を考える。この場合、ＢＬ側の６個のトランジ
スタ５−１〜５−６のうち、Ｐチャネルのトランジスタ
５−１とＮチャネルのトランジスタ５−２のゲート電極
にはＶＣＣが加わるが、残りのトランジスタのゲート電
極にはＶＳＳが加わる。従って、トランジスタ５−２、
５−３がオンし、両トランジスタ５−２、５−３を介し
て（１／３）ＶＣＣの電位が信号線３−１に伝わる。こ
の時、書き込み制御信号ＶＲＷは昇圧されてＶＣＣより
も高いＶＰＰとなっており、書き込み制御用のトランジ
スタ４−１はオンしているので、信号線３−１まで伝わ
っている（１／３）ＶＣＣの電位がトランジスタ４−１
を介してビット線ＢＬに伝達され、メモリセルＭＣに供
給されて書き込まれる。この後、ワード線ＷＬの電位Ｖ
ＷＬがＶＳＳに落ち、メモリセルＭＣは（１／３）ＶＣ
Ｃの電位を保持する。
再書き込み動作について、図３に基づいて説明する。こ
の再書き込みは、トランジスタ５−１〜５−１２によっ
て、図４に示すように先にメモリセルから読み出された
電位と等しい電位がセンスアンプ領域からビット線対Ｂ
Ｌ、／ＢＬへ送られることにより行われる。例えば、先
にメモリセルから（１／３）ＶＣＣのデータが読み出さ
れた場合を考える。この場合、ＢＬ側の６個のトランジ
スタ５−１〜５−６のうち、Ｐチャネルのトランジスタ
５−１とＮチャネルのトランジスタ５−２のゲート電極
にはＶＣＣが加わるが、残りのトランジスタのゲート電
極にはＶＳＳが加わる。従って、トランジスタ５−２、
５−３がオンし、両トランジスタ５−２、５−３を介し
て（１／３）ＶＣＣの電位が信号線３−１に伝わる。こ
の時、書き込み制御信号ＶＲＷは昇圧されてＶＣＣより
も高いＶＰＰとなっており、書き込み制御用のトランジ
スタ４−１はオンしているので、信号線３−１まで伝わ
っている（１／３）ＶＣＣの電位がトランジスタ４−１
を介してビット線ＢＬに伝達され、メモリセルＭＣに供
給されて書き込まれる。この後、ワード線ＷＬの電位Ｖ
ＷＬがＶＳＳに落ち、メモリセルＭＣは（１／３）ＶＣ
Ｃの電位を保持する。
【００５０】なお、チップ外部からの書き込みについて
は、図６に示すような変換回路を用いて、２ビットの信
号Ｄ１、Ｄ２（／Ｄ１、／Ｄ２）を先の図４に示すよう
な信号に変換し、Ｉ／Ｏ線対を通じて３個のセンスアン
プに与える。この後は再書き込みの場合と同様である。
は、図６に示すような変換回路を用いて、２ビットの信
号Ｄ１、Ｄ２（／Ｄ１、／Ｄ２）を先の図４に示すよう
な信号に変換し、Ｉ／Ｏ線対を通じて３個のセンスアン
プに与える。この後は再書き込みの場合と同様である。
【００５１】図６の変換回路は、２個のＮＡＮＤゲート
２１、２２、２個のＮＯＲゲート２３、２４及び４個の
インバータ２５〜２８とから構成されている。そして、
ＮＡＮＤゲート２１には信号Ｄ１とＤ２が供給され、こ
のＮＡＮＤゲート２１の出力をインバータ２５で反転す
ることによりＩ／Ｏ３に与えるべき信号が作られる。Ｎ
ＯＲゲート２３には信号／Ｄ１と／Ｄ２が供給され、こ
のＮＯＲゲート２３の出力をインバータ２６で反転する
ことにより／（Ｉ／Ｏ３）に与えるべき信号が作られ
る。また、信号Ｄ２と／Ｄ２はそのままＩ／Ｏ２、／
（Ｉ／Ｏ２）に与えられる。ＮＯＲゲート２４には信号
Ｄ１とＤ２が供給され、このＮＯＲゲート２４の出力を
インバータ２７で反転することによりＩ／Ｏ１に与える
べき信号が作られる。ＮＡＮＤゲート２２には信号／Ｄ
１と／Ｄ２が供給され、このＮＡＮＤゲート２２の出力
をインバータ２８で反転することにより／（Ｉ／Ｏ１）
に与えるべき信号が作られる。
２１、２２、２個のＮＯＲゲート２３、２４及び４個の
インバータ２５〜２８とから構成されている。そして、
ＮＡＮＤゲート２１には信号Ｄ１とＤ２が供給され、こ
のＮＡＮＤゲート２１の出力をインバータ２５で反転す
ることによりＩ／Ｏ３に与えるべき信号が作られる。Ｎ
ＯＲゲート２３には信号／Ｄ１と／Ｄ２が供給され、こ
のＮＯＲゲート２３の出力をインバータ２６で反転する
ことにより／（Ｉ／Ｏ３）に与えるべき信号が作られ
る。また、信号Ｄ２と／Ｄ２はそのままＩ／Ｏ２、／
（Ｉ／Ｏ２）に与えられる。ＮＯＲゲート２４には信号
Ｄ１とＤ２が供給され、このＮＯＲゲート２４の出力を
インバータ２７で反転することによりＩ／Ｏ１に与える
べき信号が作られる。ＮＡＮＤゲート２２には信号／Ｄ
１と／Ｄ２が供給され、このＮＡＮＤゲート２２の出力
をインバータ２８で反転することにより／（Ｉ／Ｏ１）
に与えるべき信号が作られる。
【００５２】ここで、前記トランジスタ１−１、１−２
が電荷転送デバイスとして機能することについて説明す
る。セルキャパシタ電荷を大きな容量を持つデータ線に
移動させる場合には信号電圧が小さくなることは良く知
られている。そこで、もしデータ線に移動させた信号電
荷を小さな容量を持つノードに移し変えれば、結局大き
な信号電圧が得られる。これが電荷転送デバイスの原理
である。
が電荷転送デバイスとして機能することについて説明す
る。セルキャパシタ電荷を大きな容量を持つデータ線に
移動させる場合には信号電圧が小さくなることは良く知
られている。そこで、もしデータ線に移動させた信号電
荷を小さな容量を持つノードに移し変えれば、結局大き
な信号電圧が得られる。これが電荷転送デバイスの原理
である。
【００５３】本例ではセルキャパシタＣの電荷がビット
線ＢＬに読み出されると、トランジスタ１−１からメモ
リセル領域側のビット線ＢＬの電位が低下し、それに伴
ってトランジスタ１−１がオンし、トランジスタ１−１
のセンスアンプ側とメモリセル領域側との間でビット線
上を電荷が移動し、こうした電荷の移動は再びトランジ
スタ１−１がオフするまで続く。従って、メモリセルか
ら読み出された信号電荷は全てセンスアンプ領域側のビ
ット線ＢＬに移動する。
線ＢＬに読み出されると、トランジスタ１−１からメモ
リセル領域側のビット線ＢＬの電位が低下し、それに伴
ってトランジスタ１−１がオンし、トランジスタ１−１
のセンスアンプ側とメモリセル領域側との間でビット線
上を電荷が移動し、こうした電荷の移動は再びトランジ
スタ１−１がオフするまで続く。従って、メモリセルか
ら読み出された信号電荷は全てセンスアンプ領域側のビ
ット線ＢＬに移動する。
【００５４】このように上記実施の形態の多値ＤＲＡＭ
によれば、参照電位とセンスアンプとを複数用意し、メ
モリセルＭＣを選択するワード線ＷＬの電位を一度に上
昇させてデータを読み出し、複数のセンスアンプで並列
的に比較増幅を行うようにしているので、高速化が可能
である。また、３つのセンスアンプを一本のビット線中
に分散して配置するのではなく、センスアンプ領域に集
中配置させているので、電荷転送デバイスを使用するこ
とができるようになった。ここで、この電荷転送デバイ
スでは微小電位の転送が可能なので、結果として本例で
は微小な多値の電位検出を容易に行うことができる。
によれば、参照電位とセンスアンプとを複数用意し、メ
モリセルＭＣを選択するワード線ＷＬの電位を一度に上
昇させてデータを読み出し、複数のセンスアンプで並列
的に比較増幅を行うようにしているので、高速化が可能
である。また、３つのセンスアンプを一本のビット線中
に分散して配置するのではなく、センスアンプ領域に集
中配置させているので、電荷転送デバイスを使用するこ
とができるようになった。ここで、この電荷転送デバイ
スでは微小電位の転送が可能なので、結果として本例で
は微小な多値の電位検出を容易に行うことができる。
【００５５】なお、複数の再書き込み用電位中、最も高
い電位であるＶＣＣを信号線３−１、３−２に伝達する
Ｎチャネルトランジスタ５−６、５−１２としてＩタイ
プ（Intrinsic-type：しきい値制御のためのチャネルイ
ンプラが行われておらず、０Ｖ近傍のしきい値を持つ）
のトランジスタを使用することによって、このＶＣＣの
値を持つ再書き込み用電位の低下を低減させることがで
きる。さらに、上記トランジスタ５−６、５−１２の他
のＮチャネルトランジスタ５−２、５−４、５−８、５
−１０についてもＩタイプのものを使用することによっ
て、３個のセンスアンプの対称性を保つことができる。
い電位であるＶＣＣを信号線３−１、３−２に伝達する
Ｎチャネルトランジスタ５−６、５−１２としてＩタイ
プ（Intrinsic-type：しきい値制御のためのチャネルイ
ンプラが行われておらず、０Ｖ近傍のしきい値を持つ）
のトランジスタを使用することによって、このＶＣＣの
値を持つ再書き込み用電位の低下を低減させることがで
きる。さらに、上記トランジスタ５−６、５−１２の他
のＮチャネルトランジスタ５−２、５−４、５−８、５
−１０についてもＩタイプのものを使用することによっ
て、３個のセンスアンプの対称性を保つことができる。
【００５６】図７はこの発明の第２の実施の形態に係る
多値ＤＲＡＭにおけるメモリセル領域及びセンスアンプ
領域の概略的な回路構成を示している。図１の多値ＤＲ
ＡＭでは、再書き込み用の電位をビット線に供給するた
めの信号線として、ビット線ＢＬ側の信号線３−１とビ
ット線／ＢＬ側の信号線３−２とに分けていた。
多値ＤＲＡＭにおけるメモリセル領域及びセンスアンプ
領域の概略的な回路構成を示している。図１の多値ＤＲ
ＡＭでは、再書き込み用の電位をビット線に供給するた
めの信号線として、ビット線ＢＬ側の信号線３−１とビ
ット線／ＢＬ側の信号線３−２とに分けていた。
【００５７】この第２の実施の形態では、上記図１中の
２本の信号線の代わりに１本の信号線３を用いるように
したものである。先の２本の信号線を１本にするため
に、この実施の形態では、トランジスタ４−１、４−２
のゲート電極に制御信号Ｖｓｅｌ１、Ｖｓｅ２のそれぞ
れを供給するようにしている。さらに、Ｐチャネルトラ
ンジスタ５−１と信号線３との間にＰチャネルトランジ
スタ５−１３を、Ｐチャネルトランジスタ５−３と信号
線３との間にＰチャネルトランジスタ５−１４を、Ｐチ
ャネルトランジスタ５−５と信号線３との間にＰチャネ
ルトランジスタ５−１５を、Ｎチャネルトランジスタ５
−６と信号線３との間にＮチャネルトランジスタ５−１
６を、Ｐチャネルトランジスタ５−７と信号線３との間
にＰチャネルトランジスタ５−１７を、Ｐチャネルトラ
ンジスタ５−９と信号線３との間にＰチャネルトランジ
スタ５−１８を、Ｐチャネルトランジスタ５−１１と信
号線３との間にＰチャネルトランジスタ５−１９を、Ｎ
チャネルトランジスタ５−１２と信号線３との間にＮチ
ャネルトランジスタ５−２０をそれぞれ挿入し、これら
新たに追加されたトランジスタのゲート電極には制御信
号／Ｖｓｅｌ１、／Ｖｓｅ２のいずれか一方もしくはＶ
ｓｅｌ１、Ｖｓｅ２のいずれか一方を供給するようにし
ている。
２本の信号線の代わりに１本の信号線３を用いるように
したものである。先の２本の信号線を１本にするため
に、この実施の形態では、トランジスタ４−１、４−２
のゲート電極に制御信号Ｖｓｅｌ１、Ｖｓｅ２のそれぞ
れを供給するようにしている。さらに、Ｐチャネルトラ
ンジスタ５−１と信号線３との間にＰチャネルトランジ
スタ５−１３を、Ｐチャネルトランジスタ５−３と信号
線３との間にＰチャネルトランジスタ５−１４を、Ｐチ
ャネルトランジスタ５−５と信号線３との間にＰチャネ
ルトランジスタ５−１５を、Ｎチャネルトランジスタ５
−６と信号線３との間にＮチャネルトランジスタ５−１
６を、Ｐチャネルトランジスタ５−７と信号線３との間
にＰチャネルトランジスタ５−１７を、Ｐチャネルトラ
ンジスタ５−９と信号線３との間にＰチャネルトランジ
スタ５−１８を、Ｐチャネルトランジスタ５−１１と信
号線３との間にＰチャネルトランジスタ５−１９を、Ｎ
チャネルトランジスタ５−１２と信号線３との間にＮチ
ャネルトランジスタ５−２０をそれぞれ挿入し、これら
新たに追加されたトランジスタのゲート電極には制御信
号／Ｖｓｅｌ１、／Ｖｓｅ２のいずれか一方もしくはＶ
ｓｅｌ１、Ｖｓｅ２のいずれか一方を供給するようにし
ている。
【００５８】このような構成において、例えば制御信号
Ｖｓｅｌ１がＨレベルでかつ／Ｖｓｅｌ１がＬレベル
（Ｖｓｅｌ２がＬレベルでかつ／Ｖｓｅｌ２がＨレベ
ル）のときは、トランジスタ４−１、５−１３、５−１
４、５−１５、５−１６がオンし、ＶＳＳ、（１／３）
ＶＣＣ、（２／３）ＶＣＣ、ＶＣＣのうちのいずれか１
つの再書き込み用電位がメモリセル領域のビット線ＢＬ
側に伝えられる。
Ｖｓｅｌ１がＨレベルでかつ／Ｖｓｅｌ１がＬレベル
（Ｖｓｅｌ２がＬレベルでかつ／Ｖｓｅｌ２がＨレベ
ル）のときは、トランジスタ４−１、５−１３、５−１
４、５−１５、５−１６がオンし、ＶＳＳ、（１／３）
ＶＣＣ、（２／３）ＶＣＣ、ＶＣＣのうちのいずれか１
つの再書き込み用電位がメモリセル領域のビット線ＢＬ
側に伝えられる。
【００５９】他方、制御信号Ｖｓｅｌ２がＨレベルでか
つ／Ｖｓｅｌ２がＬレベル（Ｖｓｅｌ１がＬレベルでか
つ／Ｖｓｅｌ１がＨレベル）のときは上記とは逆に、再
書き込み用電位がメモリセル領域のビット線／ＢＬ側に
伝えられる。
つ／Ｖｓｅｌ２がＬレベル（Ｖｓｅｌ１がＬレベルでか
つ／Ｖｓｅｌ１がＨレベル）のときは上記とは逆に、再
書き込み用電位がメモリセル領域のビット線／ＢＬ側に
伝えられる。
【００６０】この実施の形態によれば、図１の場合と同
様の効果が得られる他に、センスアンプ領域を通過する
信号線が１本少なくなるので、レイアウト上有利にな
る。
様の効果が得られる他に、センスアンプ領域を通過する
信号線が１本少なくなるので、レイアウト上有利にな
る。
【００６１】なお、図１の場合と同様に、Ｎチャネルト
ランジスタ５−６、５−１６、５−１２、５−２０とし
てＩタイプのトランジスタを使用することによって、Ｖ
ＣＣの値の再書き込み用電位の低下を低減することがで
きる。さらには、他のＮチャネルトランジスタ５−２、
５−４、５−８、５−１０についてもＩタイプのものを
使用するようにしてもよい。
ランジスタ５−６、５−１６、５−１２、５−２０とし
てＩタイプのトランジスタを使用することによって、Ｖ
ＣＣの値の再書き込み用電位の低下を低減することがで
きる。さらには、他のＮチャネルトランジスタ５−２、
５−４、５−８、５−１０についてもＩタイプのものを
使用するようにしてもよい。
【００６２】図８はこの発明の第３の実施の形態に係る
多値ＤＲＡＭにおけるメモリセル領域及びセンスアンプ
領域の概略的な回路構成を示している。図１に示したも
のでは、再書き込み用電位のうち最も高い電位ＶＣＣ
を、Ｎチャネルトランジスタ５−６、５−１２それぞれ
を介してビット線対ＢＬ、／ＢＬに伝達するようにして
いた。ところが、これらＮチャネルトランジスタのしき
い値をＶｔｈとすると、最高でもＶＣＣ−Ｖｔｈの電位
までしかメモリセルに書き込むことはできない。
多値ＤＲＡＭにおけるメモリセル領域及びセンスアンプ
領域の概略的な回路構成を示している。図１に示したも
のでは、再書き込み用電位のうち最も高い電位ＶＣＣ
を、Ｎチャネルトランジスタ５−６、５−１２それぞれ
を介してビット線対ＢＬ、／ＢＬに伝達するようにして
いた。ところが、これらＮチャネルトランジスタのしき
い値をＶｔｈとすると、最高でもＶＣＣ−Ｖｔｈの電位
までしかメモリセルに書き込むことはできない。
【００６３】そこで、この実施の形態では、前記Ｎチャ
ネルトランジスタ５−６、５−１２の代わりにＰチャネ
ルトランジスタ５−２１、５−２２を設けると共に、か
つ前記図７の場合と同様に１本の信号線３を使用するこ
とを可能にするために、上記各Ｐチャネルトランジスタ
５−２１、５−２２にＰチャネルトランジスタ５−２
３、５−２４を直列に接続し、それぞれ直列接続された
２個のＰチャネルトランジスタを経由してＶＣＣの再書
き込み用電位を信号線３に伝達するようにしたものであ
る。
ネルトランジスタ５−６、５−１２の代わりにＰチャネ
ルトランジスタ５−２１、５−２２を設けると共に、か
つ前記図７の場合と同様に１本の信号線３を使用するこ
とを可能にするために、上記各Ｐチャネルトランジスタ
５−２１、５−２２にＰチャネルトランジスタ５−２
３、５−２４を直列に接続し、それぞれ直列接続された
２個のＰチャネルトランジスタを経由してＶＣＣの再書
き込み用電位を信号線３に伝達するようにしたものであ
る。
【００６４】そして、信号線３に再書き込み用電位ＶＣ
Ｃを伝達する場合、トランジスタ５−２３、または５−
２４のゲート電極に供給される制御信号／Ｖｓｅｌ１、
または／Ｖｓｅｌ２をＬレベルにする。この場合、ＶＣ
Ｃはトランジスタ５−２２、５−２４及び信号線３を経
由してビット線ＢＬ側に伝わることになる。
Ｃを伝達する場合、トランジスタ５−２３、または５−
２４のゲート電極に供給される制御信号／Ｖｓｅｌ１、
または／Ｖｓｅｌ２をＬレベルにする。この場合、ＶＣ
Ｃはトランジスタ５−２２、５−２４及び信号線３を経
由してビット線ＢＬ側に伝わることになる。
【００６５】図９はこの発明の第４の実施の形態に係る
多値ＤＲＡＭの概略的な回路構成を示している。本例は
図１、図７、図８と同様に４値の多値ＤＲＡＭにこの発
明を実施したものであり、先の各実施の形態のもので
は、いずれの場合もセンスアンプ領域をビット線の片側
のみに配置していたが、ここではビット線の両側にセン
スアンプ領域を設けてセンスアンプを両側に分散配置し
ている。この場合、左右のセンスアンプ領域の容量、す
なわち、センスアンプの個数が等しいことが理想である
が、各ビット線対毎のセンスアンプの個数が奇数個の場
合には片側のセンスアンプ領域の容量がセンスアンプ１
個分少なくなる。この例では３個のセンスアンプＳ／Ａ
１〜Ｓ／Ａ３及びその周辺の回路のうち、センスアンプ
Ｓ／Ａ１とＳ／Ａ２及び再書き込み用電位のうちＶＳ
Ｓ、（１／３）ＶＣＣ、（２／３）ＶＣＣを各ビット線
対ＢＬ、／ＢＬに供給するトランジスタ群（図１中のト
ランジスタ５−１〜５−５及び５−７〜５−１１）は右
側のセンスアンプ領域に配置し、センスアンプＳ／Ａ３
及び再書き込み用電位ＶＣＣを各ビット線対ＢＬ、／Ｂ
Ｌに供給するトランジスタ群（図１中のトランジスタ５
−６と５−１２）は左側のセンスアンプ領域に配置して
いる。
多値ＤＲＡＭの概略的な回路構成を示している。本例は
図１、図７、図８と同様に４値の多値ＤＲＡＭにこの発
明を実施したものであり、先の各実施の形態のもので
は、いずれの場合もセンスアンプ領域をビット線の片側
のみに配置していたが、ここではビット線の両側にセン
スアンプ領域を設けてセンスアンプを両側に分散配置し
ている。この場合、左右のセンスアンプ領域の容量、す
なわち、センスアンプの個数が等しいことが理想である
が、各ビット線対毎のセンスアンプの個数が奇数個の場
合には片側のセンスアンプ領域の容量がセンスアンプ１
個分少なくなる。この例では３個のセンスアンプＳ／Ａ
１〜Ｓ／Ａ３及びその周辺の回路のうち、センスアンプ
Ｓ／Ａ１とＳ／Ａ２及び再書き込み用電位のうちＶＳ
Ｓ、（１／３）ＶＣＣ、（２／３）ＶＣＣを各ビット線
対ＢＬ、／ＢＬに供給するトランジスタ群（図１中のト
ランジスタ５−１〜５−５及び５−７〜５−１１）は右
側のセンスアンプ領域に配置し、センスアンプＳ／Ａ３
及び再書き込み用電位ＶＣＣを各ビット線対ＢＬ、／Ｂ
Ｌに供給するトランジスタ群（図１中のトランジスタ５
−６と５−１２）は左側のセンスアンプ領域に配置して
いる。
【００６６】なお、図９では、各センスアンプ及びその
周辺回路である再書き込み電位を供給するトランジスタ
群が、一括してセンスアンプ回路Ｓ／Ａ回路１〜Ｓ／Ａ
回路３として表されている。また、図中のトランジスタ
４−１、４−２は、前記と同様に各センスアンプ領域か
らの多値データをビット線対ＢＬ、／ＢＬに書き込み制
御するためのものであり、この場合、ビット線対ＢＬ、
／ＢＬの右側のセンスアンプ領域に設けられているトラ
ンジスタ４−１、４−２は書き込み制御信号ＶＲＷ１で
制御され、左側のセンスアンプ領域に設けられているト
ランジスタ４−１、４−２は書き込み制御信号ＶＲＷ２
で制御される。
周辺回路である再書き込み電位を供給するトランジスタ
群が、一括してセンスアンプ回路Ｓ／Ａ回路１〜Ｓ／Ａ
回路３として表されている。また、図中のトランジスタ
４−１、４−２は、前記と同様に各センスアンプ領域か
らの多値データをビット線対ＢＬ、／ＢＬに書き込み制
御するためのものであり、この場合、ビット線対ＢＬ、
／ＢＬの右側のセンスアンプ領域に設けられているトラ
ンジスタ４−１、４−２は書き込み制御信号ＶＲＷ１で
制御され、左側のセンスアンプ領域に設けられているト
ランジスタ４−１、４−２は書き込み制御信号ＶＲＷ２
で制御される。
【００６７】また、この場合のように左右にセンスアン
プを分割した場合は、再書き込みの順序も異なってく
る。なぜなら、４値の多値ＤＲＡＭにおいて、ＶＣＣを
再書き込みしようとする場合、図９においてセンスアン
プ回路Ｓ／Ａ回路２のデータが読み出されるビット線側
（参照電位が読み出されるビット線の反対側）は高レベ
ルとなり、また、センスアンプ回路Ｓ／Ａ回路３のデー
タが読み出されるビット線側（参照電位が読み出される
ビット線の反対側）も高レベルとなり、これにより２つ
の再書き込み用電位（２／３）ＶＣＣとＶＣＣがショー
トしてしまい、両再書き込み用電位間で電流が流れてし
まう。そこで、上記トランジスタ４−１、４−２のゲー
ト電極に異なる書き込み制御信号ＶＲＷ１、ＶＲＷ２を
供給し、ＶＲＷ１、ＶＲＷ２の順序で高レベルにするこ
とによって上記再書き込み用電位間の貫通電流の発生を
防止している。
プを分割した場合は、再書き込みの順序も異なってく
る。なぜなら、４値の多値ＤＲＡＭにおいて、ＶＣＣを
再書き込みしようとする場合、図９においてセンスアン
プ回路Ｓ／Ａ回路２のデータが読み出されるビット線側
（参照電位が読み出されるビット線の反対側）は高レベ
ルとなり、また、センスアンプ回路Ｓ／Ａ回路３のデー
タが読み出されるビット線側（参照電位が読み出される
ビット線の反対側）も高レベルとなり、これにより２つ
の再書き込み用電位（２／３）ＶＣＣとＶＣＣがショー
トしてしまい、両再書き込み用電位間で電流が流れてし
まう。そこで、上記トランジスタ４−１、４−２のゲー
ト電極に異なる書き込み制御信号ＶＲＷ１、ＶＲＷ２を
供給し、ＶＲＷ１、ＶＲＷ２の順序で高レベルにするこ
とによって上記再書き込み用電位間の貫通電流の発生を
防止している。
【００６８】図１０は上記図９の多値ＤＲＡＭの変形例
の回路構成を示している。図９のものでは各ビット線対
ＢＬ、／ＢＬの左側のセンスアンプ領域にそれぞれ１個
のセンスアンプを、右側のセンスアンプ領域にそれぞれ
２個のセンスアンプを配置していたが、この変形例のも
のではビット線対ＢＬ、／ＢＬの１個置きに、各ビット
線対ＢＬ、／ＢＬの左側のセンスアンプ領域にはそれぞ
れ１個のセンスアンプを、右側のセンスアンプ領域には
それぞれ２個のセンスアンプを配置し、その間のビット
線対ＢＬ、／ＢＬでは各ビット線対ＢＬ、／ＢＬの左側
のセンスアンプ領域にはそれぞれ２個のセンスアンプ
を、右側のセンスアンプ領域にはそれぞれ１個のセンス
アンプを配置するようにしたものである。
の回路構成を示している。図９のものでは各ビット線対
ＢＬ、／ＢＬの左側のセンスアンプ領域にそれぞれ１個
のセンスアンプを、右側のセンスアンプ領域にそれぞれ
２個のセンスアンプを配置していたが、この変形例のも
のではビット線対ＢＬ、／ＢＬの１個置きに、各ビット
線対ＢＬ、／ＢＬの左側のセンスアンプ領域にはそれぞ
れ１個のセンスアンプを、右側のセンスアンプ領域には
それぞれ２個のセンスアンプを配置し、その間のビット
線対ＢＬ、／ＢＬでは各ビット線対ＢＬ、／ＢＬの左側
のセンスアンプ領域にはそれぞれ２個のセンスアンプ
を、右側のセンスアンプ領域にはそれぞれ１個のセンス
アンプを配置するようにしたものである。
【００６９】図１１はこの発明の第５の実施の形態に係
る多値ＤＲＡＭの概略的な回路構成を示している。本例
は図９に示すようなセンスアンプを分散配置する構成
を、５値の多値ＤＲＡＭに実施したものである。この５
値ＤＲＡＭではセンスアンプが各ビット線対毎に４個必
要となり、これら４個のセンスアンプＳ／Ａ１〜Ｓ／Ａ
４を左右のセンスアンプ領域にそれぞれ２個ずつ均等に
配置している。
る多値ＤＲＡＭの概略的な回路構成を示している。本例
は図９に示すようなセンスアンプを分散配置する構成
を、５値の多値ＤＲＡＭに実施したものである。この５
値ＤＲＡＭではセンスアンプが各ビット線対毎に４個必
要となり、これら４個のセンスアンプＳ／Ａ１〜Ｓ／Ａ
４を左右のセンスアンプ領域にそれぞれ２個ずつ均等に
配置している。
【００７０】また、この５値ＤＲＡＭでは、再書き込み
用電位として、ＶＳＳ、（１／４）ＶＣＣ、（１／２）
ＶＣＣ、（３／４）ＶＣＣ及びＶＣＣの５値が必要であ
り、これら再書き込み用電位を各ビット線対ＢＬ、／Ｂ
Ｌに供給するトランジスタ群（図１中のトランジスタ５
−１〜５−１２に相当するもの）のうち、ＶＳＳ、（１
／４）ＶＣＣ、（１／２）ＶＣＣの各電位を供給するた
めのトランジスタは右側のセンスアンプ領域に、また、
（３／４）ＶＣＣとＶＣＣの両電位を供給するためのト
ランジスタは左側のセンスアンプ領域にそれぞれ配置さ
れる。
用電位として、ＶＳＳ、（１／４）ＶＣＣ、（１／２）
ＶＣＣ、（３／４）ＶＣＣ及びＶＣＣの５値が必要であ
り、これら再書き込み用電位を各ビット線対ＢＬ、／Ｂ
Ｌに供給するトランジスタ群（図１中のトランジスタ５
−１〜５−１２に相当するもの）のうち、ＶＳＳ、（１
／４）ＶＣＣ、（１／２）ＶＣＣの各電位を供給するた
めのトランジスタは右側のセンスアンプ領域に、また、
（３／４）ＶＣＣとＶＣＣの両電位を供給するためのト
ランジスタは左側のセンスアンプ領域にそれぞれ配置さ
れる。
【００７１】本例でも各ビット線対ＢＬ、／ＢＬの左右
両端側にセンスアンプ領域を配置しているので、再書き
込み用電位相互間で貫通電流が発生しないように、左右
のセンスアンプ領域の書き込み制御用のトランジスタ４
−１、４−２のゲート電極には異なる書き込み制御信号
ＶＲＷ１、ＶＲＷ２を供給して、トランジスタ４−１、
４−２が同時に導通しないようしている。
両端側にセンスアンプ領域を配置しているので、再書き
込み用電位相互間で貫通電流が発生しないように、左右
のセンスアンプ領域の書き込み制御用のトランジスタ４
−１、４−２のゲート電極には異なる書き込み制御信号
ＶＲＷ１、ＶＲＷ２を供給して、トランジスタ４−１、
４−２が同時に導通しないようしている。
【００７２】図１２はこの発明の第６の実施の形態に係
る多値ＤＲＡＭの概略的な回路構成を示している。図
９、図１１ではそれぞれ４値ＤＲＡＭ及び５値ＤＲＡＭ
の場合を説明したが、図１２のものはこれを一般化し、
ｎ値（ｎ≧３でかつ奇数）とした場合である。本例で
は、各ビット線対ＢＬ、／ＢＬの右側のセンスアンプ領
域にはセンスアンプ回路Ｓ／Ａ回路１、Ｓ／Ａ回路２、
…Ｓ／Ａ回路（ｎ−１）／２を、左側のセンスアンプ領
域にはセンスアンプ回路Ｓ／Ａ回路（ｎ＋１）／２、…
Ｓ／Ａ回路ｎ−２、Ｓ／Ａ回路ｎ−１をそれぞれ配置し
ている。
る多値ＤＲＡＭの概略的な回路構成を示している。図
９、図１１ではそれぞれ４値ＤＲＡＭ及び５値ＤＲＡＭ
の場合を説明したが、図１２のものはこれを一般化し、
ｎ値（ｎ≧３でかつ奇数）とした場合である。本例で
は、各ビット線対ＢＬ、／ＢＬの右側のセンスアンプ領
域にはセンスアンプ回路Ｓ／Ａ回路１、Ｓ／Ａ回路２、
…Ｓ／Ａ回路（ｎ−１）／２を、左側のセンスアンプ領
域にはセンスアンプ回路Ｓ／Ａ回路（ｎ＋１）／２、…
Ｓ／Ａ回路ｎ−２、Ｓ／Ａ回路ｎ−１をそれぞれ配置し
ている。
【００７３】図１３はこの発明の第７の実施の形態に係
る多値ＤＲＡＭの概略的な回路構成を示している。この
実施の形態では図１２のものと同様にｎ値ＤＲＡＭを一
般化し（ｎ≧３）、かつｎの数を偶数とした場合であ
る。本例では、各ビット線対ＢＬ、／ＢＬの右側のセン
スアンプ領域にはセンスアンプ回路Ｓ／Ａ回路１、Ｓ／
Ａ回路２、…Ｓ／Ａ回路ｎ／２を、左側のセンスアンプ
領域にはセンスアンプ回路Ｓ／Ａ回路ｎ／２＋１、…Ｓ
／Ａ回路ｎ−２、Ｓ／Ａ回路ｎ−１をそれぞれ配置して
いる。
る多値ＤＲＡＭの概略的な回路構成を示している。この
実施の形態では図１２のものと同様にｎ値ＤＲＡＭを一
般化し（ｎ≧３）、かつｎの数を偶数とした場合であ
る。本例では、各ビット線対ＢＬ、／ＢＬの右側のセン
スアンプ領域にはセンスアンプ回路Ｓ／Ａ回路１、Ｓ／
Ａ回路２、…Ｓ／Ａ回路ｎ／２を、左側のセンスアンプ
領域にはセンスアンプ回路Ｓ／Ａ回路ｎ／２＋１、…Ｓ
／Ａ回路ｎ−２、Ｓ／Ａ回路ｎ−１をそれぞれ配置して
いる。
【００７４】なお、この実施の形態の場合にも、先の図
１０と同様に、ビット線対ＢＬ、／ＢＬ１個置きに、各
ビット線対ＢＬ、／ＢＬの左側のセンスアンプ領域には
それぞれ所定の数のセンスアンプを、右側のセンスアン
プ領域にはそれぞれ左側の数よりも１個多くセンスアン
プを配置し、その間のビット線対ＢＬ、／ＢＬでは各ビ
ット線対ＢＬ、／ＢＬの右側のセンスアンプ領域には所
定の数のセンスアンプを、左側のセンスアンプ領域には
それぞれ右側の数よりも１個多くセンスアンプを配置す
るようにしてもよい。
１０と同様に、ビット線対ＢＬ、／ＢＬ１個置きに、各
ビット線対ＢＬ、／ＢＬの左側のセンスアンプ領域には
それぞれ所定の数のセンスアンプを、右側のセンスアン
プ領域にはそれぞれ左側の数よりも１個多くセンスアン
プを配置し、その間のビット線対ＢＬ、／ＢＬでは各ビ
ット線対ＢＬ、／ＢＬの右側のセンスアンプ領域には所
定の数のセンスアンプを、左側のセンスアンプ領域には
それぞれ右側の数よりも１個多くセンスアンプを配置す
るようにしてもよい。
【００７５】図１４は図１２及び図１３におけるセンス
アンプＳ／Ａ１とその周辺の回路の具体的な構成を示し
ている。なお、この図１４において、前記図１中のトラ
ンジスタ１−１、１−２に相当するトランジスタは単に
トランジスタ１として、２−１、２−２、…等に相当す
るトランジスタは単にトランジスタ２として、トランジ
スタ５−１、５−２、…等に相当するトランジスタは単
にトランジスタ５としてそれぞれ示した。また、図１４
において、センス部２９は前記図２に示すものと同様に
トランジスタ８−１〜８−４で構成され、ダミーセル回
路３０は同じく前記図２に示すものと同様にトランジス
タ７−１〜７−４で構成され、Ｉ／Ｏ回路３１は同じく
前記図２に示すものと同様にトランジスタ９−１と９−
２で構成されている。
アンプＳ／Ａ１とその周辺の回路の具体的な構成を示し
ている。なお、この図１４において、前記図１中のトラ
ンジスタ１−１、１−２に相当するトランジスタは単に
トランジスタ１として、２−１、２−２、…等に相当す
るトランジスタは単にトランジスタ２として、トランジ
スタ５−１、５−２、…等に相当するトランジスタは単
にトランジスタ５としてそれぞれ示した。また、図１４
において、センス部２９は前記図２に示すものと同様に
トランジスタ８−１〜８−４で構成され、ダミーセル回
路３０は同じく前記図２に示すものと同様にトランジス
タ７−１〜７−４で構成され、Ｉ／Ｏ回路３１は同じく
前記図２に示すものと同様にトランジスタ９−１と９−
２で構成されている。
【００７６】図１５は図１２及び図１３において、各ビ
ット線対の右側のセンスアンプ領域で最も右側に配置さ
れているセンスアンプＳ／Ａ（ｎ−１）／２（図１２の
奇数の場合）もしくはＳ／Ａ１ｎ／２（図１３の偶数の
場合）とその周辺の回路の具体的な構成を示している。
この場合にも、前記図１中のトランジスタ２−１、２−
２に相当するトランジスタは単にトランジスタ２とし
て、トランジスタ５−１、５−２、…等に相当するトラ
ンジスタは単にトランジスタ５として、トランジスタ６
−１、６−２に相当するトランジスタは単にトランジス
タ６としてそれぞれ示した。また、この場合、一方のプ
リチャージ制御用のトランジスタ６とビット線ＢＬ（ｎ
＋１）／２ａ（奇数）またはＢＬｎ／２ａ（偶数）との
間には制御信号Ｖｓｅｐがゲート電極に供給されるトラ
ンジスタ１０−１が接続され、他方のプリチャージ制御
用のトランジスタ６とビット線／ＢＬ（ｎ＋１）／２ａ
（奇数）または／ＢＬｎ／２ａ（偶数）との間には制御
信号Ｖｓｅｐがゲート電極に供給されるトランジスタ１
０−２が接続されている。なお、この図１５において
も、センス部２９は前記図２に示すものと同様にトラン
ジスタ８−１〜８−４で構成され、ダミーセル回路３０
は同じく前記図２に示すものと同様にトランジスタ７−
１〜７−４で構成され、Ｉ／Ｏ回路３１は同じく前記図
２に示すものと同様にトランジスタ９−１と９−２で構
成されている。
ット線対の右側のセンスアンプ領域で最も右側に配置さ
れているセンスアンプＳ／Ａ（ｎ−１）／２（図１２の
奇数の場合）もしくはＳ／Ａ１ｎ／２（図１３の偶数の
場合）とその周辺の回路の具体的な構成を示している。
この場合にも、前記図１中のトランジスタ２−１、２−
２に相当するトランジスタは単にトランジスタ２とし
て、トランジスタ５−１、５−２、…等に相当するトラ
ンジスタは単にトランジスタ５として、トランジスタ６
−１、６−２に相当するトランジスタは単にトランジス
タ６としてそれぞれ示した。また、この場合、一方のプ
リチャージ制御用のトランジスタ６とビット線ＢＬ（ｎ
＋１）／２ａ（奇数）またはＢＬｎ／２ａ（偶数）との
間には制御信号Ｖｓｅｐがゲート電極に供給されるトラ
ンジスタ１０−１が接続され、他方のプリチャージ制御
用のトランジスタ６とビット線／ＢＬ（ｎ＋１）／２ａ
（奇数）または／ＢＬｎ／２ａ（偶数）との間には制御
信号Ｖｓｅｐがゲート電極に供給されるトランジスタ１
０−２が接続されている。なお、この図１５において
も、センス部２９は前記図２に示すものと同様にトラン
ジスタ８−１〜８−４で構成され、ダミーセル回路３０
は同じく前記図２に示すものと同様にトランジスタ７−
１〜７−４で構成され、Ｉ／Ｏ回路３１は同じく前記図
２に示すものと同様にトランジスタ９−１と９−２で構
成されている。
【００７７】図１６は図１２及び図１３において、各ビ
ット線対の左側のセンスアンプ領域で最も左側に配置さ
れているセンスアンプＳ／Ａ（ｎ−１）（図１２の奇数
の場合と図１３の偶数の場合の両方）とその周辺の回路
の具体的な構成を示している。この場合にも、前記図１
中のトランジスタ２−１、２−２に相当するトランジス
タは単にトランジスタ２として、トランジスタ５−１、
５−２、…等に相当するトランジスタは単にトランジス
タ５として、トランジスタ６−１、６−２に相当するト
ランジスタは単にトランジスタ６としてそれぞれ示し
た。また、この場合、一方のプリチャージ制御用のトラ
ンジスタ６とビット線ＢＬ（ｎ−１）ａとの間には制御
信号Ｖｓｅｐがゲート電極に供給されるＮチャネルトラ
ンジスタ１０−１が接続され、他方のプリチャージ制御
用のトランジスタ６とビット線／ＢＬ （ｎ−１）ａと
の間には制御信号Ｖｓｅｐがゲート電極に供給されるＮ
チャネルトランジスタ１０−２が接続されている。
ット線対の左側のセンスアンプ領域で最も左側に配置さ
れているセンスアンプＳ／Ａ（ｎ−１）（図１２の奇数
の場合と図１３の偶数の場合の両方）とその周辺の回路
の具体的な構成を示している。この場合にも、前記図１
中のトランジスタ２−１、２−２に相当するトランジス
タは単にトランジスタ２として、トランジスタ５−１、
５−２、…等に相当するトランジスタは単にトランジス
タ５として、トランジスタ６−１、６−２に相当するト
ランジスタは単にトランジスタ６としてそれぞれ示し
た。また、この場合、一方のプリチャージ制御用のトラ
ンジスタ６とビット線ＢＬ（ｎ−１）ａとの間には制御
信号Ｖｓｅｐがゲート電極に供給されるＮチャネルトラ
ンジスタ１０−１が接続され、他方のプリチャージ制御
用のトランジスタ６とビット線／ＢＬ （ｎ−１）ａと
の間には制御信号Ｖｓｅｐがゲート電極に供給されるＮ
チャネルトランジスタ１０−２が接続されている。
【００７８】図１７は図１２及び図１３において、各ビ
ット線対の左側のセンスアンプ領域で最も右側に配置さ
れているセンスアンプＳ／Ａ（ｎ＋１）／２（図１２の
奇数の場合）もしくはＳ／Ａ（ｎ／２）＋１と（図１３
の偶数の場合）とその周辺の回路を構成を示している。
この場合にも、前記図１中のトランジスタ１−１、１−
２に相当するトランジスタは単にトランジスタ１とし
て、トランジスタ２−１、２−２に相当するトランジス
タは単にトランジスタ２として、トランジスタ５−１、
５−２、…等に相当するトランジスタは単にトランジス
タ５としてそれぞれ示した。
ット線対の左側のセンスアンプ領域で最も右側に配置さ
れているセンスアンプＳ／Ａ（ｎ＋１）／２（図１２の
奇数の場合）もしくはＳ／Ａ（ｎ／２）＋１と（図１３
の偶数の場合）とその周辺の回路を構成を示している。
この場合にも、前記図１中のトランジスタ１−１、１−
２に相当するトランジスタは単にトランジスタ１とし
て、トランジスタ２−１、２−２に相当するトランジス
タは単にトランジスタ２として、トランジスタ５−１、
５−２、…等に相当するトランジスタは単にトランジス
タ５としてそれぞれ示した。
【００７９】図１７において特徴的なのは、ビット線対
ＢＬ｛（ｎ＋１）／２｝ａ（奇数）もしくはＢＬ｛（ｎ
／２）＋１｝ａ（偶数）と／ＢＬ｛（ｎ＋１）／２｝ａ
（奇数）もしくは／ＢＬ｛（ｎ／２）＋１｝ａ（偶数）
それぞれにダミーのＰチャネルトランジスタ３２−１、
３２−２のゲート電極を接続していることである。この
Ｐチャネルトランジスタ３２−１、３２−２は、各セン
スアンプ相互間で容量を揃えることを目的としている。
なお、これら各Ｐチャネルトランジスタ３２−１、３２
−２のソース、ドレインは所定電位に接続されている。
ＢＬ｛（ｎ＋１）／２｝ａ（奇数）もしくはＢＬ｛（ｎ
／２）＋１｝ａ（偶数）と／ＢＬ｛（ｎ＋１）／２｝ａ
（奇数）もしくは／ＢＬ｛（ｎ／２）＋１｝ａ（偶数）
それぞれにダミーのＰチャネルトランジスタ３２−１、
３２−２のゲート電極を接続していることである。この
Ｐチャネルトランジスタ３２−１、３２−２は、各セン
スアンプ相互間で容量を揃えることを目的としている。
なお、これら各Ｐチャネルトランジスタ３２−１、３２
−２のソース、ドレインは所定電位に接続されている。
【００８０】図１８は上記図１４ないし図１７中のセン
ス部２９の詳細な回路構成を示している。このセンスア
ンプは前記図２に示されたものと同様の構成であり、Ｐ
チャネルトランジスタ８−１、８−２とＮチャネルトラ
ンジスタ８−３、８−４とからなる２個のＣＭＯＳイン
バータの入出力間を交差接続して構成された単純なフリ
ップフロップである。
ス部２９の詳細な回路構成を示している。このセンスア
ンプは前記図２に示されたものと同様の構成であり、Ｐ
チャネルトランジスタ８−１、８−２とＮチャネルトラ
ンジスタ８−３、８−４とからなる２個のＣＭＯＳイン
バータの入出力間を交差接続して構成された単純なフリ
ップフロップである。
【００８１】図１９は上記図１４ないし図１７中のダミ
ーセル回路３０の詳細な回路構成を示している。このダ
ミーセル回路は前記図２に示されたものと同様の構成で
あり、トランジスタ７−１〜７−４で構成されている。
また、このダミーセル回路を介して供給される参照電位
ＶＤＣＸ（１≦Ｘ≦ｎ−１）の値は下記の１式で与えら
れる。
ーセル回路３０の詳細な回路構成を示している。このダ
ミーセル回路は前記図２に示されたものと同様の構成で
あり、トランジスタ７−１〜７−４で構成されている。
また、このダミーセル回路を介して供給される参照電位
ＶＤＣＸ（１≦Ｘ≦ｎ−１）の値は下記の１式で与えら
れる。
【００８２】
【数１】
【００８３】図２０は上記図１４ないし図１７中のＩ／
Ｏ回路３１の詳細な回路構成を示している。このＩ／Ｏ
回路も前記図２に示されたものと同様の構成であり、ゲ
ート電極にカラム選択信号ＣＳＬが供給されるカラム選
択用のトランジスタ９−１、９−２で構成されている。
Ｏ回路３１の詳細な回路構成を示している。このＩ／Ｏ
回路も前記図２に示されたものと同様の構成であり、ゲ
ート電極にカラム選択信号ＣＳＬが供給されるカラム選
択用のトランジスタ９−１、９−２で構成されている。
【００８４】図２１はこの発明の第８の実施の形態に係
る多値ＤＲＡＭの概略的な回路構成を示している。先に
説明した第１ないし第７の各実施の形態では、各ビット
線対毎にそれぞれ１組のセンスアンプＳ／Ａ１〜Ｓ／Ａ
（ｎ−１）を設けるようにしているが、本例では複数の
ビット線対に対して共通に１組のセンスアンプを設け、
この１組のセンスアンプを複数のビット線対で共通に使
用するようにしたものである。このため、ビット線対と
右側のセンスアンプ領域との間及びビット線対と左側の
センスアンプ領域との間にそれぞれ複数のＮチャネルト
ランジスタ３３からなる時分割用トランジスタ領域を設
け、各時分割用トランジスタのゲート電極に供給される
制御信号ＶＴＳ１〜ＶＴＳｋを順次選択していくこと
で、１組のセンスアンプを時分割的に使用している。な
お、図では一例としてトランジスタ３３−１〜３３−６
及びＶＴＳ１〜ＶＴＳ３からなる時分割用トランジスタ
領域が設けられ、各センスアンプ回路Ｓ／Ａ回路１〜Ｓ
／Ａ回路３を３組のビット線対で共有する４値ＤＲＡＭ
の場合を示している。また、各トランジスタ４は、前記
図１中のトランジスタ４−１、４−２に相当しており、
前記信号線３−１、３−２からの再書き込み用電位を対
応するビット線対に供給するために、ゲート電極には制
御信号ＶＲＷ１〜ＶＲＷ３（メモリセル領域と右側のセ
ンスアンプ領域との間に設けられているトランジスタ
４）もしくはＶＲＷ１′〜ＶＲＷ３′（メモリセル領域
と左側のセンスアンプ領域との間に設けられているトラ
ンジスタ４）のうちいずれか１つが供給される。また、
図９の場合と同様にメモリセル領域の両側にセンスアン
プを配置しているので、ここでも同様に上記制御信号Ｖ
ＲＷ１〜ＶＲＷ３はＶＲＷ１、ＶＲＷ２、ＶＲＷ３、ま
たＶＲＷ１′〜ＶＲＷ３′は、ＶＲＷ１′、ＶＲＷ
２′、ＶＲＷ３′の順序でＨレベルにすることによって
再書き込み用電位間の貫通電流の発生を防止する必要が
ある。
る多値ＤＲＡＭの概略的な回路構成を示している。先に
説明した第１ないし第７の各実施の形態では、各ビット
線対毎にそれぞれ１組のセンスアンプＳ／Ａ１〜Ｓ／Ａ
（ｎ−１）を設けるようにしているが、本例では複数の
ビット線対に対して共通に１組のセンスアンプを設け、
この１組のセンスアンプを複数のビット線対で共通に使
用するようにしたものである。このため、ビット線対と
右側のセンスアンプ領域との間及びビット線対と左側の
センスアンプ領域との間にそれぞれ複数のＮチャネルト
ランジスタ３３からなる時分割用トランジスタ領域を設
け、各時分割用トランジスタのゲート電極に供給される
制御信号ＶＴＳ１〜ＶＴＳｋを順次選択していくこと
で、１組のセンスアンプを時分割的に使用している。な
お、図では一例としてトランジスタ３３−１〜３３−６
及びＶＴＳ１〜ＶＴＳ３からなる時分割用トランジスタ
領域が設けられ、各センスアンプ回路Ｓ／Ａ回路１〜Ｓ
／Ａ回路３を３組のビット線対で共有する４値ＤＲＡＭ
の場合を示している。また、各トランジスタ４は、前記
図１中のトランジスタ４−１、４−２に相当しており、
前記信号線３−１、３−２からの再書き込み用電位を対
応するビット線対に供給するために、ゲート電極には制
御信号ＶＲＷ１〜ＶＲＷ３（メモリセル領域と右側のセ
ンスアンプ領域との間に設けられているトランジスタ
４）もしくはＶＲＷ１′〜ＶＲＷ３′（メモリセル領域
と左側のセンスアンプ領域との間に設けられているトラ
ンジスタ４）のうちいずれか１つが供給される。また、
図９の場合と同様にメモリセル領域の両側にセンスアン
プを配置しているので、ここでも同様に上記制御信号Ｖ
ＲＷ１〜ＶＲＷ３はＶＲＷ１、ＶＲＷ２、ＶＲＷ３、ま
たＶＲＷ１′〜ＶＲＷ３′は、ＶＲＷ１′、ＶＲＷ
２′、ＶＲＷ３′の順序でＨレベルにすることによって
再書き込み用電位間の貫通電流の発生を防止する必要が
ある。
【００８５】本例では、前記図１の場合と同様の効果が
得られる他に、ビット線のピッチに対して面積の大きな
センスアンプを１組配置すればよいので、高集積化を達
成することができるという効果がさらに得られる。
得られる他に、ビット線のピッチに対して面積の大きな
センスアンプを１組配置すればよいので、高集積化を達
成することができるという効果がさらに得られる。
【００８６】図２２はこの発明の第９の実施の形態に係
る多値ＤＲＡＭの概略的な回路構成を示している。な
お、本例は３値情報記憶方式の多値ＤＲＡＭであり、セ
ルデータとしてＶＳＳ、（１／２）ＶＣＣ、ＶＣＣの電
位が書き込まれる。
る多値ＤＲＡＭの概略的な回路構成を示している。な
お、本例は３値情報記憶方式の多値ＤＲＡＭであり、セ
ルデータとしてＶＳＳ、（１／２）ＶＣＣ、ＶＣＣの電
位が書き込まれる。
【００８７】本例の多値ＤＲＡＭでは、１カラム当たり
例えば２５６ロウが割り当てられており、図２２ではそ
のうちの１カラム分が示されている。図示するように、
Ｎチャネルトランジスタ４１−１、４１−２及び４１−
３、４１−４を境に、左右両側にはそれぞれメモリセル
領域が配置され、中央にはセンスアンプ領域が配置され
ている。上記トランジスタ４１−１、４１−２、４１−
３、４１−４はそれぞれ図１中の前記トランジスタ１−
１、１−２等と同様に電荷転送デバイスとして作用する
ものであり、左右両側のメモリセル領域から読み出され
た微小電荷を、中央のセンスアンプ領域に残らず転送す
る機能を有するものであり、トランジスタ４１−１、４
１−２の各ゲート電極にはデータ転送制御信号ＶφＴ１
が、トランジスタ４１−３、４１−４の各ゲート電極に
はデータ転送制御信号ＶφＴ２がそれぞれ供給される。
例えば２５６ロウが割り当てられており、図２２ではそ
のうちの１カラム分が示されている。図示するように、
Ｎチャネルトランジスタ４１−１、４１−２及び４１−
３、４１−４を境に、左右両側にはそれぞれメモリセル
領域が配置され、中央にはセンスアンプ領域が配置され
ている。上記トランジスタ４１−１、４１−２、４１−
３、４１−４はそれぞれ図１中の前記トランジスタ１−
１、１−２等と同様に電荷転送デバイスとして作用する
ものであり、左右両側のメモリセル領域から読み出され
た微小電荷を、中央のセンスアンプ領域に残らず転送す
る機能を有するものであり、トランジスタ４１−１、４
１−２の各ゲート電極にはデータ転送制御信号ＶφＴ１
が、トランジスタ４１−３、４１−４の各ゲート電極に
はデータ転送制御信号ＶφＴ２がそれぞれ供給される。
【００８８】左側のメモリセル領域ではビット線対ＢＬ
１、／ＢＬ１及びワード線ＷＬが交差するように設けら
れており、さらに各ビット線ＢＬ１、／ＢＬ１とワード
線ＷＬとの各交点には、選択用のトランジスタＳＴとセ
ルキャパシタＣとからなるＤＲＡＭメモリセルＭＣがそ
れぞれ配置されている。一方、右側のメモリセル領域に
はビット線対ＢＬ２、／ＢＬ２が設けられており、この
ビット線対ＢＬ２、／ＢＬ２と図示しないワード線との
各交点にもＤＲＡＭメモリセルがそれぞれ配置されてい
る。なお、各ビット線ＢＬ１、／ＢＬ１、ＢＬ２、／Ｂ
Ｌ２とこれらにそれぞれ接続されたメモリセルＭＣの容
量の和は、左右両側のメモリセル領域で実質的に等しく
なるように設定されている。
１、／ＢＬ１及びワード線ＷＬが交差するように設けら
れており、さらに各ビット線ＢＬ１、／ＢＬ１とワード
線ＷＬとの各交点には、選択用のトランジスタＳＴとセ
ルキャパシタＣとからなるＤＲＡＭメモリセルＭＣがそ
れぞれ配置されている。一方、右側のメモリセル領域に
はビット線対ＢＬ２、／ＢＬ２が設けられており、この
ビット線対ＢＬ２、／ＢＬ２と図示しないワード線との
各交点にもＤＲＡＭメモリセルがそれぞれ配置されてい
る。なお、各ビット線ＢＬ１、／ＢＬ１、ＢＬ２、／Ｂ
Ｌ２とこれらにそれぞれ接続されたメモリセルＭＣの容
量の和は、左右両側のメモリセル領域で実質的に等しく
なるように設定されている。
【００８９】本例が図１のものと異なっているところ
は、多値データの再書き込みが、後に説明するように、
ビット線にセンスアンプによって充電した電荷の容量分
割によって行われることである。このため、前記図１中
の多値データをビット線対ＢＬ、／ＢＬに書き込み制御
するためのトランジスタ４−１、４−２及びビット線対
ＢＬ、／ＢＬにメモリセルの再書き込み用電位を与える
トランジスタ５−１〜５−１２それぞれに相当するもの
は設けられていない。すなわち、センスアンプ領域に
は、上記トランジスタ４１−１、４１−２によって一方
のビット線対ＢＬ１、／ＢＬ１と分離されるビット線対
ＢＬ１ａ、／ＢＬ１ａ相互間に接続されたセンスアンプ
Ｓ／Ａ１と、上記トランジスタ４１−３、４１−４によ
って他方のビット線対ＢＬ２、／ＢＬ２と分離されるビ
ット線対ＢＬ２ａ、／ＢＬ２ａ相互間に接続されたセン
スアンプＳ／Ａ２と、上記ビット線ＢＬ１ａとビット線
ＢＬ２ａとの間に接続されゲート電極に制御信号Ｖｓｅ
ｐが供給されるＮチャネルトランジスタ４２−１と、上
記ビット線／ＢＬ１ａとビット線／ＢＬ２ａとの間に接
続されゲート電極に制御信号Ｖｓｅｐが供給されるＮチ
ャネルトランジスタ４２−２が設けられている。なお、
図示しないが、センスアンプ領域にはこの他にダミーセ
ル回路、Ｉ／Ｏ回路等が設けられている。
は、多値データの再書き込みが、後に説明するように、
ビット線にセンスアンプによって充電した電荷の容量分
割によって行われることである。このため、前記図１中
の多値データをビット線対ＢＬ、／ＢＬに書き込み制御
するためのトランジスタ４−１、４−２及びビット線対
ＢＬ、／ＢＬにメモリセルの再書き込み用電位を与える
トランジスタ５−１〜５−１２それぞれに相当するもの
は設けられていない。すなわち、センスアンプ領域に
は、上記トランジスタ４１−１、４１−２によって一方
のビット線対ＢＬ１、／ＢＬ１と分離されるビット線対
ＢＬ１ａ、／ＢＬ１ａ相互間に接続されたセンスアンプ
Ｓ／Ａ１と、上記トランジスタ４１−３、４１−４によ
って他方のビット線対ＢＬ２、／ＢＬ２と分離されるビ
ット線対ＢＬ２ａ、／ＢＬ２ａ相互間に接続されたセン
スアンプＳ／Ａ２と、上記ビット線ＢＬ１ａとビット線
ＢＬ２ａとの間に接続されゲート電極に制御信号Ｖｓｅ
ｐが供給されるＮチャネルトランジスタ４２−１と、上
記ビット線／ＢＬ１ａとビット線／ＢＬ２ａとの間に接
続されゲート電極に制御信号Ｖｓｅｐが供給されるＮチ
ャネルトランジスタ４２−２が設けられている。なお、
図示しないが、センスアンプ領域にはこの他にダミーセ
ル回路、Ｉ／Ｏ回路等が設けられている。
【００９０】図２３は、図２２におけるセンスアンプ領
域の詳細な回路構成を示している。本例の多値ＤＲＡＭ
は３値ＤＲＡＭなので、上記のようにセンスアンプは２
個設けられており、参照電位ＶＤＣとして例えば各々に
は（１／８）ＶＣＣ、（３／８）ＶＣＣが供給される。
図２３はこのうち（１／８）ＶＣＣの参照電位ＶＤＣが
供給されるセンスアンプＳ／Ａ１及びその周辺の回路を
示している。
域の詳細な回路構成を示している。本例の多値ＤＲＡＭ
は３値ＤＲＡＭなので、上記のようにセンスアンプは２
個設けられており、参照電位ＶＤＣとして例えば各々に
は（１／８）ＶＣＣ、（３／８）ＶＣＣが供給される。
図２３はこのうち（１／８）ＶＣＣの参照電位ＶＤＣが
供給されるセンスアンプＳ／Ａ１及びその周辺の回路を
示している。
【００９１】ビット線ＢＬ１側のセルデータを読み出す
時はビット線／ＢＬ１側にダミーセルデータを読み出
し、逆にビット線／ＢＬ１側のセルデータを読み出す時
はビット線ＢＬ１側にダミーセルデータを読み出す必要
がある。図２３中のＮチャネルトランジスタ４３−１〜
４３−４はこのダミーセルデータの読み出しを行うダミ
ーセル回路を構成している。すなわち、トランジスタ４
３−１と４３−２は直列接続されており、その一端はビ
ット線ＢＬ１（ＢＬ１ａ）に接続され、他端には参照電
位ＶＤＣが供給される。同様に、トランジスタ４３−３
と４３−４は直列接続されており、その一端はビット線
／ＢＬ１（／ＢＬ１ａ）に接続され、他端には参照電位
ＶＤＣが供給される。そして、上記トランジスタ４３−
１のゲート電極はダミーワード線ＤＷＬ２に接続され、
トランジスタ４３−３のゲート電極はダミーワード線Ｄ
ＷＬ１に接続される。トランジスタ４３−２と４３−４
のゲート電極は共に接続されている。
時はビット線／ＢＬ１側にダミーセルデータを読み出
し、逆にビット線／ＢＬ１側のセルデータを読み出す時
はビット線ＢＬ１側にダミーセルデータを読み出す必要
がある。図２３中のＮチャネルトランジスタ４３−１〜
４３−４はこのダミーセルデータの読み出しを行うダミ
ーセル回路を構成している。すなわち、トランジスタ４
３−１と４３−２は直列接続されており、その一端はビ
ット線ＢＬ１（ＢＬ１ａ）に接続され、他端には参照電
位ＶＤＣが供給される。同様に、トランジスタ４３−３
と４３−４は直列接続されており、その一端はビット線
／ＢＬ１（／ＢＬ１ａ）に接続され、他端には参照電位
ＶＤＣが供給される。そして、上記トランジスタ４３−
１のゲート電極はダミーワード線ＤＷＬ２に接続され、
トランジスタ４３−３のゲート電極はダミーワード線Ｄ
ＷＬ１に接続される。トランジスタ４３−２と４３−４
のゲート電極は共に接続されている。
【００９２】センスアンプＳ／Ａ１は、Ｐチャネルトラ
ンジスタ４４−１、４４−２とＮチャネルトランジスタ
４４−３、４４−４とからなる２個のＣＭＯＳインバー
タの入出力間を交差接続して構成された単純なフリップ
フロップであり、Ｐチャネルトランジスタ４４−１、４
４−２の共通ソースに供給される電位ＶＰＮＯＤＥをＨ
レベルに設定し、かつＮチャネルトランジスタ４４−
３、４４−４の共通ソースに供給される電位ＶＮＮＯＤ
ＥをＬレベルに設定することによって活性化され、ビッ
ト線対ＢＬ１、／ＢＬ１（ＢＬ１ａ、／ＢＬ１ａ）相互
間の電位差を比較増幅する。そして、ビット線ＢＬ１側
のセルデータを読み出す時は前記トランジスタ４３−３
がオン状態にされて上記参照電位ＶＤＣがビット線／Ｂ
Ｌ１側に読み出され、逆にビット線／ＢＬ１側のセルデ
ータを読み出す時は前記トランジスタ４３−１がオン状
態にされて上記参照電位ＶＤＣがビット線ＢＬ１側に読
み出される。
ンジスタ４４−１、４４−２とＮチャネルトランジスタ
４４−３、４４−４とからなる２個のＣＭＯＳインバー
タの入出力間を交差接続して構成された単純なフリップ
フロップであり、Ｐチャネルトランジスタ４４−１、４
４−２の共通ソースに供給される電位ＶＰＮＯＤＥをＨ
レベルに設定し、かつＮチャネルトランジスタ４４−
３、４４−４の共通ソースに供給される電位ＶＮＮＯＤ
ＥをＬレベルに設定することによって活性化され、ビッ
ト線対ＢＬ１、／ＢＬ１（ＢＬ１ａ、／ＢＬ１ａ）相互
間の電位差を比較増幅する。そして、ビット線ＢＬ１側
のセルデータを読み出す時は前記トランジスタ４３−３
がオン状態にされて上記参照電位ＶＤＣがビット線／Ｂ
Ｌ１側に読み出され、逆にビット線／ＢＬ１側のセルデ
ータを読み出す時は前記トランジスタ４３−１がオン状
態にされて上記参照電位ＶＤＣがビット線ＢＬ１側に読
み出される。
【００９３】さらに、上記センスアンプＳ／Ａ１で比較
増幅されたデータを一対のＩ／Ｏ線Ｉ／Ｏ、／（Ｉ／
Ｏ）に選択出力するカラム選択用のＮチャネルトランジ
スタ４５−１、４５−２が設けられている。上記両トラ
ンジスタ４５−１、４５−２のゲート電極にはカラム選
択信号ＣＳＬが供給される。
増幅されたデータを一対のＩ／Ｏ線Ｉ／Ｏ、／（Ｉ／
Ｏ）に選択出力するカラム選択用のＮチャネルトランジ
スタ４５−１、４５−２が設けられている。上記両トラ
ンジスタ４５−１、４５−２のゲート電極にはカラム選
択信号ＣＳＬが供給される。
【００９４】また、上記ビット線対ＢＬ１ａ、／ＢＬ１
ａには、前記ビット線プリチャージ用のトランジスタ６
−１、６−２に相当するＮチャネルトランジスタ４６−
１、４６−２が接続されている。さらに、上記プリチャ
ージ用のトランジスタ４６−１、４６−２とビット線対
ＢＬ１ａ、／ＢＬ１ａとの間には、ゲート電極に制御信
号Ｖｓｅｐが供給されるＮチャネルトランジスタ４７−
１、４７−２とが接続されている。
ａには、前記ビット線プリチャージ用のトランジスタ６
−１、６−２に相当するＮチャネルトランジスタ４６−
１、４６−２が接続されている。さらに、上記プリチャ
ージ用のトランジスタ４６−１、４６−２とビット線対
ＢＬ１ａ、／ＢＬ１ａとの間には、ゲート電極に制御信
号Ｖｓｅｐが供給されるＮチャネルトランジスタ４７−
１、４７−２とが接続されている。
【００９５】次に上記のような構成の３値ＤＲＡＭの動
作を、図２４のタイミングチャートに基づいて説明す
る。まず、プリチャージ制御信号ＶＰＲをＶＣＣ以上に
昇圧されたＶＰＰにする。これによってトランジスタ４
６−１、４６−２がオンする。このとき、ＶｓｅｐはＶ
ＰＰ、ＶφＴ１はＶＣＣであり、トランジスタ４２−
１、４２−２及びトランジスタ４１−１、４１−２はオ
ンしているので、トランジスタ４１−１、４１−２のし
きい値をＶｔｈとすると、ビット線対ＢＬ１、／ＢＬ１
の電位ＶＢＬ１はＶＣＣ−Ｖｔｈにプリチャージされて
いる。このプリチャージが完了した時点でＶＰＲをＶＳ
Ｓに下げてトランジスタ４６−１、４６−２をオフす
る。次に選択されたワード線ＷＬの電位ＶＷＬをＶＣＣ
以上に昇圧されたＶＰＰにすることで、左側のメモリセ
ル領域内のメモリセルＭＣからセルデータをビット線Ｂ
Ｌ１に読み出す。この読み出しにより、ビット線ＢＬ１
の電位ＶＢＬ１は読み出されたデータに応じて低下する
が、電荷転送デバイスとして作用するトランジスタ４１
−１、４１−２を通じてセンスアンプ側から電荷がビッ
ト線対ＢＬ１、／ＢＬ１に流れ出る。これはトランジス
タ４１−１、４１−２が再びオフするまで続き、結果的
にメモリセルから読み出された電荷量が全てセンスアン
プ側に移動したことになる。このとき、分離制御信号Ｖ
ｓｅｐは昇圧されたＶＰＰにされており、トランジスタ
４２−１、４２−２はオンしており、２個のセンスアン
プＳ／Ａ１とＳ／Ａ２はビット線対ＢＬ１ａ、／ＢＬ１
ａとＢＬ２ａ、／ＢＬ２ａを介して接続されている。
作を、図２４のタイミングチャートに基づいて説明す
る。まず、プリチャージ制御信号ＶＰＲをＶＣＣ以上に
昇圧されたＶＰＰにする。これによってトランジスタ４
６−１、４６−２がオンする。このとき、ＶｓｅｐはＶ
ＰＰ、ＶφＴ１はＶＣＣであり、トランジスタ４２−
１、４２−２及びトランジスタ４１−１、４１−２はオ
ンしているので、トランジスタ４１−１、４１−２のし
きい値をＶｔｈとすると、ビット線対ＢＬ１、／ＢＬ１
の電位ＶＢＬ１はＶＣＣ−Ｖｔｈにプリチャージされて
いる。このプリチャージが完了した時点でＶＰＲをＶＳ
Ｓに下げてトランジスタ４６−１、４６−２をオフす
る。次に選択されたワード線ＷＬの電位ＶＷＬをＶＣＣ
以上に昇圧されたＶＰＰにすることで、左側のメモリセ
ル領域内のメモリセルＭＣからセルデータをビット線Ｂ
Ｌ１に読み出す。この読み出しにより、ビット線ＢＬ１
の電位ＶＢＬ１は読み出されたデータに応じて低下する
が、電荷転送デバイスとして作用するトランジスタ４１
−１、４１−２を通じてセンスアンプ側から電荷がビッ
ト線対ＢＬ１、／ＢＬ１に流れ出る。これはトランジス
タ４１−１、４１−２が再びオフするまで続き、結果的
にメモリセルから読み出された電荷量が全てセンスアン
プ側に移動したことになる。このとき、分離制御信号Ｖ
ｓｅｐは昇圧されたＶＰＰにされており、トランジスタ
４２−１、４２−２はオンしており、２個のセンスアン
プＳ／Ａ１とＳ／Ａ２はビット線対ＢＬ１ａ、／ＢＬ１
ａとＢＬ２ａ、／ＢＬ２ａを介して接続されている。
【００９６】次に分離制御信号ＶｓｅｐをＶＳＳに、ま
たＶφＴ１もＶＳＳにしてトランジスタ４２−１、４２
−２及び４１−１、４１−２をオフさせ、センスアンプ
Ｓ／Ａ１とＳ／Ａ２を独立させた上でそれぞれビット線
対ＢＬ１ａ、／ＢＬ１ａとＢＬ２ａ、／ＢＬ２ａの電位
差の比較増幅を行う。すなわち、分離制御信号Ｖｓｅｐ
をＶＳＳにした後に、各センスアンプに供給されるＶＰ
ＮＯＤＥをＶＣＣに、ＶＮＮＯＤＥをＶＳＳにして各セ
ンスアンプを活性化し動作させる。ここで、メモリセル
からビット線ＢＬ１に読み出された電荷量を２組のビッ
ト線対に分割して２個の各センスアンプでそれぞれ比較
増幅するので、セルデータに対応した前記３種類の電位
ＶＳＳ、（１／２）ＶＣＣ、ＶＣＣを２で割ったＶＳ
Ｓ、（１／４）ＶＣＣ、（１／２）ＶＣＣの中間の電位
である（１／８）ＶＣＣと（３／８）ＶＣＣをダミーセ
ルに記憶させておく。なお、図２３において、このダミ
ーセルは、前記トランジスタ４３−１と４３−２の直列
接続点に寄生的に存在しているキャパシタ及び前記トラ
ンジスタ４３−３と４３−４の直列接続点に寄生的に存
在しているキャパシタからそれぞれ構成されているが、
上記両寄生キャパシタに替えてキャパシタ素子を接続す
るようにしてもよい。またここでは、ダミーセルの容量
がメモリセルの容量とほぼ同じ場合について示されてい
るが、参照電位ＶＤＣの値はダミーセルの容量に応じて
設定するものとする。例えば、ダミーセルの容量がメモ
リセルの約１／２であれば、２個のセンスアンプの参照
電位ＶＤＣの値はそれぞれ（１／４）ＶＣＣと（３／
４）ＶＣＣとする。
たＶφＴ１もＶＳＳにしてトランジスタ４２−１、４２
−２及び４１−１、４１−２をオフさせ、センスアンプ
Ｓ／Ａ１とＳ／Ａ２を独立させた上でそれぞれビット線
対ＢＬ１ａ、／ＢＬ１ａとＢＬ２ａ、／ＢＬ２ａの電位
差の比較増幅を行う。すなわち、分離制御信号Ｖｓｅｐ
をＶＳＳにした後に、各センスアンプに供給されるＶＰ
ＮＯＤＥをＶＣＣに、ＶＮＮＯＤＥをＶＳＳにして各セ
ンスアンプを活性化し動作させる。ここで、メモリセル
からビット線ＢＬ１に読み出された電荷量を２組のビッ
ト線対に分割して２個の各センスアンプでそれぞれ比較
増幅するので、セルデータに対応した前記３種類の電位
ＶＳＳ、（１／２）ＶＣＣ、ＶＣＣを２で割ったＶＳ
Ｓ、（１／４）ＶＣＣ、（１／２）ＶＣＣの中間の電位
である（１／８）ＶＣＣと（３／８）ＶＣＣをダミーセ
ルに記憶させておく。なお、図２３において、このダミ
ーセルは、前記トランジスタ４３−１と４３−２の直列
接続点に寄生的に存在しているキャパシタ及び前記トラ
ンジスタ４３−３と４３−４の直列接続点に寄生的に存
在しているキャパシタからそれぞれ構成されているが、
上記両寄生キャパシタに替えてキャパシタ素子を接続す
るようにしてもよい。またここでは、ダミーセルの容量
がメモリセルの容量とほぼ同じ場合について示されてい
るが、参照電位ＶＤＣの値はダミーセルの容量に応じて
設定するものとする。例えば、ダミーセルの容量がメモ
リセルの約１／２であれば、２個のセンスアンプの参照
電位ＶＤＣの値はそれぞれ（１／４）ＶＣＣと（３／
４）ＶＣＣとする。
【００９７】図２４はメモリセルＭＣから（１／２）Ｖ
ＣＣのデータが読み出された場合を示しており、２個の
センスアンプＳ／Ａ１、Ｓ／Ａ２が動作して比較増幅を
行った後はビット線ＢＬ１ａの電位ＶＢＬ１ａがＶＣＣ
（／ＢＬ１ａの電位はＶＳＳ）となり、ビット線ＢＬ２
ａの電位ＶＢＬ２ａはＶＳＳ（／ＢＬ２ａの電位はＶＣ
Ｃ）となる。
ＣＣのデータが読み出された場合を示しており、２個の
センスアンプＳ／Ａ１、Ｓ／Ａ２が動作して比較増幅を
行った後はビット線ＢＬ１ａの電位ＶＢＬ１ａがＶＣＣ
（／ＢＬ１ａの電位はＶＳＳ）となり、ビット線ＢＬ２
ａの電位ＶＢＬ２ａはＶＳＳ（／ＢＬ２ａの電位はＶＣ
Ｃ）となる。
【００９８】図２５は、メモリセルからビット線に読み
出されたデータの値とセンスアンプＳ／Ａ１、Ｓ／Ａ２
で比較増幅された後の２組のビット線対ＢＬ１ａ、／Ｂ
Ｌ１ａ、ＢＬ２ａ、／ＢＬ２ａの電位との関係を示して
いる。
出されたデータの値とセンスアンプＳ／Ａ１、Ｓ／Ａ２
で比較増幅された後の２組のビット線対ＢＬ１ａ、／Ｂ
Ｌ１ａ、ＢＬ２ａ、／ＢＬ２ａの電位との関係を示して
いる。
【００９９】また、センスアンプによる比較増幅後は、
前記と同様にカラム選択信号ＣＳＬをＶＣＣにしてカラ
ム選択用のトランジスタ４５−１、４５−２をオンさせ
ることにより、２組のビット線対ＢＬ１ａと／ＢＬ１
ａ、ＢＬ２ａと／ＢＬ２ａに読み出されたデータが２対
のＩ／Ｏ線に出力される。そして、この２対のＩ／Ｏ線
からのデータは、適当な変換回路によって２ビットのデ
ータに変換され、出力バッファを経由してチップ外部に
出力される。
前記と同様にカラム選択信号ＣＳＬをＶＣＣにしてカラ
ム選択用のトランジスタ４５−１、４５−２をオンさせ
ることにより、２組のビット線対ＢＬ１ａと／ＢＬ１
ａ、ＢＬ２ａと／ＢＬ２ａに読み出されたデータが２対
のＩ／Ｏ線に出力される。そして、この２対のＩ／Ｏ線
からのデータは、適当な変換回路によって２ビットのデ
ータに変換され、出力バッファを経由してチップ外部に
出力される。
【０１００】次にメモリセルからのデータ読み出し後の
再書き込み動作について、図２４に基づいて説明する。
データの読み出し後、センスアンプＳ／Ａ１、Ｓ／Ａ２
には、読み出された多値データに応じた比較増幅結果
（Ｌ、Ｌ）（Ｈ、Ｌ）（Ｈ、Ｈ）がそのまま残ってい
る。このとき、トランジスタ４２−１、４２−２はオフ
させたままである。次にＶφＴ１、ＶφＴ２を、ＶＣＣ
よりも高いＶＰＰの電位とする。すなわち、これにより
比較増幅を行った結果としてのＶＣＣ電位またはＶＳＳ
電位がビット線ＢＬ１、ＢＬ２に伝達できるようにな
る。この実施の形態の場合は、センスアンプＳ／Ａ１、
Ｓ／Ａ２の比較増幅結果が（Ｈ、Ｌ）であるので、図２
４に示されるようにビット線ＢＬ１にＶＣＣ、また図示
されていないがビット線ＢＬ２にＶＣＣが伝達される。
再書き込み動作について、図２４に基づいて説明する。
データの読み出し後、センスアンプＳ／Ａ１、Ｓ／Ａ２
には、読み出された多値データに応じた比較増幅結果
（Ｌ、Ｌ）（Ｈ、Ｌ）（Ｈ、Ｈ）がそのまま残ってい
る。このとき、トランジスタ４２−１、４２−２はオフ
させたままである。次にＶφＴ１、ＶφＴ２を、ＶＣＣ
よりも高いＶＰＰの電位とする。すなわち、これにより
比較増幅を行った結果としてのＶＣＣ電位またはＶＳＳ
電位がビット線ＢＬ１、ＢＬ２に伝達できるようにな
る。この実施の形態の場合は、センスアンプＳ／Ａ１、
Ｓ／Ａ２の比較増幅結果が（Ｈ、Ｌ）であるので、図２
４に示されるようにビット線ＢＬ１にＶＣＣ、また図示
されていないがビット線ＢＬ２にＶＣＣが伝達される。
【０１０１】次にＶＰＮＯＤＥをＶＳＳに、ＶＮＮＯＤ
ＥをＶＣＣにして各センスアンプＳ／Ａ１、Ｓ／Ａ２を
非活性とし、ＶｓｅｐをＶＰＰにしてトランジスタ４２
−１、４２−２をオンさせ、ビット線ＢＬ１ａとＢＬ２
ａ及び／ＢＬ１ａと／ＢＬ２ａを接続し、両ビット線対
の電荷を混合させる。そして、電位ＶＷＬをＶＳＳにし
てワード線ＷＬを閉じることにより、メモリセルＭＣに
電荷を蓄えることにより、再書き込みが終了するなお、
チップ外部からの書き込みについては、前記図６に示す
ような変換回路に代る別の変換回路を用いて、２ビット
の信号を図２５に示すような信号に変換し、Ｉ／Ｏ線対
を通じて２個のセンスアンプに与える。この後は再書き
込みの場合と同様である。
ＥをＶＣＣにして各センスアンプＳ／Ａ１、Ｓ／Ａ２を
非活性とし、ＶｓｅｐをＶＰＰにしてトランジスタ４２
−１、４２−２をオンさせ、ビット線ＢＬ１ａとＢＬ２
ａ及び／ＢＬ１ａと／ＢＬ２ａを接続し、両ビット線対
の電荷を混合させる。そして、電位ＶＷＬをＶＳＳにし
てワード線ＷＬを閉じることにより、メモリセルＭＣに
電荷を蓄えることにより、再書き込みが終了するなお、
チップ外部からの書き込みについては、前記図６に示す
ような変換回路に代る別の変換回路を用いて、２ビット
の信号を図２５に示すような信号に変換し、Ｉ／Ｏ線対
を通じて２個のセンスアンプに与える。この後は再書き
込みの場合と同様である。
【０１０２】この実施の形態の３値ＤＲＡＭでは、図１
に比べて再書き込み用電位が不要であり、また、センス
アンプ領域からメモリセル領域にデータを書き込むため
の電位も不要である。さらに、センスアンプ領域からメ
モリセル領域にデータを書き込む際のトランジスタ及び
信号線も不要である。また、センスアンプは１カ所にま
とめて配置されているので、メモリセルからの読み出し
電荷を転送するための電荷転送デバイスを使用すること
ができ、微小な多値データを正確に読み出すことができ
る。
に比べて再書き込み用電位が不要であり、また、センス
アンプ領域からメモリセル領域にデータを書き込むため
の電位も不要である。さらに、センスアンプ領域からメ
モリセル領域にデータを書き込む際のトランジスタ及び
信号線も不要である。また、センスアンプは１カ所にま
とめて配置されているので、メモリセルからの読み出し
電荷を転送するための電荷転送デバイスを使用すること
ができ、微小な多値データを正確に読み出すことができ
る。
【０１０３】
【発明の効果】以上説明したようにこの発明によれば、
高速性を保ちながら、一例として電荷転送型デバイスを
使用することによって微小な多値データの読み出しを行
うことができるダイナミック型半導体記憶装置を提供す
ることができる。
高速性を保ちながら、一例として電荷転送型デバイスを
使用することによって微小な多値データの読み出しを行
うことができるダイナミック型半導体記憶装置を提供す
ることができる。
【図１】この発明の第１の実施の形態に係る多値ＤＲＡ
Ｍにおけるメモリセル領域及びセンスアンプ領域の概略
的な回路構成を示す図。
Ｍにおけるメモリセル領域及びセンスアンプ領域の概略
的な回路構成を示す図。
【図２】図１におけるセンスアンプ領域の詳細な回路構
成を示す図。
成を示す図。
【図３】図１及び図２の多値ＤＲＡＭの動作を説明する
ためのタイミングチャートを示す図。
ためのタイミングチャートを示す図。
【図４】図１及び図２の多値ＤＲＡＭにおいて、メモリ
セルからビット線に読み出されたデータの値とセンスア
ンプで比較増幅された後のビット線対の電位との関係を
示す図。
セルからビット線に読み出されたデータの値とセンスア
ンプで比較増幅された後のビット線対の電位との関係を
示す図。
【図５】図１及び図２の多値ＤＲＡＭにおいて、３対の
Ｉ／Ｏ線に出力されたデータを２ビットの信号に変換す
る回路の一例を示す回路図。
Ｉ／Ｏ線に出力されたデータを２ビットの信号に変換す
る回路の一例を示す回路図。
【図６】図１及び図２の多値ＤＲＡＭにおいて、チップ
外部からデータ書き込みを行う際に使用される変換回路
の一例を示す回路図。
外部からデータ書き込みを行う際に使用される変換回路
の一例を示す回路図。
【図７】この発明の第２の実施の形態に係る多値ＤＲＡ
Ｍにおけるメモリセル領域及びセンスアンプ領域の概略
的な回路構成を示す図。
Ｍにおけるメモリセル領域及びセンスアンプ領域の概略
的な回路構成を示す図。
【図８】この発明の第３の実施の形態に係る多値ＤＲＡ
Ｍにおけるメモリセル領域及びセンスアンプ領域の概略
的な回路構成を示す図。
Ｍにおけるメモリセル領域及びセンスアンプ領域の概略
的な回路構成を示す図。
【図９】この発明の第４の実施の形態に係る多値ＤＲＡ
Ｍの概略的な回路構成を示す図。
Ｍの概略的な回路構成を示す図。
【図１０】上記図９の多値ＤＲＡＭの変形例の回路構成
を示す図。
を示す図。
【図１１】この発明の第５の実施の形態に係る多値ＤＲ
ＡＭの概略的な回路構成を示す図。
ＡＭの概略的な回路構成を示す図。
【図１２】この発明の第６の実施の形態に係る多値ＤＲ
ＡＭの概略的な回路構成を示す図。
ＡＭの概略的な回路構成を示す図。
【図１３】この発明の第７の実施の形態に係る多値ＤＲ
ＡＭの概略的な回路構成を示す図。
ＡＭの概略的な回路構成を示す図。
【図１４】図１２及び図１３におけるセンスアンプとそ
の周辺の回路を構成を示す図。
の周辺の回路を構成を示す図。
【図１５】図１２及び図１３において、各ビット線対の
右側のセンスアンプ領域で最も右側に配置されているセ
ンスアンプとその周辺の回路を構成を示す図。
右側のセンスアンプ領域で最も右側に配置されているセ
ンスアンプとその周辺の回路を構成を示す図。
【図１６】図１２及び図１３において、各ビット線対の
左側のセンスアンプ領域で最も左側に配置されているセ
ンスアンプとその周辺の回路を構成を示す図。
左側のセンスアンプ領域で最も左側に配置されているセ
ンスアンプとその周辺の回路を構成を示す図。
【図１７】図１２及び図１３において、各ビット線対の
左側のセンスアンプ領域で最も右側に配置されているセ
ンスアンプとその周辺の回路を構成を示す図。
左側のセンスアンプ領域で最も右側に配置されているセ
ンスアンプとその周辺の回路を構成を示す図。
【図１８】図１４ないし図１７中のセンスアンプの詳細
な回路構成を示す図。
な回路構成を示す図。
【図１９】図１４ないし図１７中のダミーセル回路の詳
細な回路構成を示す図。
細な回路構成を示す図。
【図２０】図１４ないし図１７中のＩ／Ｏ回路の詳細な
回路構成を示す図。
回路構成を示す図。
【図２１】この発明の第８の実施の形態に係る多値ＤＲ
ＡＭの概略的な回路構成を示す図。
ＡＭの概略的な回路構成を示す図。
【図２２】この発明の第９の実施の形態に係る多値ＤＲ
ＡＭの概略的な回路構成を示す図。
ＡＭの概略的な回路構成を示す図。
【図２３】図２２におけるセンスアンプ領域の詳細な回
路構成を示す図。
路構成を示す図。
【図２４】図２２及び図２３の多値ＤＲＡＭの動作を説
明するためのタイミングチャートを示す図。
明するためのタイミングチャートを示す図。
【図２５】図２２及び図２３の多値ＤＲＡＭにおいて、
メモリセルからビット線に読み出されたデータの値とセ
ンスアンプで比較増幅された後の２組のビット線対の電
位との関係を示す図。
メモリセルからビット線に読み出されたデータの値とセ
ンスアンプで比較増幅された後の２組のビット線対の電
位との関係を示す図。
１−１、１−２…Ｎチャネルトランジスタ、２−１〜２
−６…分離用のＮチャネルトランジスタ、３、３−１、
３−２…信号線、４−１、４−２…書き込み制御用のＮ
チャネルトランジスタ、５−１、５−３、５−５、５−
７、５−９、５−１１…Ｐチャネルトランジスタ、５−
２、５−４、５−６、５−７、５−８、５−１０、５−
１２…Ｎチャネルトランジスタ、５−１３〜５−１５、
５−１７〜５−１９…Ｐチャネルトランジスタ、５−１
６、５−２０、５−２１、５−２２、５−２３、５−２
４…Ｐチャネルトランジスタ、６−１、６−２…ビット
線プリチャージ用のＮチャネルトランジスタ、７−１〜
７−４…Ｎチャネルトランジスタ、８−１、８−２…Ｐ
チャネルトランジスタ、８−３、８−４…Ｎチャネルト
ランジスタ、９−１、９−２…カラム選択用のＮチャネ
ルトランジスタ、１０−１、１０−２…Ｎチャネルトラ
ンジスタ、１１〜１６…ＮＡＮＤゲート、１７〜２０…
インバータ、２１、２２…ＮＡＮＤゲート、２３、２４
…ＮＯＲゲート、２５〜２８…インバータ、２９…セン
ス部、３０…ダミーセル回路、３１…Ｉ／Ｏ回路、３２
−１、３２−２…ダミーのＰチャネルトランジスタ、３
３−１〜３３−６…時分割用のＮチャネルトランジス
タ、４１−１〜４１−４…Ｎチャネルトランジスタ、４
２−１、４２−２…Ｎチャネルトランジスタ、４３−１
〜４３−４…Ｎチャネルトランジスタ、４４−１、４４
−２…Ｐチャネルトランジスタ、４４−３、４４−４…
Ｎチャネルトランジスタ、４５−１、４５−２…カラム
選択用のＮチャネルトランジスタ、４６−１、４６−２
…ビット線プリチャージ用のＮチャネルトランジスタ、
４７−１、４７−２…Ｎチャネルトランジスタ、５０…
電位発生回路、５１…制御信号発生回路、Ｓ／Ａ１〜Ｓ
／Ａ３…センスアンプ ＭＣ…メモリセル、ＳＴ…選択用のトランジスタ、Ｃ…
セルキャパシタ、ＢＬ、／ＢＬ…ビット線、ＷＬ…ワー
ド線、ＤＷＬ１…ダミーワード線。
−６…分離用のＮチャネルトランジスタ、３、３−１、
３−２…信号線、４−１、４−２…書き込み制御用のＮ
チャネルトランジスタ、５−１、５−３、５−５、５−
７、５−９、５−１１…Ｐチャネルトランジスタ、５−
２、５−４、５−６、５−７、５−８、５−１０、５−
１２…Ｎチャネルトランジスタ、５−１３〜５−１５、
５−１７〜５−１９…Ｐチャネルトランジスタ、５−１
６、５−２０、５−２１、５−２２、５−２３、５−２
４…Ｐチャネルトランジスタ、６−１、６−２…ビット
線プリチャージ用のＮチャネルトランジスタ、７−１〜
７−４…Ｎチャネルトランジスタ、８−１、８−２…Ｐ
チャネルトランジスタ、８−３、８−４…Ｎチャネルト
ランジスタ、９−１、９−２…カラム選択用のＮチャネ
ルトランジスタ、１０−１、１０−２…Ｎチャネルトラ
ンジスタ、１１〜１６…ＮＡＮＤゲート、１７〜２０…
インバータ、２１、２２…ＮＡＮＤゲート、２３、２４
…ＮＯＲゲート、２５〜２８…インバータ、２９…セン
ス部、３０…ダミーセル回路、３１…Ｉ／Ｏ回路、３２
−１、３２−２…ダミーのＰチャネルトランジスタ、３
３−１〜３３−６…時分割用のＮチャネルトランジス
タ、４１−１〜４１−４…Ｎチャネルトランジスタ、４
２−１、４２−２…Ｎチャネルトランジスタ、４３−１
〜４３−４…Ｎチャネルトランジスタ、４４−１、４４
−２…Ｐチャネルトランジスタ、４４−３、４４−４…
Ｎチャネルトランジスタ、４５−１、４５−２…カラム
選択用のＮチャネルトランジスタ、４６−１、４６−２
…ビット線プリチャージ用のＮチャネルトランジスタ、
４７−１、４７−２…Ｎチャネルトランジスタ、５０…
電位発生回路、５１…制御信号発生回路、Ｓ／Ａ１〜Ｓ
／Ａ３…センスアンプ ＭＣ…メモリセル、ＳＴ…選択用のトランジスタ、Ｃ…
セルキャパシタ、ＢＬ、／ＢＬ…ビット線、ＷＬ…ワー
ド線、ＤＷＬ１…ダミーワード線。
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(56)参考文献 特開 昭55−14588（ＪＰ，Ａ)
特開 平４−195995（ＪＰ，Ａ)
特開 昭58−137181（ＪＰ，Ａ)
特開 昭63−195896（ＪＰ，Ａ)
特開 昭63−195897（ＪＰ，Ａ)
特開 平１−192083（ＪＰ，Ａ)
特開 昭63−149900（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
G11C 11/56
Claims (23)
- 【請求項１】 それぞれｎ値の情報をｎ値の異なる電位
として記憶し、かつこの記憶された電位を多値信号電荷
としてビット線に読み出すメモリセルを有するメモリセ
ル領域と、 上記ビット線に読み出された多値信号電荷をそれぞれ値
が異なる複数の参照電位とそれぞれ比較増幅する（ｎ−
１）個のセンスアンプ、これらセンスアンプの全てを上
記ビット線に接続した後に、ビット線から切り離しかつ
個々に分離させる制御を行う複数のスイッチからなる第
１スイッチ回路、上記メモリセルへの再書き込みのため
にそれぞれ異なるｎ個の再書き込み用電位を発生する電
位発生回路及び上記ｎ個の再書き込み用電位を前記（ｎ
−１）個のセンスアンプの比較増幅結果に基づいて１本
の信号線に選択的に供給する複数のスイッチからなる第
２スイッチ回路を有するセンスアンプ領域と、 上記ビット線と上記センスアンプ領域との間に接続され
た電位増幅器と、 上記１本の信号線と上記ビット線との間に接続された第
３スイッチ回路とを具備したことを特徴とするダイナミ
ック型半導体記憶装置。 - 【請求項２】 前記電位発生回路で発生される前記ｎ個
の再書き込み用電位のうち最低電位を前記ビット線に選
択的に供給する前記第２のスイッチ回路内のスイッチ
が、前記参照電位のうち最も低い参照電位が供給される
センスアンプの入出力ノードにゲートが接続されたＰチ
ャネルトランジスタで構成されていることを特徴とする
請求項１に記載のダイナミック型半導体記憶装置。 - 【請求項３】 前記電位発生回路で発生される前記ｎ個
の再書き込み用電位のうち、前記最低電位が接地電圧電
位であることを特徴とする請求項２に記載のダイナミッ
ク型半導体記憶装置。 - 【請求項４】 前記電位発生回路で発生される前記ｎ個
の再書き込み用電位のうち最高電位を前記ビット線に選
択的に供給する前記第２のスイッチ回路内のスイッチ
が、前記参照電位のうち最も高い参照電位が供給される
センスアンプの入出力ノードにゲートが接続されたＮチ
ャネルトランジスタで構成されていることを特徴とする
請求項１に記載のダイナミック型半導体記憶装置。 - 【請求項５】 前記電位発生回路で発生される前記ｎ個
の再書き込み用電位のうち、前記最高電位が電源電圧電
位であることを特徴とする請求項４に記載のダイナミッ
ク型半導体記憶装置。 - 【請求項６】 前記ＮチャネルトランジスタがＩタイプ
のトランジスタであることを特徴とする請求項４に記載
のダイナミック型半導体記憶装置。 - 【請求項７】 前記電位発生回路で発生される前記ｎ個
の再書き込み用電位のうち低い方からｘ番目（２≦ｘ≦
ｎ−１）の値を持つ電位を前記ビット線に選択的に供給
する前記第２のスイッチ回路内のスイッチが、前記参照
電位のうち低い方からｘ−１番目の値を持つ参照電位が
供給されるセンスアンプの入出力ノードにゲートが接続
されたＮチャネルトランジスタと、前記参照電位のうち
低い方からｘ番目の値を持つ参照電位が供給されるセン
スアンプの入出力ノードにゲートが接続され、上記Ｎチ
ャネルトランジスタと直列接続されたＰチャネルトラン
ジスタとで構成されていることを特徴とする請求項１に
記載のダイナミック型半導体記憶装置。 - 【請求項８】 前記再書き込み用電位を前記ビット線に
供給する前記第２のスイッチ回路内の前記Ｎチャネルト
ランジスタがＩタイプのトランジスタであることを特徴
とする請求項７に記載のダイナミック型半導体記憶装
置。 - 【請求項９】 前記電位発生回路で発生される前記ｎ個
の再書き込み用電位のうち最低電位を前記信号線に選択
的に供給する前記第２のスイッチ回路内のスイッチが、
前記参照電位のうち最も低い参照電位が供給されるセン
スアンプの入出力ノードにゲートが接続された第１Ｐチ
ャネルトランジスタと、この第１Ｐチャネルトランジス
タと前記信号線との間に接続されスイッチ制御信号で導
通制御される第２Ｐチャネルトランジスタとで構成され
ていることを特徴とする請求項１に記載のダイナミック
型半導体記憶装置。 - 【請求項１０】 前記電位発生回路で発生される前記ｎ
個の再書き込み用電位のうち最高電位を前記信号線に選
択的に供給する前記第２のスイッチ回路内のスイッチ
が、前記参照電位のうち最も高い参照電位が供給される
センスアンプの入出力ノードにゲートが接続された第１
Ｎチャネルトランジスタと、この第１Ｎチャネルトラン
ジスタと前記信号線との間に接続されスイッチ制御信号
で導通制御される第２Ｎチャネルトランジスタとで構成
されていることを特徴とする請求項１に記載のダイナミ
ック型半導体記憶装置。 - 【請求項１１】 前記第１、第２Ｎチャネルトランジス
タがＩタイプのトランジスタであることを特徴とする請
求項１０に記載のダイナミック型半導体記憶装置。 - 【請求項１２】 前記電位発生回路で発生される前記ｎ
個の再書き込み用電位のうち低い方からｘ番目（２≦ｘ
≦ｎ−１）の値を持つ電位を前記ビット線に選択的に供
給する前記第２のスイッチ回路内のスイッチが、前記参
照電位のうち低い方からｘ−１番目の値を持つ参照電位
が供給されるセンスアンプの入出力ノードにゲートが接
続されたＮチャネルトランジスタと、前記参照電位のう
ち低い方からｘ番目の値を持つ参照電位が供給されるセ
ンスアンプの入出力ノードにゲートが接続され、上記Ｎ
チャネルトランジスタと直列接続された第１Ｐチャネル
トランジスタと、この第１Ｐチャネルトランジスタと前
記信号線との間に接続されスイッチ制御信号で導通制御
される第２Ｐチャネルトランジスタとで構成されている
ことを特徴とする請求項１に記載のダイナミック型半導
体記憶装置。 - 【請求項１３】 前記ＮチャネルトランジスタがＩタイ
プのトランジスタであることを特徴とする請求項１２に
記載のダイナミック型半導体記憶装置。 - 【請求項１４】 前記電位発生回路で発生される前記ｎ
個の再書き込み用電位のうち最高電位を前記ビット線に
選択的に供給する前記第２のスイッチ回路内のスイッチ
が、前記参照電位のうち最も高い参照電位が一方の入出
力ノードに供給されるセンスアンプの他方の入出力ノー
ドにゲートが接続された第１Ｐチャネルトランジスタ
と、 この第１Ｐチャネルトランジスタと前記信号線との間に
接続され、スイッチ制御信号で導通制御される第２Ｐチ
ャネルトランジスタとで構成されていることを特徴とす
る請求項１に記載のダイナミック型半導体記憶装置。 - 【請求項１５】 それぞれｎ値の情報をｎ値の異なる電
位として記憶し、かつこの記憶された電位を多値信号電
荷としてビット線に読み出すメモリセルを有するメモリ
セル領域と、 上記ビット線に読み出された多値信号電荷をそれぞれ値
が異なる複数の参照電位とそれぞれ比較増幅する（ｎ−
１）個のセンスアンプ及びこれらセンスアンプの全てを
上記ビット線に接続した後に、ビット線から切り離しか
つ個々に分離させる制御を行う複数のスイッチからなる
第１スイッチ回路を有するセンスアンプ領域と、 上記ビット線と上記センスアンプ領域との間に接続され
た電位増幅器とを具備し、 上記（ｎ−１）個のセンスアンプは上記ビット線の両端
側に分けて配置されていることを特徴とするダイナミッ
ク型半導体記憶装置。 - 【請求項１６】 前記（ｎ−１）個のセンスアンプが偶
数個の場合は、ビット線の両端側に（ｎ−１）／２個ず
つ配置され、 前記（ｎ−１）個のセンスアンプが奇数個の場合は、ビ
ット線の一方端側にはｎ／２個、他方端側には（ｎ／
２）−１個配置されることを特徴とする請求項１５に記
載のダイナミック型半導体記憶装置。 - 【請求項１７】 それぞれ３値の情報を３値の異なる電
位として記憶し、かつこの記憶された電位を３値信号電
荷としてビット線に読み出すメモリセルを有するメモリ
セル領域と、 上記ビット線に読み出された３値信号電荷をそれぞれ値
が異なる２個の参照電位とそれぞれ比較増幅する２個の
センスアンプ及びこの２個のセンスアンプを選択的に接
続し、切り離しを行うスイッチを有するセンスアンプ領
域と、 上記ビット線と上記センスアンプ領域との間に接続され
た電位増幅器とを具備し、 上記メモリセル領域が上記センスアンプ領域の左右両側
に配置されていることを特徴とするダイナミック型半導
体記憶装置。 - 【請求項１８】 前記左右両側のメモリセル領域で、そ
れぞれのビット線の容量及びそれに接続されたメモリセ
ルの容量が略等しいことを特徴とする請求項１７に記載
のダイナミック型半導体記憶装置。 - 【請求項１９】 前記メモリセルからの読み出しの際
に、前記スイッチを導通状態にして前記メモリセルから
の３値信号電荷を前記電位増幅器を通じて前記センスア
ンプ領域に読み出した後に、前記スイッチを非導通状態
にして前記２個のセンスアンプを切り離し、２個のセン
スアンプを独立させて各センスアンプで比較増幅を行う
ことを特徴とする請求項１７または１８に記載のダイナ
ミック型半導体記憶装置。 - 【請求項２０】 前記メモリセルへの書き込みの際に、
前記スイッチを非導通状態にして前記２個のセンスアン
プでそれぞれ左右両側の前記メモリセル領域におけるビ
ット線の電位を増幅した後、前記センスアンプを非活性
にし、前記スイッチを導通状態にして前記センスアンプ
領域及び左右のメモリセル領域のビット線を接続するこ
とによって電荷の混合を行い、前記メモリセルの選択を
行うワード線をオフすることによってメモリセルへの書
き込みを行うことを特徴とする請求項１７、１８、１９
のいずれか１つに記載のダイナミック型半導体記憶装
置。 - 【請求項２１】 前記電位増幅器がＮチャネルトランジ
スタによって構成され、そのゲートには選択的に電源電
圧電位以上に昇圧された電位が与えられることを特徴と
する請求項１７ないし２０のいずれか１つに記載のダイ
ナミック型半導体記憶装置。 - 【請求項２２】 前記電位増幅器は、Ｎチャネルトラン
ジスタからなる電荷転送デバイスであることを特徴とす
る請求項１ないし２０のいずれか１つに記載のダイナミ
ック型半導体記憶装置。 - 【請求項２３】 前記メモリセル領域とセンスアンプ領
域との間にはさらにトランジスタが接続され、このトラ
ンジスタにより選択的にビット線をセンスアンプと接
続、切り離し制御をすることにより、１個のセンスアン
プを複数のビット線で共有することを特徴とする請求項
１ないし２２のいずれか１つに記載のダイナミック型半
導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27119197A JP3447929B2 (ja) | 1997-10-03 | 1997-10-03 | ダイナミック型半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27119197A JP3447929B2 (ja) | 1997-10-03 | 1997-10-03 | ダイナミック型半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11110974A JPH11110974A (ja) | 1999-04-23 |
| JP3447929B2 true JP3447929B2 (ja) | 2003-09-16 |
Family
ID=17496624
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27119197A Expired - Fee Related JP3447929B2 (ja) | 1997-10-03 | 1997-10-03 | ダイナミック型半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3447929B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3555076B2 (ja) | 1999-12-28 | 2004-08-18 | Ｎｅｃエレクトロニクス株式会社 | 多値記憶半導体記憶装置の読み出し回路 |
| US9627034B2 (en) | 2015-05-15 | 2017-04-18 | Semiconductor Energy Laboratory Co., Ltd. | Electronic device |
| JP2018049673A (ja) * | 2016-09-20 | 2018-03-29 | 東芝メモリ株式会社 | 半導体記憶装置 |
-
1997
- 1997-10-03 JP JP27119197A patent/JP3447929B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11110974A (ja) | 1999-04-23 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |