CN107545916A - 存储器装置 - Google Patents

存储器装置 Download PDF

Info

Publication number
CN107545916A
CN107545916A CN201710484559.XA CN201710484559A CN107545916A CN 107545916 A CN107545916 A CN 107545916A CN 201710484559 A CN201710484559 A CN 201710484559A CN 107545916 A CN107545916 A CN 107545916A
Authority
CN
China
Prior art keywords
memory
memory component
character line
row
storage arrangement
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201710484559.XA
Other languages
English (en)
Inventor
萧志成
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hsiao Chih Cheng
Original Assignee
Hsiao Chih Cheng
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hsiao Chih Cheng filed Critical Hsiao Chih Cheng
Publication of CN107545916A publication Critical patent/CN107545916A/zh
Pending legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G11C11/418—Address circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G11C11/419—Read-write [R-W] circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
    • G11C7/1012—Data reordering during input/output, e.g. crossbars, layers of multiplexers, shifting or rotating
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
    • G11C7/1018—Serial bit line access mode, e.g. using bit line address shift registers, bit line address counters, bit line burst counters
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/14—Word line organisation; Word line lay-out
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection

Abstract

本发明提出了一种存储器装置，包含多条字符线沿一第一方向延伸，以及至少一存储器单元。该至少一存储器单元包含多个存储器元件沿相异于该第一方向的一第二方向设置；至少一条位线沿该第二方向延伸，且用以传输一被选择的存储器元件的数据；以及至少一条列字符线沿该第二方向延伸。其中，该存储器元件包含一储存元件用以储存数据，以及至少二存取晶体管。其中，该存储器元件的该至少二存取晶体管的其中之一的一控制端是耦接于该至少一条列字符线，且该存储器元件的另一存取晶体管的一控制端是耦接于相对应的字符线。

Description

存储器装置
技术领域
本发明相关于一种存储器装置，尤指一种具有低功耗的存储器装置。
背景技术
一般而言，存储器装置包含多条字符线，多条位线，以及多个存储器元件以阵列型式设置。每一条字符线是耦接至一行存储器元件。每一条位线是耦接至一列存储器元件。请参考图1，图1是已知存储器元件的示意图。如图1所示，存储器元件为一5T SRAM存储器元件，其由5个晶体管所构成。存储器元件包含一储存元件SC以及一存取晶体管T。存取晶体管T具有一第一端耦接于储存元件SC，一第二端耦接于一相对应的位线，以及一控制端耦接于一相对应的字符线。因此，当存取晶体管被字符线开启时，储存元件SC可耦接于位线以进行读取或写入操作。
请参考图2，图2是已知另一存储器元件的示意图。如图2所示，存储器元件为一6TSRAM存储器元件，其由6个晶体管所构成。存储器元件包含一储存元件SC以及两个存取晶体管Ta、Tb。每一存取晶体管Ta、Tb是用于控制储存元件SC和一相对应位线之间的导通状态。存取晶体管Ta、Tb的控制端能依据设计需求耦接于相同的字符线或两条相异的字符线。因此，当存取晶体管Ta、Tb被字符线开启时，储存元件SC可耦接于位线以进行读取或写入操作。
在已知存储器装置中，当其中的一条字符线选择一相对应行的存储器元件时，存储器装置的全部位线皆会耦接至被选择的相对应存储器元件以进行读取或写入操作。然而，在读取或写入操作中，有些位线不需要传输数据。闲置的位线会于读取或写入操作中消耗电力，因此已知存储器装置具有较高的功率消耗。
发明内容
本发明的目的在于提供一种具有低功耗的存储器装置，以解决先前技术的问题。
本发明提供一种存储器装置，包含多条字符线沿一第一方向延伸，以及至少一存储器单元。该至少一存储器单元包含多个存储器元件，沿相异于该第一方向的一第二方向设置；至少一条位线，沿该第二方向延伸，且用以传输一被选择的存储器元件的数据；以及至少一条列字符线，沿该第二方向延伸；其中该存储器元件包含一储存元件用以储存数据，以及至少二存取晶体管；其中该存储器元件的该至少二存取晶体管的其中之一的一控制端是耦接于该至少一条列字符线，且该存储器元件的另一存取晶体管的一控制端是耦接于相对应的字符线。
本发明另提供一种存储器装置，包含多条字符线沿一第一方向延伸，以及至少一存储器单元。该至少一存储器单元包含多个存储器元件，沿相异于该第一方向的一第二方向设置；至少一条位线，沿该第二方向延伸，且用以传输一被选择的存储器元件的数据；以及至少一条列字符线，沿该第二方向延伸；其中该存储器元件包含一储存元件用以储存数据，以及至少一存取晶体管；其中该至少一存取晶体管是一双栅极晶体管；其中该存储器元件的该双栅极晶体管的一控制端是耦接于该至少一条列字符线，且该双栅极晶体管的另一个控制端是耦接于相对应的字符线。
本发明另提供一种存储器装置，包含多条字符线沿一第一方向延伸，以及多个存储器单元。每一存储器单元包含多个存储器元件，沿相异于该第一方向的一第二方向设置；至少一条位线，沿该第二方向延伸，且用以传输一被选择的存储器元件的数据；以及至少一条列字符线，沿该第二方向延伸；其中，其中该被选择的存储器元件是被一相对应的字符线及该至少一条列字符线所选择。
本发明有益效果在于，本发明存储器装置可以进一步选择特定的存储器元件以耦接至相对应的位线，而对应于未被选择的存储器元件的其他位线不会被驱动以传输数据。因此，本发明存储器装置具有较低的功耗。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1是已知存储器元件的示意图。
图2是已知另一存储器元件的示意图。
图3是本发明存储器元件的第一实施例的示意图。
图4是本发明存储器元件的第二实施例的示意图。
图5是本发明存储器元件的第三实施例的示意图。
图6是本发明存储器元件的第四实施例的示意图。
图7是本发明存储器单元具有第一实施例的存储器元件的示意图。
图8是本发明存储器单元具有第三实施例的存储器元件的示意图。
图9是本发明存储器装置的第一实施例的示意图。
图10是本发明存储器装置的第二实施例的示意图。
附图标号：
100a、100b 存储器装置
A 第一方向
B 第二方向
bk0至bk7 存储器区块
CWL0至CWL7 列字符线
MC、MC1、MC2、MC3、MC4 存储器元件
MUX、MUX0至MUX31 多工器
SC 储存元件
WL0至WL255 字符线
bit0_bk0至bit31_bk7 位线
VDD 高电压
GND 接地电压
T、Ta、Tb、T1至T4 存取晶体管
DT、DT1、DT2 双栅极晶体管
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域相关技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明的保护的范围。
请参考图3。图3是本发明存储器元件的第一实施例的示意图。如图3所示，本发明存储器元件MC1包含一储存元件SC，以及两个存取晶体管T1、T2。图3中的储存元件SC的配置可相似于图1中的储存元件SC的配置，但本发明不以此为限。存取晶体管T1、T2是串接于储存元件SC和一位线(bit line)之间。储存元件SC是用以储存数据。存取晶体管T1、T2是用以控制储存元件SC和位线之间的导通状态。当存取晶体管T1、T2的控制端的电压皆被上拉以开启存取晶体管T1、T2时，储存元件SC和位线之间的数据传输被使能，以进行存储器元件MC1的读取或写入操作。
请参考图4。图4是本发明存储器元件的第二实施例的示意图。如图4所示，本发明存储器元件MC2包含一储存元件SC，以及四个存取晶体管T1-T4。图4中的储存元件SC的配置可相似于图2中的储存元件SC的配置，但本发明不以此为限。存取晶体管T1、T2是串接于储存元件SC和一第一位线之间，而存取晶体管T3、T4是串接于储存元件SC和一第二位线之间。储存元件SC是用以储存数据。存取晶体管T1、T2是用以控制储存元件SC和第一位线之间的导通状态。当存取晶体管T1、T2的控制端的电压皆被上拉以开启存取晶体管T1、T2时，储存元件SC和第一位线之间的数据传输被使能，以进行存储器元件MC2的读取或写入操作。相似地，存取晶体管T3、T4是用以控制储存元件SC和第二位线之间的导通状态。当存取晶体管T3、T4的控制端的电压皆被上拉以开启存取晶体管T3、T4时，储存元件SC和第二位线之间的数据传输被使能，以进行存储器元件MC2的读取或写入操作。
请参考图5。图5是本发明存储器元件的第三实施例的示意图。如图5所示，本发明存储器元件MC3包含一储存元件SC，以及一个双栅极晶体管DT。图5中的储存元件SC的配置可相似于图1中的储存元件SC的配置，但本发明不以此为限。双栅极晶体管DT是连接于储存元件SC和一位线之间。储存元件SC是用以储存数据，双栅极晶体管DT是用以控制储存元件SC和位线之间的导通状态。当双栅极晶体管DT的两个控制端的电压皆被上拉以开启双栅极晶体管DT时，储存元件SC和位线之间的数据传输被使能，以进行存储器元件MC3的读取或写入操作。
请参考图6。图6是本发明存储器元件的第四实施例的示意图。如图6所示，本发明存储器元件MC4包含一储存元件SC，以及两个双栅极晶体管DT1、DT2。图6中的储存元件SC的配置可相似于图2中的储存元件SC的配置，但本发明不以此为限。双栅极晶体管DT1是连接于储存元件SC和一第一位线之间，而双栅极晶体管DT2是连接于储存元件SC和一第二位线之间。储存元件SC是用以储存数据。双栅极晶体管DT1是用以控制储存元件SC和第一位线之间的导通状态。当双栅极晶体管DT1的两个控制端的电压皆被上拉以开启双栅极晶体管DT1时，储存元件SC和第一位线之间的数据传输被使能，以进行存储器元件MC4的读取或写入操作。相似地，双栅极晶体管DT2是用以控制储存元件SC和第二位线之间的导通状态。当双栅极晶体管DT2的两个控制端的电压皆被上拉以开启双栅极晶体管DT2时，储存元件SC和第一位线之间的数据传输被使能，以进行存储器元件MC4的读取或写入操作。
另外，一个双栅极晶体管具有至少两个控制端。当双栅极晶体管具有两个控制端时，若两个控制端的电压均高于一阈值电压，则双栅极晶体管会被开启以进行导通。当双栅极晶体管具有超过两个以上的控制端时，若全部控制端的电压均高于阈值电压，或者其中两个控制端的电压高于阈值电压而其他控制端是用以控制一特定特性，例如控制通过双栅极晶体管的电流值，则双栅极晶体管会被开启以进行导通。
请同时参考图7及图9。图7是本发明存储器单元具有第一实施例的存储器元件的示意图，图9是本发明存储器装置的第一实施例的示意图。在本实施例中，存储器元件MC1是设置成一个具有256行及256列的阵列，但本发明不以此为限。图7的存储器单元能应用于图9的存储器装置100a，用来表示一列存储器元件MC1及相关信号线。如图所示，多个存储器元件MC1被分成一预定数目(例如8个)的存储器区块bk0-bk7，且每一存储器区块bk0-bk7包含32列的存储器元件。再者，除了存储器元件MC1、字符线(word line)WL0-WL255，以及位线(bit0_bk0至bit31_bk7)以外，存储器装置100a另包含多个多工器MUX0-MUX7。每一多工器MUX0-MUX7是耦接至一相对应存储器区块bk0-bk7的32列存储器元件MC1的位线(bit0_bk0至bit31_bk7)。举例来说，多工器MUX0是耦接至存储器区块bk0的32列存储器元件MC1的位线(bit0_bk0至bit31_bk0)，而多工器MUX7是耦接至存储器区块bk7的32列存储器元件MC1的位线(bit0_bk7至bit31_bk7)，以此类推。
存储器装置100a另包含多条列字符线CWL0-CWL7沿一第二方向B延伸。每一存储器元件MC1的存取晶体管T1的控制端是耦接于一相对应的字符线WL0-WL255，且每一存储器元件MC1的存取晶体管T2的控制端是耦接于一相对应的列字符线CWL0-CWL7。每一条列字符线CWL0-CWL7用以控制一相对应存储器区块bk0-bk7的存储器元件MC1的存取晶体管T2的开启与关闭状态。举例来说，列字符线CWL0是耦接于存储器区块bk0的每一列存储器元件MC1的256个存取晶体管T2的控制端，而列字符线CWL7是耦接于存储器区块bk7的每一列存储器元件MC1的256个存取晶体管T2的控制端，以此类推。如此，每一条列字符线CWL0-CWL7可用以同时控制一相对应存储器区块bk0-bk7的存储器元件MC1的全部存取晶体管T2的开启与关闭状态，且不同存储器区块bk0-bk7的存储器元件MC1的存取晶体管T2可以个别控制。
依据上述配置，当其中一条字符线WL0-WL255选择一相对应行的存储器元件MC1进行读取或写入操作时，列字符线CWL0-CWL7可进一步用来选择特定存储器区块bk0-bk7的存储器元件MC1进行读取或写入操作。举例来说，当列字符线CWL0传送一控制信号至存储器区块bk0的存储器元件MC1的存取晶体管T2的控制端时，只有存储器区块bk0的存储器元件MC1的存取晶体管T2被开启以将存储器区块bk0的被选择行上的存储器元件MC1耦接至相对应的位线(bit0_bk0至bit31_bk0)，进而让相对应的位线(bit0_bk0至bit31_bk0)传输数据。另一方面，对应于存储器区块bk1-bk7的其他位线并未被驱动以传输数据。因此存储器装置100a的功耗可以减少。
另外，存储器装置100a的每一存储器元件可以对应于多条位线。举例来说，当存储器装置100a中的存储器元件MC1被图4中的存储器元件MC2所取代时，存储器元件MC2可以被选择以耦接至两条位线。因此，可以设置两条或更多条列字符线以控制存储器元件MC2和两条位线之间的电连接。
请同时参考图7及图10。图10是本发明存储器装置的第二实施例的示意图。在本实施例中，存储器元件MC1是设置成一个具有256行及256列的阵列，但本发明不以此为限。图7的存储器单元能应用于图10的存储器装置100b，用来表示一列存储器元件MC1及相关信号线。如图所示，除了存储器元件MC1、字符线WL0-WL255，以及位线(bit0_bk0至bit31_bk7)以外，存储器装置100b另包含多个多工器MUX0-MUX31。再者，每一存储器区块bk0-bk7的位线(bit0_bk0至bit31_bk7)被依序分散。举例来说，多工器MUX0是耦接至存储器区块bk0-bk7的第一列存储器元件MC1的位线(bit0_bk0至bit0_bk7)，而多工器MUX31是耦接至存储器区块bk0-bk7的第32列存储器元件MC1的位线(bit31_bk0至bit31_bk7)，以此类推。
虽然每一存储器区块bk0-bk7的位线(bit0_bk0至bit31_bk7)被依序分散，每一条列字符线CWL0-CWL7仍然用以控制一相对应存储器区块bk0-bk7的存储器元件MC1的存取晶体管T2的开启与关闭状态。举例来说，列字符线CWL0是耦接于存储器区块bk0的每一列存储器元件MC1的256个存取晶体管T2的控制端，而列字符线CWL7是耦接于存储器区块bk7的每一列存储器元件MC1的256个存取晶体管T2的控制端，以此类推。如此，每一条列字符线CWL0-CWL7可用以同时控制一相对应存储器区块bk0-bk7的存储器元件MC1的全部存取晶体管T2的开启与关闭状态，且不同存储器区块bk0-bk7的存储器元件MC1的存取晶体管T2可以个别控制。
相似地，当其中一条字符线WL0-WL255选择一相对应行的存储器元件MC1进行读取或写入操作时，列字符线CWL0-CWL7可进一步用来选择特定存储器区块bk0-bk7的存储器元件MC1进行读取或写入操作。举例来说，当列字符线CWL0传送一控制信号至存储器区块bk0的存储器元件MC1的存取晶体管T2的控制端时，只有存储器区块bk0的存储器元件MC1的存取晶体管T2被开启以将存储器区块bk0的被选择行上的存储器元件MC1耦接至相对应的位线(bit0_bk0至bit31_bk0)，进而让相对应的位线(bit0_bk0至bit31_bk0)传输数据。另一方面，对应于存储器区块bk1-bk7的其他位线并未被驱动以传输数据。因此存储器装置100b的功耗可以减少。
相似地，存储器装置100b的每一存储器元件亦可以对应于多条位线。举例来说，当存储器装置100b中的存储器元件MC1被图4中的存储器元件MC2所取代时，存储器元件MC2可以被选择以耦接至两条位线。因此，可以设置两条或更多条列字符线以控制存储器元件MC2和两条位线之间的电连接。
请参考图8。图8是本发明存储器单元具有第三实施例的存储器元件的示意图。相异于图7的存储器单元，图8的存储器单元是以存储器元件MC3来取代存储器元件MC1。相似地，图8的存储器单元能应用于图9的存储器装置100a及图10的存储器装置100b。由于图8中的储存元件SC和位线之间的导通状态的控制方式相似于图7，具有存储器元件MC3的存储器装置100a、100b的运作方式将不再加以说明。
另一方面，当存储器装置100a、100b中的存储器元件MC3被图6的存储器元件MC4所取代时，存储器元件MC4可以被选择以耦接至两条位线。因此，可以设置两条或更多条列字符线以控制存储器元件MC4和两条位线之间的电连接。
另外，当存储器单元MC2应用于存储器装置100a、100b时，在储存元件SC的其中一侧的两个串接的存取晶体管T1、T2(或T3、T4)可以被一单晶体管(或其他晶体管配置)所取代。换句话说，储存元件SC的其中一侧的导通状态可以被一字符线与一列字符线所控制，而储存元件SC的另一侧的导通状态可以被一字符线(或其他信号线)所控制。再者，当存储器单元MC4应用于存储器装置100a、100b时，在储存元件SC的其中一侧的双栅极晶体管DT1(或DT2)亦可以被一单晶体管(或其他晶体管配置)所取代。换句话说，储存元件SC的其中一侧的导通状态可以被一字符线与一列字符线所控制，而储存元件SC的另一侧的导通状态可以被一字符线(或其他信号线)所控制。
再者，在上述实施例中，控制端的电压被上拉以开启存取晶体管或双栅极晶体管，然而本发明不以此为限。在本发明其他实施例中，控制端的电压亦可以被下拉以开启存取晶体管或双栅极晶体管。
相较于先前技术，本发明每一存储器元件包含至少两个存取晶体管或一双栅极晶体管耦接于储存元件与位线之间，如此本发明存储器装置可以进一步选择特定的存储器元件以耦接至相对应的位线，而对应于未被选择的存储器元件的其他位线不会被驱动以传输数据。因此，本发明存储器装置具有较低的功耗。
以上所述仅为本发明的较佳实施例，凡依本发明权利要求所做的均等变化与修饰，皆应属本发明的涵盖范围。

Claims (9)

1.一种存储器装置，其特征在于，包含：
多条字符线沿一第一方向延伸；以及
至少一存储器单元，包含：
多个存储器元件，沿相异于该第一方向的一第二方向设置；
至少一条位线，沿该第二方向延伸，且用以传输一被选择的存储器元件的数据；以及
至少一条列字符线，沿该第二方向延伸；
其中该存储器元件包含一储存元件用以储存数据，以及至少二存取晶体管；
其中该存储器元件的该至少二存取晶体管的其中之一的一控制端是耦接于该至少一条列字符线，且该存储器元件的另一存取晶体管的一控制端是耦接于相对应的字符线。
2.如权利要求1所述的存储器装置，其特征在于，该被选择的存储器元件是被一相对应的字符线及该至少一条列字符线所选择。
3.如权利要求2所述的存储器装置，其特征在于，该存储器装置包含多个存储器单元沿该第一方向设置，一预定数目的存储器单元形成一存储器区块，该些存储器单元的列字符线被分组以分别控制相对应的存储器区块的存储器元件的存取晶体管的相对应控制端。
4.一种存储器装置，其特征在于，包含：
多条字符线沿一第一方向延伸；以及
至少一存储器单元，包含：
多个存储器元件，沿相异于该第一方向的一第二方向设置；
至少一条位线，沿该第二方向延伸，且用以传输一被选择的存储器元件的数据；以及
至少一条列字符线，沿该第二方向延伸；
其中该存储器元件包含一储存元件用以储存数据，以及至少一存取晶体管；
其中该至少一存取晶体管是一双栅极晶体管；
其中该存储器元件的该双栅极晶体管的一控制端是耦接于该至少一条列字符线，且该双栅极晶体管的另一个控制端是耦接于相对应的字符线。
5.如权利要求4所述的存储器装置，其特征在于，该被选择的存储器元件是被一相对应的字符线及该至少一条列字符线所选择。
6.如权利要求4所述的存储器装置，其特征在于，该存储器装置包含多个存储器单元沿该第一方向设置，一预定数目的存储器单元形成一存储器区块，该些存储器单元的列字符线被分组以分别控制相对应的存储器区块的存储器元件的存取晶体管的相对应控制端。
7.如权利要求4所述的存储器装置，其特征在于，该双栅极晶体管具有至少二控制端。
8.如权利要求4所述的存储器装置，其特征在于，该双栅极晶体管具有超过两个以上的控制端。
9.一种存储器装置，其特征在于，包含：
多条字符线沿一第一方向延伸；以及
多个存储器单元，每一存储器单元包含：
多个存储器元件，沿相异于该第一方向的一第二方向设置；
至少一条位线，沿该第二方向延伸，且用以传输一被选择的存储器元件的数据；以及
至少一条列字符线，沿该第二方向延伸；
其中，其中该被选择的存储器元件是被一相对应的字符线及该至少一条列字符线所选择。
CN201710484559.XA 2016-06-23 2017-06-23 存储器装置 Pending CN107545916A (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201662353558P 2016-06-23 2016-06-23
US62/353,558 2016-06-23
US15/497,229 2017-04-26
US15/497,229 US9928886B2 (en) 2016-06-23 2017-04-26 Low power memory device

Publications (1)

Publication Number Publication Date
CN107545916A true CN107545916A (zh) 2018-01-05

Family

ID=60675545

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201710484559.XA Pending CN107545916A (zh) 2016-06-23 2017-06-23 存储器装置

Country Status (3)

Country Link
US (1) US9928886B2 (zh)
CN (1) CN107545916A (zh)
TW (1) TWI623942B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11276448B2 (en) * 2020-03-26 2022-03-15 Micron Technology, Inc. Memory array with multiplexed select lines and two transistor memory cells
US11763875B2 (en) * 2021-05-26 2023-09-19 Taiwan Semiconductor Manufacturing Company, Ltd. Second word line combined with Y-MUX signal in high voltage memory program

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101165806A (zh) * 2006-10-19 2008-04-23 松下电器产业株式会社 半导体存储器件
US20090103346A1 (en) * 2007-10-17 2009-04-23 Nec Electronics Corporation Semiconductor device
US20150294714A1 (en) * 2012-11-26 2015-10-15 Surecore Limited Low-power sram cells

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4420821A (en) 1982-02-19 1983-12-13 International Business Machines Corporation Static RAM with non-volatile back-up storage and method of operation thereof
US5754468A (en) * 1996-06-26 1998-05-19 Simon Fraser University Compact multiport static random access memory cell
US6064589A (en) * 1998-02-02 2000-05-16 Walker; Darryl G. Double gate DRAM memory cell
US6556487B1 (en) * 2000-09-20 2003-04-29 Cypress Semiconductor Corp. Non-volatile static memory cell
US6757196B1 (en) * 2001-03-22 2004-06-29 Aplus Flash Technology, Inc. Two transistor flash memory cell for use in EEPROM arrays with a programmable logic device
US6864519B2 (en) * 2002-11-26 2005-03-08 Taiwan Semiconductor Manufacturing Co., Ltd. CMOS SRAM cell configured using multiple-gate transistors
EP1727152B1 (fr) * 2005-05-18 2008-12-24 STMicroelectronics SA Architecture de mémoire EEPROM
US7599210B2 (en) * 2005-08-19 2009-10-06 Sony Corporation Nonvolatile memory cell, storage device and nonvolatile logic circuit
JP2007220262A (ja) * 2006-02-20 2007-08-30 Toshiba Corp 半導体記憶装置
FR2898432B1 (fr) * 2006-03-10 2008-04-11 Commissariat Energie Atomique Cellules memoire en technologie cmos double-grille dotee de transistors a deux grilles independantes
US7468902B2 (en) * 2006-09-27 2008-12-23 Taiwan Semiconductor Manufacturing Co., Ltd. SRAM device with a low operation voltage
US7586780B2 (en) * 2006-12-18 2009-09-08 Panasonic Corporation Semiconductor memory device
TWI359422B (en) * 2008-04-15 2012-03-01 Faraday Tech Corp 2t sram and associated cell structure
TW201025329A (en) * 2008-12-19 2010-07-01 Univ Nat Chiao Tung Fully differential subthreshold SRAM device and its operating method
JP2010277634A (ja) 2009-05-28 2010-12-09 Toshiba Corp 半導体記憶装置
JP5596335B2 (ja) * 2009-12-24 2014-09-24 ルネサスエレクトロニクス株式会社 半導体装置
JP2011248932A (ja) * 2010-05-21 2011-12-08 Panasonic Corp 半導体記憶装置
US8659936B2 (en) * 2010-07-06 2014-02-25 Faraday Technology Corp. Low power static random access memory
US8339838B2 (en) * 2011-01-31 2012-12-25 Freescale Semiconductor, Inc. In-line register file bitcell
US9275710B2 (en) * 2013-08-30 2016-03-01 Taiwan Semiconductor Manufacturing Co., Ltd. Three dimensional cross-access dual-port bit cell design

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101165806A (zh) * 2006-10-19 2008-04-23 松下电器产业株式会社 半导体存储器件
US20090103346A1 (en) * 2007-10-17 2009-04-23 Nec Electronics Corporation Semiconductor device
US20150294714A1 (en) * 2012-11-26 2015-10-15 Surecore Limited Low-power sram cells

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
JUNCHENG WANG等: "Invetigation of reconfigurable silicon nanowire Schottky Barrier transistors-based logic gate circuits and SRAM cell", 《2015 SILICON NANOELECTRONICS WORKSHOP(SNW)》 *

Also Published As

Publication number Publication date
US9928886B2 (en) 2018-03-27
TW201801076A (zh) 2018-01-01
TWI623942B (zh) 2018-05-11
US20170372758A1 (en) 2017-12-28

Similar Documents

Publication Publication Date Title
CN106796814B (zh) 存储电路
CN104051003B (zh) 用于存储器写数据操作的电路
CN102017003B (zh) 用于存取双向存储器的方法和装置
CN104718576B (zh) 用于读取电阻性随机访问存储器(rram)单元的系统和方法
US8004872B2 (en) Floating source line architecture for non-volatile memory
CN105229744B (zh) 具有局部/全局位线架构以及用于在读取时全局位线放电的另外的电容的存储器
CN104952482A (zh) 半导体存储器件
CN104347113B (zh) 一种相变存储器的读出电路及读出方法
CN105917409A (zh) 用于地址解码及选择存取线的设备、存储器及方法
CN104599700B (zh) 高密度存储器结构
CN105070315B (zh) Sram存储单元、sram电路及其读写方法
CN105845173B (zh) 一种基于磁场触发的超晶格相变单元的逻辑门电路
CN102956264B (zh) 非挥发性静态随机存取存储器装置及其操作方法
CN103871461B (zh) 一种适用于静态随机存储器的写复制电路
CN105304669A (zh) 一种非挥发性阻变式储存电路及其控制方法
CN110111827A (zh) 一种基于多个单值阻变存储器的多值阻变结构
CN107408411A (zh) 存储器装置及其控制方法
CN108806742A (zh) 随机存取存储器并且具有与其相关的电路、方法以及系统
CN105931665A (zh) 一种相变存储器读出电路及方法
CN105006244B (zh) 一种信号放大器、磁存储器的读取电路及其操作方法
CN108335716A (zh) 一种基于非易失存储器的内存计算方法
CN107545916A (zh) 存储器装置
CN110033797A (zh) 存储系统及存储方法
CN105336359B (zh) Sram单元和sram存储器
CN103106922B (zh) 分离栅存储阵列的编程方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20180105

WD01 Invention patent application deemed withdrawn after publication