TW201801076A - 低功耗記憶體裝置 - Google Patents

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Abstract

記憶體裝置包含複數條字元線沿一第一方向延伸，以及至少一記憶體單元。該至少一記憶體單元包含複數個記憶體元件沿相異於該第一方向的一第二方向設置；至少一條位元線沿該第二方向延伸，且用以傳輸一被選擇的記憶體元件的資料；以及至少一條行字元線沿該第二方向延伸。其中，該記憶體元件包含一儲存元件用以儲存資料，以及至少二存取電晶體。其中，該記憶體元件的該至少二存取電晶體的其中之一的一控制端是耦接於該至少一條行字元線，且該記憶體元件的另一存取電晶體的一控制端是耦接於相對應的字元線。

Description

低功耗記憶體裝置
本發明係相關於一種記憶體裝置，尤指一種具有低功耗的記憶體裝置。
一般而言，記憶體裝置包含複數條字元線，複數條位元線，以及複數個記憶體元件以陣列型式設置。每一條字元線是耦接至一列記憶體元件。每一條位元線是耦接至一行記憶體元件。請參考第1圖，第1圖是習知記憶體元件的示意圖。如第1圖所示，記憶體元件為一5T SRAM記憶體元件，其係由5個電晶體所構成。記憶體元件包含一儲存元件SC以及一存取電晶體T。存取電晶體T具有一第一端耦接於儲存元件SC，一第二端耦接於一相對應的位元線，以及一控制端耦接於一相對應的字元線。因此，當存取電晶體被字元線開啟時，儲存元件SC可耦接於位元線以進行讀取或寫入操作。
請參考第2圖，第2圖是習知另一記憶體元件的示意圖。如第2圖所示，記憶體元件為一6T SRAM記憶體元件，其係由6個電晶體所構成。記憶體元件包含一儲存元件SC以及兩個存取電晶體Ta、Tb。每一存取電晶體Ta、Tb是用於控制儲存元件SC和一相對應位元線之間的導通狀態。存取電晶體Ta、Tb的控制端能依據設計需求耦接於相同的字元線或兩條相異的字元線。因此，當存取電晶體Ta、Tb被字元線開啟時，儲存元件SC可耦接於位元線以進行讀取或寫入操作。
在習知記憶體裝置中，當其中之一條字元線選擇一相對應列的記憶體元件時，記憶體裝置的全部位元線皆會耦接至被選擇的相對應記憶體元件以進行讀取或寫入操作。然而，在讀取或寫入操作中，有些位元線不需要傳輸資料。閒置的位元線會於讀取或寫入操作中消耗電力，因此習知記憶體裝置具有較高的功率消耗。
本發明之目的在於提供一種具有低功耗的記憶體裝置，以解決先前技術的問題。
本發明提供一種記憶體裝置，包含複數條字元線沿一第一方向延伸，以及至少一記憶體單元。該至少一記憶體單元包含複數個記憶體元件，沿相異於該第一方向的一第二方向設置；至少一條位元線，沿該第二方向延伸，且用以傳輸一被選擇的記憶體元件的資料；以及至少一條行字元線，沿該第二方向延伸；其中該記憶體元件包含一儲存元件用以儲存資料，以及至少二存取電晶體；其中該記憶體元件的該至少二存取電晶體的其中之一的一控制端是耦接於該至少一條行字元線，且該記憶體元件的另一存取電晶體的一控制端是耦接於相對應的字元線。
本發明另提供一種記憶體裝置，包含複數條字元線沿一第一方向延伸，以及至少一記憶體單元。該至少一記憶體單元包含複數個記憶體元件，沿相異於該第一方向的一第二方向設置；至少一條位元線，沿該第二方向延伸，且用以傳輸一被選擇的記憶體元件的資料；以及至少一條行字元線，沿該第二方向延伸；其中該記憶體元件包含一儲存元件用以儲存資料，以及至少一存取電晶體；其中該至少一存取電晶體是一雙閘極電晶體；其中該記憶體元件的該雙閘極電晶體的一控制端是耦接於該至少一條行字元線，且該雙閘極電晶體的另一個控制端是耦接於相對應的字元線。
本發明另提供一種記憶體裝置，包含複數條字元線沿一第一方向延伸，以及複數個記憶體單元。每一記憶體單元包含複數個記憶體元件，沿相異於該第一方向的一第二方向設置；至少一條位元線，沿該第二方向延伸，且用以傳輸一被選擇的記憶體元件的資料；以及至少一條行字元線，沿該第二方向延伸；其中，其中該被選擇的記憶體元件是被一相對應的字元線及該至少一條行字元線所選擇。
請參考第3圖。第3圖是本發明記憶體元件的第一實施例的示意圖。如第3圖所示，本發明記憶體元件MC1包含一儲存元件SC，以及兩個存取電晶體T1、T2。第3圖中的儲存元件SC的配置可相似於第1圖中的儲存元件SC的配置，但本發明不以此為限。存取電晶體T1、T2是串接於儲存元件SC和一位元線之間。儲存元件SC是用以儲存資料。存取電晶體T1、T2是用以控制儲存元件SC和位元線之間的導通狀態。當存取電晶體T1、T2的控制端的電壓皆被上拉以開啟存取電晶體T1、T2時，儲存元件SC和位元線之間的資料傳輸被致能，以進行記憶體元件MC1的讀取或寫入操作。
請參考第4圖。第4圖是本發明記憶體元件的第二實施例的示意圖。如第4圖所示，本發明記憶體元件MC2包含一儲存元件SC，以及四個存取電晶體T1-T4。第4圖中的儲存元件SC的配置可相似於第2圖中的儲存元件SC的配置，但本發明不以此為限。存取電晶體T1、T2是串接於儲存元件SC和一第一位元線之間，而存取電晶體T3、T4是串接於儲存元件SC和一第二位元線之間。儲存元件SC是用以儲存資料。存取電晶體T1、T2是用以控制儲存元件SC和第一位元線之間的導通狀態。當存取電晶體T1、T2的控制端的電壓皆被上拉以開啟存取電晶體T1、T2時，儲存元件SC和第一位元線之間的資料傳輸被致能，以進行記憶體元件MC2的讀取或寫入操作。相似地，存取電晶體T3、T4是用以控制儲存元件SC和第二位元線之間的導通狀態。當存取電晶體T3、T4的控制端的電壓皆被上拉以開啟存取電晶體T3、T4時，儲存元件SC和第二位元線之間的資料傳輸被致能，以進行記憶體元件MC2的讀取或寫入操作。
請參考第5圖。第5圖是本發明記憶體元件的第三實施例的示意圖。如第5圖所示，本發明記憶體元件MC3包含一儲存元件SC，以及一個雙閘極電晶體DT。第5圖中的儲存元件SC的配置可相似於第1圖中的儲存元件SC的配置，但本發明不以此為限。雙閘極電晶體DT是連接於儲存元件SC和一位元線之間。儲存元件SC是用以儲存資料，雙閘極電晶體DT是用以控制儲存元件SC和位元線之間的導通狀態。當雙閘極電晶體DT的兩個控制端的電壓皆被上拉以開啟雙閘極電晶體DT時，儲存元件SC和位元線之間的資料傳輸被致能，以進行記憶體元件MC3的讀取或寫入操作。
請參考第6圖。第6圖是本發明記憶體元件的第四實施例的示意圖。如第6圖所示，本發明記憶體元件MC4包含一儲存元件SC，以及兩個雙閘極電晶體DT1、DT2。第6圖中的儲存元件SC的配置可相似於第2圖中的儲存元件SC的配置，但本發明不以此為限。雙閘極電晶體DT1是連接於儲存元件SC和一第一位元線之間，而雙閘極電晶體DT2是連接於儲存元件SC和一第二位元線之間。儲存元件SC是用以儲存資料。雙閘極電晶體DT1是用以控制儲存元件SC和第一位元線之間的導通狀態。當雙閘極電晶體DT1的兩個控制端的電壓皆被上拉以開啟雙閘極電晶體DT1時，儲存元件SC和第一位元線之間的資料傳輸被致能，以進行記憶體元件MC4的讀取或寫入操作。相似地，雙閘極電晶體DT2是用以控制儲存元件SC和第二位元線之間的導通狀態。當雙閘極電晶體DT2的兩個控制端的電壓皆被上拉以開啟雙閘極電晶體DT2時，儲存元件SC和第一位元線之間的資料傳輸被致能，以進行記憶體元件MC4的讀取或寫入操作。
另外，一個雙閘極電晶體具有至少兩個控制端。當雙閘極電晶體具有兩個控制端時，若兩個控制端的電壓均高於一閾值電壓，則雙閘極電晶體會被開啟以進行導通。當雙閘極電晶體具有超過兩個以上的控制端時，若全部控制端的電壓均高於閾值電壓，或者其中兩個控制端的電壓高於閾值電壓而其他控制端是用以控制一特定特性，例如控制通過雙閘極電晶體的電流值，則雙閘極電晶體會被開啟以進行導通。
請同時參考第7圖及第9圖。第7圖是本發明記憶體單元具有第一實施例的記憶體元件的示意圖，第9圖是本發明記憶體裝置的第一實施例的示意圖。在本實施例中，記憶體元件MC1是設置成一個具有256行及256列的陣列，但本發明不以此為限。第7圖的記憶體單元能應用於第9圖的記憶體裝置100a，用來表示一行記憶體元件MC1及相關訊號線。如圖所示，複數個記憶體元件MC1被分成一預定數目(例如8個)的記憶體區塊bk0-bk7，且每一記憶體區塊bk0-bk7包含32行的記憶體元件。再者，除了記憶體元件MC1、字元線WL0-WL255，以及位元線(bit0_bk0至bit31_bk7)以外，記憶體裝置100a另包含複數個多工器MUX0-MUX7。每一多工器MUX0-MUX7是耦接至一相對應記憶體區塊bk0-bk7的32行記憶體元件MC1的位元線(bit0_bk0至bit31_bk7)。舉例來說，多工器MUX0是耦接至記憶體區塊bk0的32行記憶體元件MC1的位元線(bit0_bk0至bit31_bk0)，而多工器MUX7是耦接至記憶體區塊bk7的32行記憶體元件MC1的位元線(bit0_bk7至bit31_bk7)，以此類推。
記憶體裝置100a另包含複數條行字元線CWL0-CWL7沿一第二方向B延伸。每一記憶體元件MC1的存取電晶體T1的控制端是耦接於一相對應的字元線WL0-WL255，且每一記憶體元件MC1的存取電晶體T2的控制端是耦接於一相對應的行字元線CWL0-CWL7。每一條行字元線CWL0-CWL7用以控制一相對應記憶體區塊bk0-bk7的記憶體元件MC1的存取電晶體T2的開啟與關閉狀態。舉例來說，行字元線CWL0是耦接於記憶體區塊bk0的每一行記憶體元件MC1的256個存取電晶體T2的控制端，而行字元線CWL7是耦接於記憶體區塊bk7的每一行記憶體元件MC1的256個存取電晶體T2的控制端，以此類推。如此，每一條行字元線CWL0-CWL7可用以同時控制一相對應記憶體區塊bk0-bk7的記憶體元件MC1的全部存取電晶體T2的開啟與關閉狀態，且不同記憶體區塊bk0-bk7的記憶體元件MC1的存取電晶體T2可以個別控制。
依據上述配置，當其中一條字元線WL0-WL255選擇一相對應列的記憶體元件MC1進行讀取或寫入操作時，行字元線CWL0-CWL7可進一步用來選擇特定記憶體區塊bk0-bk7的記憶體元件MC1進行讀取或寫入操作。舉例來說，當行字元線CWL0傳送一控制訊號至記憶體區塊bk0的記憶體元件MC1的存取電晶體T2的控制端時，只有記憶體區塊bk0的記憶體元件MC1的存取電晶體T2被開啟以將記憶體區塊bk0的被選擇列上的記憶體元件MC1耦接至相對應的位元線(bit0_bk0至bit31_bk0)，進而讓相對應的位元線(bit0_bk0至bit31_bk0)傳輸資料。另一方面，對應於記憶體區塊bk1-bk7的其他位元線並未被驅動以傳輸資料。因此記憶體裝置100a的功耗可以減少。
另外，記憶體裝置100a的每一記憶體元件可以對應於複數條位元線。舉例來說，當記憶體裝置100a中的記憶體元件MC1被第4圖中的記憶體元件MC2所取代時，記憶體元件MC2可以被選擇以耦接至兩條位元線。因此，可以設置兩條或更多條行字元線以控制記憶體元件MC2和兩條位元線之間的電性連接。
請同時參考第7圖及第10圖。第10圖是本發明記憶體裝置的第二實施例的示意圖。在本實施例中，記憶體元件MC1是設置成一個具有256行及256列的陣列，但本發明不以此為限。第7圖的記憶體單元能應用於第10圖的記憶體裝置100b，用來表示一行記憶體元件MC1及相關訊號線。如圖所示，除了記憶體元件MC1、字元線WL0-WL255，以及位元線(bit0_bk0至bit31_bk7)以外，記憶體裝置100b另包含複數個多工器MUX0-MUX31。再者，每一記憶體區塊bk0-bk7的位元線(bit0_bk0至bit31_bk7)被依序分散。舉例來說，多工器MUX0是耦接至記憶體區塊bk0-bk7的第一行記憶體元件MC1的位元線(bit0_bk0至bit0_bk7)，而多工器MUX31是耦接至記憶體區塊bk0-bk7的第32行記憶體元件MC1的位元線(bit31_bk0至bit31_bk7)，以此類推。
雖然每一記憶體區塊bk0-bk7的位元線(bit0_bk0至bit31_bk7)被依序分散，每一條行字元線CWL0-CWL7仍然用以控制一相對應記憶體區塊bk0-bk7的記憶體元件MC1的存取電晶體T2的開啟與關閉狀態。舉例來說，行字元線CWL0是耦接於記憶體區塊bk0的每一行記憶體元件MC1的256個存取電晶體T2的控制端，而行字元線CWL7是耦接於記憶體區塊bk7的每一行記憶體元件MC1的256個存取電晶體T2的控制端，以此類推。如此，每一條行字元線CWL0-CWL7可用以同時控制一相對應記憶體區塊bk0-bk7的記憶體元件MC1的全部存取電晶體T2的開啟與關閉狀態，且不同記憶體區塊bk0-bk7的記憶體元件MC1的存取電晶體T2可以個別控制。
相似地，當其中一條字元線WL0-WL255選擇一相對應列的記憶體元件MC1進行讀取或寫入操作時，行字元線CWL0-CWL7可進一步用來選擇特定記憶體區塊bk0-bk7的記憶體元件MC1進行讀取或寫入操作。舉例來說，當行字元線CWL0傳送一控制訊號至記憶體區塊bk0的記憶體元件MC1的存取電晶體T2的控制端時，只有記憶體區塊bk0的記憶體元件MC1的存取電晶體T2被開啟以將記憶體區塊bk0的被選擇列上的記憶體元件MC1耦接至相對應的位元線(bit0_bk0至bit31_bk0)，進而讓相對應的位元線(bit0_bk0至bit31_bk0)傳輸資料。另一方面，對應於記憶體區塊bk1-bk7的其他位元線並未被驅動以傳輸資料。因此記憶體裝置100b的功耗可以減少。
相似地，記憶體裝置100b的每一記憶體元件亦可以對應於複數條位元線。舉例來說，當記憶體裝置100b中的記憶體元件MC1被第4圖中的記憶體元件MC2所取代時，記憶體元件MC2可以被選擇以耦接至兩條位元線。因此，可以設置兩條或更多條行字元線以控制記憶體元件MC2和兩條位元線之間的電性連接。
請參考第8圖。第8圖是本發明記憶體單元具有第三實施例的記憶體元件的示意圖。相異於第7圖的記憶體單元，第8圖的記憶體單元是以記憶體元件MC3來取代記憶體元件MC1。相似地，第8圖的記憶體單元能應用於第9圖的記憶體裝置100a及第10圖的記憶體裝置100b。由於第8圖中的儲存元件SC和位元線之間的導通狀態的控制方式相似於第7圖，具有記憶體元件MC3的記憶體裝置100a、100b的運作方式將不再加以說明。
另一方面，當記憶體裝置100a、100b中的記憶體元件MC3被第6圖的記憶體元件MC4所取代時，記憶體元件MC4可以被選擇以耦接至兩條位元線。因此，可以設置兩條或更多條行字元線以控制記憶體元件MC4和兩條位元線之間的電性連接。
另外，當記憶體單元MC2應用於記憶體裝置100a、100b時，在儲存元件SC之其中一側的兩個串接的存取電晶體T1、T2(或T3、T4)可以被一單電晶體(或其他電晶體配置)所取代。換句話說，儲存元件SC之其中一側的導通狀態可以被一字元線與一行字元線所控制，而儲存元件SC之另一側的導通狀態可以被一字元線(或其他訊號線)所控制。再者，當記憶體單元MC4應用於記憶體裝置100a、100b時，在儲存元件SC之其中一側的雙閘極電晶體DT1(或DT2)亦可以被一單電晶體(或其他電晶體配置)所取代。換句話說，儲存元件SC之其中一側的導通狀態可以被一字元線與一行字元線所控制，而儲存元件SC之另一側的導通狀態可以被一字元線(或其他訊號線)所控制。
再者，在上述實施例中，控制端的電壓係被上拉以開啟存取電晶體或雙閘極電晶體，然而本發明不以此為限。在本發明其他實施例中，控制端的電壓亦可以被下拉以開啟存取電晶體或雙閘極電晶體。
相較於先前技術，本發明每一記憶體元件包含至少兩個存取電晶體或一雙閘極電晶體耦接於儲存元件與位元線之間，如此本發明記憶體裝置可以進一步選擇特定的記憶體元件以耦接至相對應的位元線，而對應於未被選擇的記憶體元件的其他位元線不會被驅動以傳輸資料。因此，本發明記憶體裝置具有較低的功耗。 以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
100a、100b‧‧‧記憶體裝置
A‧‧‧第一方向
B‧‧‧第二方向
bk0至bk7‧‧‧記憶體區塊
CWL0至CWL7‧‧‧行字元線
MC、MC1、MC2、MC3、MC4‧‧‧記憶體元件
MUX、MUX0至MUX31‧‧‧多工器
SC‧‧‧儲存元件
WL0至WL255‧‧‧字元線
bit0_bk0至bit31_bk7‧‧‧位元線
VDD‧‧‧高電壓
GND‧‧‧接地電壓
T、Ta、Tb、T1至T4‧‧‧存取電晶體
DT、DT1、DT2‧‧‧雙閘極電晶體
第1圖是習知記憶體元件的示意圖。 第2圖是習知另一記憶體元件的示意圖。 第3圖是本發明記憶體元件的第一實施例的示意圖。 第4圖是本發明記憶體元件的第二實施例的示意圖。 第5圖是本發明記憶體元件的第三實施例的示意圖。 第6圖是本發明記憶體元件的第四實施例的示意圖。 第7圖是本發明記憶體單元具有第一實施例的記憶體元件的示意圖。 第8圖是本發明記憶體單元具有第三實施例的記憶體元件的示意圖。 第9圖是本發明記憶體裝置的第一實施例的示意圖。 第10圖是本發明記憶體裝置的第二實施例的示意圖。
MC1‧‧‧記憶體元件
SC‧‧‧儲存元件
T1、T2‧‧‧存取電晶體

Claims (9)

  1. 一種記憶體裝置，包含： 複數條字元線沿一第一方向延伸；以及 至少一記憶體單元，包含： 複數個記憶體元件，沿相異於該第一方向的一第二方向設置； 至少一條位元線，沿該第二方向延伸，且用以傳輸一被選擇的記憶體元件的資料；以及 至少一條行字元線，沿該第二方向延伸； 其中該記憶體元件包含一儲存元件用以儲存資料，以及至少二存取電晶體； 其中該記憶體元件的該至少二存取電晶體的其中之一的一控制端是耦接於該至少一條行字元線，且該記憶體元件的另一存取電晶體的一控制端是耦接於相對應的字元線。
  2. 如請求項1所述的記憶體裝置，其中該被選擇的記憶體元件是被一相對應的字元線及該至少一條行字元線所選擇。
  3. 如請求項2所述的記憶體裝置，其中該記憶體裝置包含複數個記憶體單元沿該第一方向設置，一預定數目的記憶體單元形成一記憶體區塊，該些記憶體單元的行字元線被分組以分別控制相對應的記憶體區塊的記憶體元件的存取電晶體的相對應控制端。
  4. 一種記憶體裝置，包含： 複數條字元線沿一第一方向延伸；以及 至少一記憶體單元，包含： 複數個記憶體元件，沿相異於該第一方向的一第二方向設置； 至少一條位元線，沿該第二方向延伸，且用以傳輸一被選擇的記憶體元件的資料；以及 至少一條行字元線，沿該第二方向延伸； 其中該記憶體元件包含一儲存元件用以儲存資料，以及至少一存取電晶體； 其中該至少一存取電晶體是一雙閘極電晶體； 其中該記憶體元件的該雙閘極電晶體的一控制端是耦接於該至少一條行字元線，且該雙閘極電晶體的另一個控制端是耦接於相對應的字元線。
  5. 如請求項4所述的記憶體裝置，其中該被選擇的記憶體元件是被一相對應的字元線及該至少一條行字元線所選擇。
  6. 如請求項4所述的記憶體裝置，其中該記憶體裝置包含複數個記憶體單元沿該第一方向設置，一預定數目的記憶體單元形成一記憶體區塊，該些記憶體單元的行字元線被分組以分別控制相對應的記憶體區塊的記憶體元件的存取電晶體的相對應控制端。
  7. 如請求項4所述的記憶體裝置，其中該雙閘極電晶體具有至少二控制端。
  8. 如請求項4所述的記憶體裝置，其中該雙閘極電晶體具有超過兩個以上的控制端。
  9. 一種記憶體裝置，包含： 複數條字元線沿一第一方向延伸；以及 複數個記憶體單元，每一記憶體單元包含： 複數個記憶體元件，沿相異於該第一方向的一第二方向設置； 至少一條位元線，沿該第二方向延伸，且用以傳輸一被選擇的記憶體元件的資料；以及 至少一條行字元線，沿該第二方向延伸； 其中，其中該被選擇的記憶體元件是被一相對應的字元線及該至少一條行字元線所選擇。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11276448B2 (en) * 2020-03-26 2022-03-15 Micron Technology, Inc. Memory array with multiplexed select lines and two transistor memory cells
US11763875B2 (en) * 2021-05-26 2023-09-19 Taiwan Semiconductor Manufacturing Company, Ltd. Second word line combined with Y-MUX signal in high voltage memory program

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4420821A (en) 1982-02-19 1983-12-13 International Business Machines Corporation Static RAM with non-volatile back-up storage and method of operation thereof
US5754468A (en) * 1996-06-26 1998-05-19 Simon Fraser University Compact multiport static random access memory cell
US6064589A (en) * 1998-02-02 2000-05-16 Walker; Darryl G. Double gate DRAM memory cell
US6556487B1 (en) * 2000-09-20 2003-04-29 Cypress Semiconductor Corp. Non-volatile static memory cell
US6757196B1 (en) * 2001-03-22 2004-06-29 Aplus Flash Technology, Inc. Two transistor flash memory cell for use in EEPROM arrays with a programmable logic device
US6864519B2 (en) * 2002-11-26 2005-03-08 Taiwan Semiconductor Manufacturing Co., Ltd. CMOS SRAM cell configured using multiple-gate transistors
DE602006004396D1 (de) * 2005-05-18 2009-02-05 St Microelectronics Sa EEPROM-Speicherarchitektur
US7599210B2 (en) * 2005-08-19 2009-10-06 Sony Corporation Nonvolatile memory cell, storage device and nonvolatile logic circuit
JP2007220262A (ja) * 2006-02-20 2007-08-30 Toshiba Corp 半導体記憶装置
FR2898432B1 (fr) * 2006-03-10 2008-04-11 Commissariat Energie Atomique Cellules memoire en technologie cmos double-grille dotee de transistors a deux grilles independantes
US7468902B2 (en) * 2006-09-27 2008-12-23 Taiwan Semiconductor Manufacturing Co., Ltd. SRAM device with a low operation voltage
JP2008103028A (ja) * 2006-10-19 2008-05-01 Matsushita Electric Ind Co Ltd 半導体記憶装置
US7586780B2 (en) * 2006-12-18 2009-09-08 Panasonic Corporation Semiconductor memory device
JP5165992B2 (ja) * 2007-10-17 2013-03-21 ルネサスエレクトロニクス株式会社 半導体装置
TWI359422B (en) * 2008-04-15 2012-03-01 Faraday Tech Corp 2t sram and associated cell structure
TW201025329A (en) * 2008-12-19 2010-07-01 Univ Nat Chiao Tung Fully differential subthreshold SRAM device and its operating method
JP2010277634A (ja) 2009-05-28 2010-12-09 Toshiba Corp 半導体記憶装置
JP5596335B2 (ja) * 2009-12-24 2014-09-24 ルネサスエレクトロニクス株式会社 半導体装置
JP2011248932A (ja) * 2010-05-21 2011-12-08 Panasonic Corp 半導体記憶装置
US8659936B2 (en) * 2010-07-06 2014-02-25 Faraday Technology Corp. Low power static random access memory
US8339838B2 (en) * 2011-01-31 2012-12-25 Freescale Semiconductor, Inc. In-line register file bitcell
GB2508221B (en) * 2012-11-26 2015-02-25 Surecore Ltd Low-Power SRAM Cells
US9275710B2 (en) * 2013-08-30 2016-03-01 Taiwan Semiconductor Manufacturing Co., Ltd. Three dimensional cross-access dual-port bit cell design

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