JP2010277634A - 半導体記憶装置 - Google Patents

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Abstract

【課題】スタティックノイズマージンが小さい場合においても、ライトディスターブおよびリードディスターブを防止する。
【解決手段】ＳＲＡＭのメモリセルには、一対の駆動トランジスタＤ１、Ｄ２、一対の負荷トランジスタＬ１、Ｌ２、一対の書き込み専用伝送トランジスタＷＴ１、ＷＴ２、一対の読み出し専用伝送トランジスタＲＴ１、ＲＴ２、一対の読み出し専用駆動トランジスタＲＤ１、ＲＤ２および一対のカラム選択トランジスタＣＴ１、ＣＴ２を設けるとともに、ワード線ＷＬ、一対の書き込み用ビット線ＷＢＬ、ＷＢＬＢ、一対の読み出し用ビット線ＲＢＬ、ＲＢＬＢおよびカラム選択線ＣＳＬを設ける。
【選択図】 図１

Description

本発明は半導体記憶装置に関し、特に、ＳＲＡＭのスタティックノイズマージンが小さい場合においても、データ書き込み時およびデータ読み出し時にメモリセルに記憶されたデータが破壊されるのを防止する方法に適用して好適なものである。
ＳＲＡＭはリフレッシュ動作が要求されないため、ＲＤＡＭに比べて消費電力が低く、動作速度も速いことから、コンピュータのキャッシュメモリや携帯用電子製品に広く使われている。このようなＳＲＡＭに使用されるメモリセルには、高抵抗型セルとＣＭＯＳ型セルがあり、ＣＭＯＳ型セルは、一対の伝送トランジスタ、一対の駆動トランジスタおよび一対の負荷トランジスタの６個のトランジスタから構成される（特許文献１）。
また、例えば、特許文献１には、書込み能力に悪影響を与えずにノイズ裕度を高めるために、１０個のトランジスタを用いてＳＲＡＭのメモリセルを構成する方法が開示されている。このメモリセルでは、第１の通過トランジスタ及び第１のビット線選択トランジスタの直列の組合せが、第１のインバータの出力節及び第１のビット線の間に接続され、第１の書込み通過トランジスタが第１の通過トランジスタと並列に接続され、第２の通過トランジスタ及び第２のビット線選択トランジスタの直列の組合せが第２のインバータの出力節と第２のビット線の間に接続され、第２の書込み通過トランジスタが第２の通過トランジスタと並列に接続される。
特開平１０−２７４７６号公報
しかしながら、６個のトランジスタからＳＲＡＭを構成する方法では、データの書き込み時および読み出し時において、選択セルと同一ロウのワード線に接続された非選択セルの伝送トランジスタもオンする。このため、ＳＲＡＭのスタティックノイズマージンが小さい場合には、ライトディスターブおよびリードディスターブが発生し、非選択セルのデータが破壊されることがあるという問題があった。
また、特許文献１に開示された方法では、データを書き込むためのビット線とデータを読み出すためのビット線とが共用されているため、データの読み出し時においてリードディスターブが発生し、非選択セルのデータが破壊されることがあるという問題があった。
本発明の目的は、スタティックノイズマージンが小さい場合においても、ライトディスターブおよびリードディスターブを防止することが可能な半導体記憶装置を提供することである。
本発明の一態様によれば、第１の駆動トランジスタと、第２の駆動トランジスタと、前記第１の駆動トランジスタと直列に接続された第１の負荷トランジスタと、前記第２の駆動トランジスタと直列に接続された第２の負荷トランジスタと、前記第２の駆動トランジスタのゲートと前記第２の負荷トランジスタのゲートと前記第１の駆動トランジスタのドレインと前記第１の負荷トランジスタのドレインにドレインが接続された第１の書き込み専用伝送トランジスタと、前記第２の駆動トランジスタのドレインと前記第２の負荷トランジスタのドレインと前記第１の駆動トランジスタのゲートと前記第１の負荷トランジスタのゲートにドレインが接続された第２の書き込み専用伝送トランジスタと、前記第１の駆動トランジスタのゲートと前記第１の負荷トランジスタのゲートと前記第２の駆動トランジスタのドレインと前記第２の負荷トランジスタのドレインにゲートが接続された第１の読み出し専用駆動トランジスタと、前記第１の読み出し専用駆動トランジスタのドレインにドレインが接続された第１の読み出し専用伝送トランジスタと、前記第１の書き込み専用伝送トランジスタのソースにドレインが接続された第１のカラム選択トランジスタと、前記第２の書き込み専用伝送トランジスタのソースにドレインが接続された第２のカラム選択トランジスタと、前記第１の書き込み専用伝送トランジスタのゲートと前記第２の書き込み専用伝送トランジスタのゲートと第１の読み出し専用伝送トランジスタのゲートに接続されたワード線と、前記第１のカラム選択トランジスタのソースに接続された第１の書き込み用ビット線と、前記第２のカラム選択トランジスタのソースに接続された第２の書き込み用ビット線と、前記第１の読み出し専用伝送トランジスタのソースに接続された第１の読み出し用ビット線と、前記第１のカラム選択トランジスタのゲートと前記第２のカラム選択トランジスタのゲートに接続されたカラム選択線とで構成されたメモリセルを備えることを特徴とする半導体記憶装置を提供する。
本発明の一態様によれば、第１の駆動トランジスタと、第２の駆動トランジスタと、前記第１の駆動トランジスタと直列に接続された第１の負荷トランジスタと、前記第２の駆動トランジスタと直列に接続された第２の負荷トランジスタと、前記第２の駆動トランジスタのゲートと前記第２の負荷トランジスタのゲートと前記第１の駆動トランジスタのドレインと前記第１の負荷トランジスタのドレインにドレインが接続された第１の書き込み専用伝送トランジスタと、前記第２の駆動トランジスタのドレインと前記第２の負荷トランジスタのドレインと前記第１の駆動トランジスタのゲートと前記第１の負荷トランジスタのゲートにドレインが接続された第２の書き込み専用伝送トランジスタと、フロントゲートおよびバックゲートが形成され、前記第１の駆動トランジスタのゲートと前記第１の負荷トランジスタのゲートと前記第２の駆動トランジスタのドレインと前記第２の負荷トランジスタのドレインにフロントゲートが接続された第１の読み出し専用駆動トランジスタと、前記第１の読み出し専用駆動トランジスタのドレインにドレインが接続された第１の読み出し専用伝送トランジスタと、前記第１の書き込み専用伝送トランジスタのソースにドレインが接続された第１のカラム選択トランジスタと、前記第２の書き込み専用伝送トランジスタのソースにドレインが接続された第２のカラム選択トランジスタと、前記第１の書き込み専用伝送トランジスタのゲートと前記第２の書き込み専用伝送トランジスタのゲートに接続された書き込み用ワード線と、前記第１の読み出し専用伝送トランジスタのゲートに接続された読み出し用ワード線と、前記第１のカラム選択トランジスタのソースに接続された第１の書き込み用ビット線と、前記第２のカラム選択トランジスタのソースに接続された第２の書き込み用ビット線と、前記第１の読み出し専用伝送トランジスタのソースに接続された第１の読み出し用ビット線と、前記第１のカラム選択トランジスタのゲートと前記第２のカラム選択トランジスタのゲートと前記第１の読み出し専用駆動トランジスタのバックゲートに接続されたカラム選択線とで構成されたメモリセルを備えることを特徴とする半導体記憶装置を提供する。
本発明によれば、スタティックノイズマージンが小さい場合においても、ライトディスターブおよびリードディスターブを防止することが可能となる。
図１は、本発明の第１実施形態に係る半導体記憶装置の概略構成を示す回路図。 図２は、本発明の第４実施形態に係る半導体記憶装置の概略構成を示す回路図。 図３は、本発明の第５実施形態に係る半導体記憶装置のレイアウト構成を示す図。 図４は、本発明の第６実施形態に係る半導体記憶装置の概略構成を示す回路図。 図５は、本発明の第７実施形態に係る半導体記憶装置の概略構成を示す回路図。 図６は、本発明の第１０実施形態に係る半導体記憶装置の概略構成を示す回路図。 図７は、本発明の第１１実施形態に係る半導体記憶装置のレイアウト構成を示す図。 図８は、図７の半導体記憶装置に使用されるフィントランジスタの概略構成を示す斜視図。 図９は、本発明の第１２実施形態に係る半導体記憶装置の概略構成を示す回路図。
以下、本発明の実施形態に係る半導体記憶装置について図面を参照しながら説明する。
（第１実施形態）
図１は、本発明の第１実施形態に係る半導体記憶装置の概略構成を示す回路図である。
図１において、半導体記憶装置として用いられるＳＲＡＭのメモリセルには、一対の駆動トランジスタＤ１、Ｄ２、一対の負荷トランジスタＬ１、Ｌ２、一対の書き込み専用伝送トランジスタＷＴ１、ＷＴ２、一対の読み出し専用伝送トランジスタＲＴ１、ＲＴ２、一対の読み出し専用駆動トランジスタＲＤ１、ＲＤ２および一対のカラム選択トランジスタＣＴ１、ＣＴ２が設けられている。
なお、負荷トランジスタＬ１、Ｌ２としては、Ｐチャンネル電界効果トランジスタ、駆動トランジスタＤ１、Ｄ２、書き込み専用伝送トランジスタＷＴ１、ＷＴ２、読み出し専用伝送トランジスタＲＴ１、ＲＴ２、読み出し専用駆動トランジスタＲＤ１、ＲＤ２および一対のカラム選択トランジスタＣＴ１、ＣＴ２としては、Ｎチャンネル電界効果トランジスタを用いることができる。
また、このメモリセルには、ワード線ＷＬ、一対の書き込み用ビット線ＷＢＬ、ＷＢＬＢ、一対の読み出し用ビット線ＲＢＬ、ＲＢＬＢおよびカラム選択線ＣＳＬが設けられている。なお、書き込み用ビット線ＷＢＬ、ＷＢＬＢ、読み出し用ビット線ＲＢＬ、ＲＢＬＢおよびカラム選択線ＣＳＬは、互いに平行に配置することができる。また、ワード線ＷＬは、書き込み用ビット線ＷＢＬ、ＷＢＬＢ、読み出し用ビット線ＲＢＬ、ＲＢＬＢおよびカラム選択線ＣＳＬと直交するように配置することができる。
ここで、駆動トランジスタＤ１と負荷トランジスタＬ１とは互いに直列接続されることでＣＭＯＳインバータが構成されるとともに、駆動トランジスタＤ２と負荷トランジスタＬ２とは互いに直列接続されることでＣＭＯＳインバータが構成されている。そして、これらの一対のＣＭＯＳインバータの出力と入力とが互いにクロスカップリングされることでフリップフロップが構成されている。
また、書き込み専用伝送トランジスタＷＴ１のドレインには、駆動トランジスタＤ２のゲートと負荷トランジスタＬ２のゲートと駆動トランジスタＤ１のドレインと負荷トランジスタＬ１のドレインが接続されている。
また、書き込み専用伝送トランジスタＷＴ２のドレインには、駆動トランジスタＤ２のドレインと負荷トランジスタＬ２のドレインと駆動トランジスタＤ１のゲートと負荷トランジスタＬ１のゲートが接続されている。
また、読み出し専用駆動トランジスタＲＤ１のゲートには、駆動トランジスタＤ１のゲートと負荷トランジスタＬ１のゲートと駆動トランジスタＤ２のドレインと負荷トランジスタＬ２のドレインが接続されている。
また、読み出し専用駆動トランジスタＲＤ２のゲートには、駆動トランジスタＤ１のドレインと負荷トランジスタＬ１のドレインと駆動トランジスタＤ２のゲートと負荷トランジスタＬ２のゲートが接続されている。
また、読み出し専用伝送トランジスタＲＴ１のドレインには、読み出し専用駆動トランジスタＲＤ１のドレインが接続され、読み出し専用伝送トランジスタＲＴ２のドレインには、読み出し専用駆動トランジスタＲＤ２のドレインが接続されている。
また、カラム選択トランジスタＣＴ１のドレインには、書き込み専用伝送トランジスタＷＴ１のソースが接続され、カラム選択トランジスタＣＴ２のドレインには、書き込み専用伝送トランジスタＷＴ２のソースが接続されている。
また、ワード線ＷＬには、書き込み専用伝送トランジスタＷＴ１のゲートと書き込み専用伝送トランジスタＷＴ２のゲートと読み出し専用伝送トランジスタＲＴ１のゲートと読み出し専用伝送トランジスタＲＴ２のゲートが接続されている。
書き込み用ビット線ＷＢＬには、カラム選択トランジスタＣＴ１のソースが接続されている。書き込み用ビット線ＷＢＬＢには、カラム選択トランジスタＣＴ２のソースが接続されている。カラム選択線ＣＳＬには、カラム選択トランジスタＣＴ１のゲートとカラム選択トランジスタＣＴ２のゲートが接続されている。
読み出し用ビット線ＲＢＬには、読み出し専用伝送トランジスタＲＴ１のソースが接続されている。読み出し用ビット線ＲＢＬＢには、読み出し専用伝送トランジスタＲＴ２のソースが接続されている。
以下、図１のメモリセルがロウ方向およびカラム方向にマトリックス状に配置されたメモリセルアレイにおいて、選択セルにデータを書き込む動作について説明する。
選択セルにデータを書き込む場合、選択セルが選択ロウおよび選択カラムで指定される。そして、選択ロウのワード線ＷＬの電位はハイレベルに設定される。また、選択カラムの書き込み用ビット線ＷＢＬ、ＷＢＬＢの電位は、書き込みデータに応じて、一方がロウレベルに設定されるとともに、他方がハイレベルに設定される。さらに、選択カラムのカラム選択線ＣＳＬの電位はハイレベルに設定される。
一方、非選択ロウのワード線ＷＬの電位はロウレベルに設定される。また、非選択カラムの書き込み用ビット線ＷＢＬ、ＷＢＬＢの電位は、共にハイレベルに設定される。さらに、非選択カラムのカラム選択線ＣＳＬの電位はロウレベルに設定される。
また、データ読み出し用ビット線ＲＢＬ、ＲＢＬＢの電位は、選択カラムおよび非選択カラムに関わりなく全てハイレベルに設定される。
そして、選択ロウのワード線ＷＬおよび選択カラムのカラム選択線ＣＳＬの電位がハイレベルに設定されると、選択セルのカラム選択トランジスタＣＴ１、ＣＴ２および書き込み専用伝送トランジスタＷＴ１、ＷＴ２がオンし、書き込み用ビット線ＷＢＬの電位が駆動トランジスタＤ１のドレインおよび負荷トランジスタＬ１のドレインに印加されるとともに、書き込み用ビット線ＷＢＬＢの電位が駆動トランジスタＤ２のドレインおよび負荷トランジスタＬ２のドレインに印加される。
そして、書き込み用ビット線ＷＢＬの電位が駆動トランジスタＤ１のドレインおよび負荷トランジスタＬ１のドレインに印加されるとともに、書き込み用ビット線ＷＢＬＢの電位が駆動トランジスタＤ２のドレインおよび負荷トランジスタＬ２のドレインに印加されると、書き込み用ビット線ＷＢＬ、ＷＢＬＢの電位に応じて選択セルに論理値‘０’または論理値‘１’が書き込まれる。
一方、選択ロウのワード線ＷＬの電位がハイレベルに設定されると、選択ロウのワード線ＷＬに接続されている非選択セルの書き込み専用伝送トランジスタＷＴ１、ＷＴ２がオンするが、非選択カラムのカラム選択線ＣＳＬの電位はロウレベルに設定されるため、選択ロウのワード線ＷＬに接続されている非選択セルのカラム選択トランジスタＣＴ１、ＣＴ２はオフする。
このため、選択ロウのワード線ＷＬに接続されている非選択セルの書き込み用ビット線ＷＢＬは、駆動トランジスタＤ１のドレインおよび負荷トランジスタＬ１のドレインと遮断されるとともに、書き込み用ビット線ＷＢＬＢは、駆動トランジスタＤ２のドレインおよび負荷トランジスタＬ２のドレインと遮断される。
また、選択ロウのワード線ＷＬの電位がハイレベルに設定されると、選択ロウのワード線ＷＬに接続されている選択セルおよび非選択セルの読み出し専用伝送トランジスタＲＴ１、ＲＴ２がオンするが、前記ＲＴ１と前記駆動トランジスタＤ１、および前記ＲＴ２と前記駆動トランジスタＤ２は、ソースおよびドレインがお互いに接続されていない。このため、読み出し用ビット線ＲＢＬの電位が、読み出し専用駆動トランジスタＲＤ１のドレインに印加され、駆動トランジスタＤ１のドレインおよび負荷トランジスタＬ１のドレインに印加されるのが防止されるとともに、読み出し用ビット線ＲＢＬＢの電位が、読み出し専用駆動トランジスタＲＤ２のドレインに印加され、駆動トランジスタＤ２のドレインおよび負荷トランジスタＬ２のドレインに印加されるのが防止される。
以上の結果、スタティックノイズマージンが小さいメモリセルが存在する場合においても、ライトディスターブを防止することが可能となり、選択セルおよび非選択セルのデータが破壊されるのを防止することができる。
次に、図１のメモリセルがロウ方向およびカラム方向にマトリックス状に配置されたメモリセルアレイにおいて、選択セルからデータを読み出す動作について説明する。
選択セルからデータを読み出す場合にも、選択セルが選択ロウおよび選択カラムで指定される。そして、選択ロウのワード線ＷＬの電位はハイレベルに設定される。また、選択カラムのデータ読み出し用ビット線ＲＢＬ、ＲＢＬＢの電位はハイレベルに設定される。
一方、非選択ロウのワード線ＷＬの電位はロウレベルに設定される。また、非選択カラムのデータ読み出し用ビット線ＲＢＬ、ＲＢＬＢの電位はハイレベルに設定される。
また、書き込み用ビット線ＷＢＬ、ＷＢＬＢの電位は、選択カラムおよび非選択カラムに関わりなく全てハイレベルに設定される。さらに、選択カラムのカラム選択線ＣＳＬの電位は、選択カラムおよび非選択カラムに関わりなく全てロウレベルに設定される。
そして、選択ロウのワード線ＷＬの電位がハイレベルに設定されると、選択セルの読み出し専用伝送トランジスタＲＴ１、ＲＴ２がオンし、読み出し用ビット線ＲＢＬが読み出し専用駆動トランジスタＲＤ１と導通されるとともに、読み出し用ビット線ＲＢＬＢが読み出し専用駆動トランジスタＲＤ２のドレインと導通される。そして、読み出し用ビット線ＲＢＬが読み出し専用駆動トランジスタＲＤ１のドレインと導通されると、駆動トランジスタＤ２のドレインおよび負荷トランジスタＬ２のドレインの電位に応じて読み出し専用駆動トランジスタＲＤ１が駆動され、駆動トランジスタＤ２のドレインおよび負荷トランジスタＬ２のドレインの電位に応じて読み出し用ビット線ＲＢＬの電位が変化することで、選択セルに記憶されたデータが読み出される。また、読み出し用ビット線ＲＢＬＢが読み出し専用駆動トランジスタＲＤ２のドレインと導通されると、駆動トランジスタＤ１のドレインおよび負荷トランジスタＬ１のドレインの電位に応じて読み出し専用駆動トランジスタＲＤ２が駆動され、駆動トランジスタＤ１のドレインおよび負荷トランジスタＬ１のドレインの電位に応じて読み出し用ビット線ＲＢＬＢの電位が変化することで、選択セルに記憶されたデータが読み出される。
また、選択ロウのワード線ＷＬの電位がハイレベルに設定されると、選択ロウのワード線ＷＬに接続されている非選択セルの読み出し専用伝送トランジスタＲＴ１、ＲＴ２がオンするが、前記ＲＴ１と前記駆動トランジスタＤ１、および前記ＲＴ２と前記駆動トランジスタＤ２は、ソースおよびドレインがお互いに接続されていない。このため、読み出し用ビット線ＲＢＬの電位が、読み出し専用駆動トランジスタＲＤ１のドレインに印加され、駆動トランジスタＤ１のドレインおよび負荷トランジスタＬ１のドレインに印加されるのが防止されるとともに、読み出し用ビット線ＲＢＬＢの電位が、読み出し専用駆動トランジスタＲＤ２のドレインに印加され、駆動トランジスタＤ２のドレインおよび負荷トランジスタＬ２のドレインに印加されるのが防止される。
また、選択ロウのワード線ＷＬの電位がハイレベルに設定されると、選択ロウのワード線ＷＬに接続されている非選択セルの書き込み専用伝送トランジスタＷＴ１、ＷＴ２がオンするが、選択カラムのカラム選択線ＣＳＬの電位が、選択カラムおよび非選択カラムに関わりなく全てロウレベルに設定されているため、選択セルおよび非選択セルに関わりなく全てのメモリセルのカラム選択トランジスタＣＴ１、ＣＴ２がオフする。
このため、全てのメモリセルの書き込み用ビット線ＷＢＬは、駆動トランジスタＤ１のドレインおよび負荷トランジスタＬ１と遮断されるとともに、全てのメモリセルの書き込み用ビット線ＷＢＬＢは、駆動トランジスタＤ２のドレインおよび負荷トランジスタＬ２のドレインと遮断される。
以上の結果、スタティックノイズマージンが小さいメモリセルが存在する場合においても、リードディスターブを防止することが可能となり、選択セルおよび非選択セルのデータが破壊されるのを防止することができる。
（第２実施形態）
図１において、論理値‘０’をメモリセルに書き込む場合、書き込み用ビット線ＷＢＬ、ＷＢＬＢの電位を負の値に設定するようにしてもよい。これにより、電源電圧が低電圧化された場合においても、書き込み能力の低下を抑制することが可能となる。
（第３実施形態）
図１において、カラム選択トランジスタＣＴ１、ＣＴ２のしきい値電圧は、書き込み専用伝送トランジスタＷＴ１、ＷＴ２のしきい値電圧よりも小さくなるように設定することが好ましい。これにより、電源電圧が低電圧化された場合においても、書き込み能力の低下を抑制することが可能となるとともに、リーク電流の増大を防止することができ、消費電流の増大を防止することができる。
また、図１において、読み出し専用駆動トランジスタＲＤ１、ＲＤ２のしきい値電圧は、読み出し専用伝送トランジスタＲＴ１、ＲＴ２のしきい値電圧よりも小さくなるように設定することが好ましい。これにより、リーク電流の増大を防止しつつ、選択時に前記ワード線ＷＬの電位を上げるのと併用すればセル電流を増加させることが可能となり、消費電流の増大を防止しつつ、読み出し速度を高速化することができる。
（第４実施形態）
図２は、本発明の第４実施形態に係る半導体記憶装置の概略構成を示す回路図である。
図２において、メモリセルアレイには、メモリセルＭＣ０〜ＭＣ２がカラム方向に配列されているものとする。
ここで、例えば、メモリセルＭＣ１には、インバータＩＶ１、ＩＶ２、一対の書き込み専用伝送トランジスタＷＴ１、ＷＴ２、一対の読み出し専用伝送トランジスタＲＴ１、ＲＴ２および一対の読み出し専用駆動トランジスタＲＤ１、ＲＤ２が設けられている。なお、インバータＩＶ１、ＩＶ２は、図１の一対の駆動トランジスタＤ１、Ｄ２および一対の負荷トランジスタＬ１、Ｌ２にて構成することができる。また、メモリセルＭＣ０、ＭＣ２もメモリセルＭＣ１と同様の構成をとることができる。
ここで、ワード線ＷＬ＜０＞〜ワード線ＷＬ＜２＞がメモリセルＭＣ０〜ＭＣ２にそれぞれ対応してロウ方向に配置されるとともに、一対の書き込み用ビット線ＷＢＬ、ＷＢＬＢ、一対の読み出し用ビット線ＲＢＬ、ＲＢＬＢおよびカラム選択線ＣＳＬがメモリセルＭＣ０〜ＭＣ２に共通にカラム方向に配置されている。
また、カラム選択トランジスタＣＴ１は、互いに隣接するメモリセルＭＣ１、ＭＣ２に共通に設けられるとともに、カラム選択トランジスタＣＴ２は、互いに隣接するメモリセルＭＣ０、ＭＣ１に共通に設けられている。なお、カラム選択トランジスタＣＴ１、ＣＴ２をメモリセルＭＣ０〜ＭＣ２間で共有させる場合、レイアウトの対称性を確保するために、カラム選択トランジスタＣＴ１については、メモリセルＭＣ１と一方の方向に隣接するメモリセルＭＣ０と共有させ、カラム選択トランジスタＣＴ２については、メモリセルＭＣ１と他方の方向に隣接するメモリセルＭＣ２と共有させることが好ましい。
具体的には、カラム選択トランジスタＣＴ１のドレインはメモリセルＭＣ１、ＭＣ２の書き込み専用伝送トランジスタＷＴ１のソースに共通に接続され、カラム選択トランジスタＣＴ１のソースは書き込み用ビット線ＷＢＬに接続され、カラム選択トランジスタＣＴ１のゲートはカラム選択線ＣＳＬに接続されている。また、カラム選択トランジスタＣＴ２のドレインはメモリセルＭＣ０、ＭＣ１の書き込み専用伝送トランジスタＷＴ２のソースに共通に接続され、カラム選択トランジスタＣＴ２のソースは書き込み用ビット線ＷＢＬＢに接続され、カラム選択トランジスタＣＴ２のゲートはカラム選択線ＣＳＬに接続されている。
これにより、メモリセルの面積を増大させることなく、１つのメモリセル当たりのカラム選択トランジスタＣＴ１、ＣＴ２の面積を２倍にすることが可能となる。このため、メモリセルの面積を増大させることなくカラム選択トランジスタＣＴ１、ＣＴ２の駆動力を増大させることが可能となり、書き込み専用伝送トランジスタＷＴ１、ＷＴ２にカラム選択トランジスタＣＴ１、ＣＴ２をそれぞれ直列に接続した場合においても、書き込み速度の低下を抑制することができる。
（第５実施形態）
図３は、本発明の第５実施形態に係る半導体記憶装置のレイアウト構成を示す図である。
図３において、半導体基板には拡散層１が形成されている。そして、拡散層１の間にゲート電極２が配置されることで、図１の一対の駆動トランジスタＤ１、Ｄ２、一対の負荷トランジスタＬ１、Ｌ２、一対の書き込み専用伝送トランジスタＷＴ１、ＷＴ２、一対の読み出し専用伝送トランジスタＲＴ１、ＲＴ２、一対の読み出し専用駆動トランジスタＲＤ１、ＲＤ２および一対のカラム選択トランジスタＣＴ１、ＣＴ２が構成されている。
そして、拡散層１およびゲート電極２には、配線３に接続されたコンタクト４が形成され、拡散層１およびゲート電極２が配線３を介して接続されることで、図１に示すように、これらのトランジスタが結線されている。
ここで、メモリセルＭＣ０〜ＭＣ２はそれぞれ点対称になるようにレイアウトされ、カラム選択トランジスタＣＴ１、ＣＴ２は、カラム方向の幅Ｗ１が互いに等しくなるようにして、メモリセルＭＣ０〜ＭＣ２の対角位置にそれぞれ配置されている。そして、メモリセルＭＣ０〜ＭＣ２は、カラム方向に交互に反転されながら配置されている。また、メモリセルＭＣ０〜ＭＣ２に対してそれぞれロウ方向に隣接するメモリセルは、それぞれ同一の向きを保ったままレイアウトされている。
また、メモリセルＭＣ０〜ＭＣ２の一方の書き込み用ビット線ＷＢＬと、メモリセルＭＣ０〜ＭＣ２と一方に隣接するメモリセルの他方の書き込み用ビット線ＷＢＬＢは共有されるとともに、メモリセルＭＣ０〜ＭＣ２の他方の書き込み用のビット線ＷＢＬＢと、メモリセルＭＣ０〜ＭＣ２と他方に隣接するメモリセルの一方の書き込み用ビット線ＷＢＬは共有されている。
ここで、メモリセルＭＣ０〜ＭＣ２をカラム方向に交互に反転させながら配置することにより、カラム方向に隣接するメモリセルＭＣ０〜ＭＣ２間では、メモリセルＭＣ０〜ＭＣ２の境界において、電源線、書き込み用ビット線ＷＢＬ、ＷＢＬＢまたは読み出し用ビット線ＲＢＬ、ＲＢＬＢに接続されたコンタクト４を共有させることができ、メモリセルの面積を小さくすることができる。
また、カラム選択トランジスタＣＴ１、ＣＴ２をメモリセルＭＣ０〜ＭＣ２の対角位置にそれぞれ配置することで、メモリセルＭＣ１、ＭＣ２のカラム選択トランジスタＣＴ１を互いに隣接して配置することが可能となるとともに、メモリセルＭＣ０、ＭＣ１のカラム選択トランジスタＣＴ２を互いに隣接して配置することが可能となる。このため、メモリセルＭＣ１、ＭＣ２のカラム選択トランジスタＣＴ１をメモリセルＭＣ１、ＭＣ２間で共有させることが可能となるとともに、メモリセルＭＣ１、ＭＣ２のカラム選択トランジスタＣＴ１をメモリセルＭＣ１、ＭＣ２間で共有させることが可能となり、メモリセルの面積を増大させることなくカラム選択トランジスタＣＴ１、ＣＴ２の駆動力を増大させることが可能となる。
（第６実施形態）
図４は、本発明の第６実施形態に係る半導体記憶装置の概略構成を示す回路図である。
図４において、このメモリセルでは、図１の構成に対し、読み出し専用伝送トランジスタＲＴ２、読み出し専用駆動トランジスタＲＤ２および読み出し用ビット線ＲＢＬＢが省略されている。
ここで、このメモリセルの書き込み時は、図１のメモリセルと同様に動作させることができる。また、図１のメモリセルの読み出し時は、１対の読み出し用ビット線ＲＢＬ、ＲＢＬＢを介してデータが読み出されるのに対して、このメモリセルでは、１つの読み出し用ビット線ＲＢＬを介してデータが読み出される。
これにより、スタティックノイズマージンが小さい場合においても、片側読み出しに対応しつつ、ライトディスターブおよびリードディスターブを防止することが可能となる。
（第７実施形態）
図５は、本発明の第７実施形態に係る半導体記憶装置の概略構成を示す回路図である。
図５において、半導体記憶装置として用いられるＳＲＡＭのメモリセルには、一対の駆動トランジスタＤ１１、Ｄ１２、一対の負荷トランジスタＬ１１、Ｌ１２、一対の書き込み専用伝送トランジスタＷＴ１１、ＷＴ１２、一対の読み出し専用伝送トランジスタＲＴ１１、ＲＴ１２、一対の読み出し専用駆動トランジスタＲＤ１１、ＲＤ１２および一対のカラム選択トランジスタＣＴ１１、ＣＴ１２が設けられている。
なお、負荷トランジスタＬ１１、Ｌ１２としては、Ｐチャンネル電界効果トランジスタ、駆動トランジスタＤ１１、Ｄ１２、書き込み専用伝送トランジスタＷＴ１１、ＷＴ１２、読み出し専用伝送トランジスタＲＴ１１、ＲＴ１２、読み出し専用駆動トランジスタＲＤ１１、ＲＤ１２および一対のカラム選択トランジスタＣＴ１１、ＣＴ１２としては、Ｎチャンネル電界効果トランジスタを用いることができる。
また、読み出し専用駆動トランジスタＲＤ１１、ＲＤ１２については、フロントゲートおよびバックゲートが対向して形成されたダブルゲート型フィントランジスタを用いることが好ましい。また、駆動トランジスタＤ１１、Ｄ１２、負荷トランジスタＬ１１、Ｌ１２、書き込み専用伝送トランジスタＷＴ１１、ＷＴ１２、読み出し専用伝送トランジスタＲＴ１１、ＲＴ１２およびカラム選択トランジスタＣＴ１１、ＣＴ１２については、ダブルゲート型フィントランジスタを用いることが好ましい。
また、このメモリセルには、書き込み用ワード線ＷＷＬ、読み出し用ワード線ＲＷＬ、一対の書き込み用ビット線ＷＢＬ、ＷＢＬＢ、一対の読み出し用ビット線ＲＢＬ、ＲＢＬＢおよびカラム選択線ＣＳＬが設けられている。なお、書き込み用ビット線ＷＢＬ、ＷＢＬＢ、読み出し用ビット線ＲＢＬ、ＲＢＬＢおよびカラム選択線ＣＳＬは、互いに平行に配置することができる。また、書き込み用ワード線ＷＷＬおよび読み出し用ワード線ＲＷＬは、互いに平行に配置することができる。また、書き込み用ワード線ＷＷＬおよび読み出し用ワード線ＲＷＬは、書き込み用ビット線ＷＢＬ、ＷＢＬＢ、読み出し用ビット線ＲＢＬ、ＲＢＬＢおよびカラム選択線ＣＳＬと直交するように配置することができる。
ここで、駆動トランジスタＤ１１と負荷トランジスタＬ１１とは互いに直列接続されることでＣＭＯＳインバータが構成されるとともに、駆動トランジスタＤ１２と負荷トランジスタＬ１２とは互いに直列接続されることでＣＭＯＳインバータが構成されている。そして、これらの一対のＣＭＯＳインバータの出力と入力とが互いにクロスカップリングされることでフリップフロップが構成されている。
また、書き込み専用伝送トランジスタＷＴ１１のドレインには、駆動トランジスタＤ１２のゲートと負荷トランジスタＬ１２のゲートと駆動トランジスタＤ１１のドレインと負荷トランジスタＬ１１のドレインが接続されている。
また、書き込み専用伝送トランジスタＷＴ１２のドレインには、駆動トランジスタＤ１２のドレインと負荷トランジスタＬ１２のドレインと駆動トランジスタＤ１１のゲートと負荷トランジスタＬ１１のゲートが接続されている。
また、読み出し専用駆動トランジスタＲＤ１１のフロントゲートには、駆動トランジスタＤ１１のゲートと負荷トランジスタＬ１１のゲートと駆動トランジスタＤ１２のドレインと負荷トランジスタＬ１２のドレインが接続されている。
また、読み出し専用駆動トランジスタＲＤ１２のフロントゲートには、駆動トランジスタＤ１１のドレインと負荷トランジスタＬ１１のドレインと駆動トランジスタＤ１２のゲートと負荷トランジスタＬ１２のゲートが接続されている。
また、読み出し専用伝送トランジスタＲＴ１１のドレインには、読み出し専用駆動トランジスタＲＤ１１のドレインが接続され、読み出し専用伝送トランジスタＲＴ１２のドレインには、読み出し専用駆動トランジスタＲＤ１２のドレインが接続されている。
また、カラム選択トランジスタＣＴ１１のドレインには、書き込み専用伝送トランジスタＷＴ１１のソースが接続され、カラム選択トランジスタＣＴ１２のドレインには、書き込み専用伝送トランジスタＷＴ１２のソースが接続されている。
また、書き込み用ワード線ＷＷＬには、書き込み専用伝送トランジスタＷＴ１１のゲートと書き込み専用伝送トランジスタＷＴ１２のゲートが接続されている。また、読み出し用ワード線ＲＷＬには、読み出し専用伝送トランジスタＲＴ１１のゲートと読み出し専用伝送トランジスタＲＴ１２のゲートが接続されている。
書き込み用ビット線ＷＢＬには、カラム選択トランジスタＣＴ１１のソースが接続されている。書き込み用ビット線ＷＢＬＢには、カラム選択トランジスタＣＴ１２のソースが接続されている。カラム選択線ＣＳＬには、カラム選択トランジスタＣＴ１１のゲートとカラム選択トランジスタＣＴ１２のゲートと読み出し専用駆動トランジスタＲＤ１１のバックゲートと読み出し専用駆動トランジスタＲＤ１２のバックゲートが接続されている。
読み出し用ビット線ＲＢＬには、読み出し専用伝送トランジスタＲＴ１１のソースが接続されている。読み出し用ビット線ＲＢＬＢには、読み出し専用伝送トランジスタＲＴ１２のソースが接続されている。
以下、図５のメモリセルがロウ方向およびカラム方向にマトリックス状に配置されたメモリセルアレイにおいて、選択セルにデータを書き込む動作について説明する。
選択セルにデータを書き込む場合、選択セルが選択ロウおよび選択カラムで指定される。そして、選択ロウの書き込み用ワード線ＷＷＬの電位はハイレベルに設定される。また、選択カラムの書き込み用ビット線ＷＢＬ、ＷＢＬＢの電位は、書き込みデータに応じて、一方がロウレベルに設定されるとともに、他方がハイレベルに設定される。さらに、選択カラムのカラム選択線ＣＳＬの電位はハイレベルに設定される。
一方、非選択ロウの書き込み用ワード線ＷＷＬの電位はロウレベルに設定される。また、非選択カラムの書き込み用ビット線ＷＢＬ、ＷＢＬＢの電位は、共にハイレベルに設定される。さらに、非選択カラムのカラム選択線ＣＳＬの電位はロウレベルに設定される。
また、データ読み出し用ビット線ＲＢＬ、ＲＢＬＢの電位は、選択カラムおよび非選択カラムに関わりなく全てハイレベルに設定される。さらに、読み出し用ワード線ＲＷＬの電位は、選択カラムおよび非選択カラムに関わりなく全てロウレベルに設定される。
そして、選択ロウの書き込み用ワード線ＷＷＬおよび選択カラムのカラム選択線ＣＳＬの電位がハイレベルに設定されると、選択セルのカラム選択トランジスタＣＴ１１、ＣＴ１２および書き込み専用伝送トランジスタＷＴ１１、ＷＴ１２がオンし、書き込み用ビット線ＷＢＬの電位が駆動トランジスタＤ１１のドレインおよび負荷トランジスタＬ１１のドレインに印加されるとともに、書き込み用ビット線ＷＢＬＢの電位が駆動トランジスタＤ１２のドレインおよび負荷トランジスタＬ１２のドレインに印加される。
そして、書き込み用ビット線ＷＢＬの電位が駆動トランジスタＤ１１のドレインおよび負荷トランジスタＬ１１のドレインに印加されるとともに、書き込み用ビット線ＷＢＬＢの電位が駆動トランジスタＤ１２のドレインおよび負荷トランジスタＬ１２のドレインに印加されると、書き込み用ビット線ＷＢＬ、ＷＢＬＢの電位に応じて選択セルに論理値‘０’または論理値‘１’が書き込まれる。
一方、選択ロウの書き込み用ワード線ＷＷＬの電位がハイレベルに設定されると、選択ロウの書き込み用ワード線ＷＷＬに接続されている非選択セルの書き込み専用伝送トランジスタＷＴ１１、ＷＴ１２がオンするが、非選択カラムのカラム選択線ＣＳＬの電位はロウレベルに設定されるため、選択ロウの書き込み用ワード線ＷＷＬに接続されている非選択セルのカラム選択トランジスタＣＴ１１、ＣＴ１２はオフする。
このため、選択ロウの書き込み用ワード線ＷＷＬに接続されている非選択セルの書き込み用ビット線ＷＢＬは、駆動トランジスタＤ１１のドレインおよび負荷トランジスタＬ１１と遮断されるとともに、書き込み用ビット線ＷＢＬＢは、駆動トランジスタＤ１２のドレインおよび負荷トランジスタＬ１２のドレインと遮断される。
また、選択ロウの書き込み用ワード線ＷＷＬの電位がハイレベルに設定された場合においても、選択ロウの読み出し用ワード線ＲＷＬの電位をロウレベルに設定することで、選択セルおよび非選択セルの読み出し専用伝送トランジスタＲＴ１１、ＲＴ１２がオフされるうえに、前記ＲＴ１１と前記駆動トランジスタＤ１１、および前記ＲＴ１２と前記駆動トランジスタＤ１２は、ソースおよびドレインがお互いに接続されていない。このため、読み出し用ビット線ＲＢＬの電位が、駆動トランジスタＤ１１のドレインおよび負荷トランジスタＬ１１のドレインに印加されるのが防止されるとともに、読み出し用ビット線ＲＢＬＢの電位が、駆動トランジスタＤ１２のドレインおよび負荷トランジスタＬ１２のドレインに印加されるのが防止される。
以上の結果、スタティックノイズマージンが小さいメモリセルが存在する場合においても、ライトディスターブを防止することが可能となり、選択セルおよび非選択セルのデータが破壊されるのを防止することができる。
次に、図５のメモリセルがロウ方向およびカラム方向にマトリックス状に配置されたメモリセルアレイにおいて、選択セルからデータを読み出す動作について説明する。
選択セルからデータを読み出す場合にも、選択セルが選択ロウおよび選択カラムで指定される。そして、選択ロウの読み出し用ワード線ＲＷＬの電位はハイレベルに設定される。また、選択カラムのデータ読み出し用ビット線ＲＢＬ、ＲＢＬＢの電位はハイレベルに設定される。さらに、選択カラムのカラム選択線ＣＳＬの電位はハイレベルに設定される。
一方、非選択ロウの読み出し用ワード線ＲＷＬの電位はロウレベルに設定される。また、非選択カラムの読み出し用ビット線ＲＢＬ、ＲＢＬＢの電位はハイレベルに設定される。さらに、非選択カラムのカラム選択線ＣＳＬの電位はロウレベルに設定される。
また、書き込み用ビット線ＷＢＬ、ＷＢＬＢの電位は、選択カラムおよび非選択カラムに関わりなく全てハイレベルに設定される。さらに、書き込み用ワード線ＷＷＬの電位は、選択ロウおよび非選択ロウに関わりなく全てロウレベルに設定される。
そして、選択ロウの読み出し用ワード線ＲＷＬの電位がハイレベルに設定されると、選択セルの読み出し専用伝送トランジスタＲＴ１１、ＲＴ１２がオンし、読み出し用ビット線ＲＢＬが読み出し専用駆動トランジスタＲＤ１１と導通されるとともに、読み出し用ビット線ＲＢＬＢが読み出し専用駆動トランジスタＲＤ１２のドレインと導通される。そして、読み出し用ビット線ＲＢＬが読み出し専用駆動トランジスタＲＤ１１のドレインと導通されると、駆動トランジスタＤ１２のドレインおよび負荷トランジスタＬ１２のドレインの電位に応じて読み出し専用駆動トランジスタＲＤ１１が駆動され、駆動トランジスタＤ１２のドレインおよび負荷トランジスタＬ１２のドレインの電位に応じて読み出し用ビット線ＲＢＬの電位が変化することで、選択セルに記憶されたデータが読み出される。また、読み出し用ビット線ＲＢＬＢが読み出し専用駆動トランジスタＲＤ１２のドレインと導通されると、駆動トランジスタＤ１１のドレインおよび負荷トランジスタＬ１１のドレインの電位に応じて読み出し専用駆動トランジスタＲＤ１２が駆動され、駆動トランジスタＤ１１のドレインおよび負荷トランジスタＬ１１のドレインの電位に応じて読み出し用ビット線ＲＢＬＢの電位が変化することで、選択セルに記憶されたデータが読み出される。
ここで、選択セルからデータを読み出す場合、選択カラムのカラム選択線ＣＳＬの電位はハイレベルに設定される。このため、選択セルの読み出し専用駆動トランジスタＲＤ１１、ＲＤ１２のバックゲートにはハイレベルが印加され、選択セルの読み出し専用駆動トランジスタＲＤ１１、ＲＤ１２のしきい値電圧が低下する。このため、選択セルの読み出し専用駆動トランジスタＲＤ１１、ＲＤ１２のセル電流を増加させることが可能となり、選択セルの読み出し速度を向上させることが可能となる。
また、選択ロウの読み出し用ワード線ＲＷＬの電位がハイレベルに設定されると、選択ロウの読み出し用ワード線ＲＷＬに接続されている非選択セルの読み出し専用伝送トランジスタＲＴ１１、ＲＴ１２がオンするうえに、前記ＲＴ１１と前記駆動トランジスタＤ１１、および前記ＲＴ１２と前記駆動トランジスタＤ１２は、ソースおよびドレインがお互いに接続されていない。このため、読み出し用ビット線ＲＢＬの電位が、読み出し専用駆動トランジスタＲＤ１１のドレインに印加され、駆動トランジスタＤ１１のドレインおよび負荷トランジスタＬ１１のドレインに印加されるのが防止されるとともに、読み出し用ビット線ＲＢＬＢの電位が、読み出し専用駆動トランジスタＲＤ１２のドレインに印加され、駆動トランジスタＤ１２のドレインおよび負荷トランジスタＬ１２のドレインに印加されるのが防止される。
また、選択セルからデータを読み出す場合、非選択カラムのカラム選択線ＣＳＬの電位はロウレベルに設定される。このため、非選択セルの読み出し専用駆動トランジスタＲＤ１１、ＲＤ１２のバックゲートにはロウレベルが印加され、非選択セルの読み出し専用駆動トランジスタＲＤ１１、ＲＤ１２のしきい値電圧が上昇する。このため、非選択セルの読み出し専用駆動トランジスタＲＤ１１、ＲＤ１２のセル電流を減少させることが可能となり、消費電力を減少させることが可能となる。
また、選択ロウの読み出し用ワード線ＲＷＬの電位がハイレベルに設定された場合においても、選択ロウの書き込み用ワード線ＷＷＬの電位をロウレベルに設定することで、選択セルおよび非選択セルの書き込み専用伝送トランジスタＷＴ１１、ＷＴ１２がオフされる。このため、選択セルおよび非選択セルの書き込み用ビット線ＷＢＬは、駆動トランジスタＤ１１のドレインおよび負荷トランジスタＬ１１と遮断されるとともに、選択セルおよび非選択セルの書き込み用ビット線ＷＢＬＢは、駆動トランジスタＤ１２のドレインおよび負荷トランジスタＬ１２のドレインと遮断される。
以上の結果、スタティックノイズマージンが小さいメモリセルが存在する場合においても、書き込み用ビット線ＷＢＬ、ＷＢＬＢの電位に起因するリードディスターブを防止することが可能となり、選択セルおよび非選択セルのデータが破壊されるのを防止することができる。
（第８実施形態）
図５において、論理値‘０’をメモリセルに書き込む場合、書き込み用ビット線ＷＢＬ、ＷＢＬＢの電位を負の値に設定するようにしてもよい。これにより、電源電圧が低電圧化された場合においても、書き込み能力の低下を抑制することが可能となる。
（第９実施形態）
図５において、カラム選択トランジスタＣＴ１１、ＣＴ１２のしきい値電圧は、書き込み専用伝送トランジスタＷＴ１１、ＷＴ１２のしきい値電圧よりも小さくなるように設定することが好ましい。これにより、電源電圧が低電圧化された場合においても、書き込み能力の低下を抑制することが可能となるとともに、リーク電流の増大を防止することができ、消費電流の増大を防止することができる。
また、図５において、読み出し専用駆動トランジスタＲＤ１１、ＲＤ１２のしきい値電圧は、読み出し専用伝送トランジスタＲＴ１１、ＲＴ１２のしきい値電圧よりも小さくなるように設定することが好ましい。これにより、リーク電流の増大を防止しつつ、選択時に前記読み出し用ワード線ＲＷＬの電位を上げるのと併用すればセル電流を増加させることが可能となり、消費電流の増大を防止しつつ、読み出し速度を高速化することができる。
（第１０実施形態）
図６は、本発明の第１０実施形態に係る半導体記憶装置の概略構成を示す回路図である。
図６において、メモリセルアレイには、メモリセルＭＣ１０〜ＭＣ１２がカラム方向に配列されているものとする。
ここで、例えば、メモリセルＭＣ１１には、インバータＩＶ１１、ＩＶ１２、一対の書き込み専用伝送トランジスタＷＴ１１、ＷＴ１２、一対の読み出し専用伝送トランジスタＲＴ１１、ＲＴ１２および一対の読み出し専用駆動トランジスタＲＤ１１、ＲＤ１２が設けられている。なお、インバータＩＶ１１、ＩＶ１２は、図５の一対の駆動トランジスタＤ１１、Ｄ１２および一対の負荷トランジスタＬ１１、Ｌ１２にて構成することができる。また、メモリセルＭＣ１０、ＭＣ１２もメモリセルＭＣ１１と同様の構成をとることができる。
ここで、書き込み用ワード線ＷＷＬ＜０＞〜書き込み用ワード線ＷＷＬ＜２＞および読み出し用ワード線ＲＷＬ＜０＞〜読み出し用ワード線ＲＷＬワード線＜２＞がメモリセルＭＣ１０〜ＭＣ１２にそれぞれ対応してロウ方向に配置されるとともに、一対の書き込み用ビット線ＷＢＬ、ＷＢＬＢ、一対の読み出し用ビット線ＲＢＬ、ＲＢＬＢおよびカラム選択線ＣＳＬがメモリセルＭＣ１０〜ＭＣ１２に共通にカラム方向に配置されている。
また、カラム選択トランジスタＣＴ１１は、互いに隣接するメモリセルＭＣ１１、ＭＣ１２に共通に設けられるとともに、カラム選択トランジスタＣＴ１２は、互いに隣接するメモリセルＭＣ１０、ＭＣ１１に共通に設けられている。なお、カラム選択トランジスタＣＴ１１、ＣＴ１２をメモリセルＭＣ１０〜ＭＣ１２間で共有させる場合、レイアウトの対称性を確保するために、カラム選択トランジスタＣＴ１１については、メモリセルＭＣ１１と一方の方向に隣接するメモリセルＭＣ１０と共有させ、カラム選択トランジスタＣＴ１２については、メモリセルＭＣ１１と他方の方向に隣接するメモリセルＭＣ１２と共有させることが好ましい。
具体的には、カラム選択トランジスタＣＴ１１のドレインはメモリセルＭＣ１１、ＭＣ１２の書き込み専用伝送トランジスタＷＴ１１のソースに共通に接続され、カラム選択トランジスタＣＴ１１のソースは書き込み用ビット線ＷＢＬに接続され、カラム選択トランジスタＣＴ１１のゲートはカラム選択線ＣＳＬおよび読み出し専用駆動トランジスタＲＤ１１のバックゲートに接続されている。また、カラム選択トランジスタＣＴ１２のドレインはメモリセルＭＣ１０、ＭＣ１１の書き込み専用伝送トランジスタＷＴ１２のソースに共通に接続され、カラム選択トランジスタＣＴ１２のソースは書き込み用ビット線ＷＢＬＢに接続され、カラム選択トランジスタＣＴ１２のゲートはカラム選択線ＣＳＬおよび読み出し専用駆動トランジスタＲＤ１２のバックゲートに接続されている。
これにより、メモリセルの面積を増大させることなく、１つのメモリセル当たりのカラム選択トランジスタＣＴ１１、ＣＴ１２の面積を２倍にすることが可能となる。このため、メモリセルの面積を増大させることなくカラム選択トランジスタＣＴ１１、ＣＴ１２の駆動力を増大させることが可能となり、書き込み専用伝送トランジスタＷＴ１１、ＷＴ１２にカラム選択トランジスタＣＴ１１、ＣＴ１２をそれぞれ直列に接続した場合においても、書き込み速度の低下を抑制することができる。
（第１１実施形態）
図７は、本発明の第１１実施形態に係る半導体記憶装置のレイアウト構成を示す図である。
図７において、半導体基板には拡散層２１が形成されている。そして、拡散層２１の間にゲート電極２２が配置されることで、図５の一対の駆動トランジスタＤ１１、Ｄ１２、一対の負荷トランジスタＬ１１、Ｌ１２、一対の書き込み専用伝送トランジスタＷＴ１１、ＷＴ１２、一対の読み出し専用伝送トランジスタＲＴ１１、ＲＴ１２、一対の読み出し専用駆動トランジスタＲＤ１１、ＲＤ１２および一対のカラム選択トランジスタＣＴ１１、ＣＴ１２が構成されている。
そして、拡散層２１およびゲート電極２２には、配線２３に接続されたコンタクト２４が形成され、拡散層２１およびゲート電極２２が配線２３を介して接続されることで、図５に示すように、これらのトランジスタが結線されている。
ここで、メモリセルＭＣ１０〜ＭＣ１２はそれぞれ点対称になるようにレイアウトされ、カラム選択トランジスタＣＴ１１、ＣＴ１２は、カラム方向の幅Ｗ２が互いに等しくなるようにして、メモリセルＭＣ１０〜ＭＣ１２の対角位置にそれぞれ配置されている。そして、メモリセルＭＣ１０〜ＭＣ１２は、カラム方向に交互に反転されながら配置されている。また、メモリセルＭＣ１０〜ＭＣ１２に対してそれぞれロウ方向に隣接するメモリセルは、それぞれ同一の向きを保ったままレイアウトされている。
また、メモリセルＭＣ１０〜ＭＣ１２の一方の書き込み用ビット線ＷＢＬと、メモリセルＭＣ１０〜ＭＣ１２と一方に隣接するメモリセルの他方の書き込み用ビット線ＷＢＬＢは共有されるとともに、メモリセルＭＣ１０〜ＭＣ１２の他方の書き込み用のビット線ＷＢＬＢと、メモリセルＭＣ１０〜ＭＣ１２と他方に隣接するメモリセルの一方の書き込み用ビット線ＷＢＬは共有されている。
ここで、メモリセルＭＣ１０〜ＭＣ１２をカラム方向に交互に反転させながら配置することにより、カラム方向に隣接するメモリセルＭＣ１０〜ＭＣ１２間では、メモリセルＭＣ１０〜ＭＣ１２の境界において、電源線、書き込み用ビット線ＷＢＬ、ＷＢＬＢまたは読み出し用ビット線ＲＢＬ、ＲＢＬＢに接続されたコンタクト２４を共有させることができ、メモリセルの面積を小さくすることができる。
また、カラム選択トランジスタＣＴ１１、ＣＴ１２をメモリセルＭＣ１０〜ＭＣ１２の対角位置にそれぞれ配置することで、メモリセルＭＣ１１、ＭＣ１２のカラム選択トランジスタＣＴ１１を互いに隣接して配置することが可能となるとともに、メモリセルＭＣ１０、ＭＣ１１のカラム選択トランジスタＣＴ１２を互いに隣接して配置することが可能となる。このため、メモリセルＭＣ１１、ＭＣ１２のカラム選択トランジスタＣＴ１１をメモリセルＭＣ１１、ＭＣ１２間で共有させることが可能となるとともに、モリセルＭＣ１１、ＭＣ１２のカラム選択トランジスタＣＴ１１をメモリセルＭＣ１１、ＭＣ１２間で共有させることが可能となり、メモリセルの面積を増大させることなくカラム選択トランジスタＣＴ１１、ＣＴ１２の駆動力を増大させることが可能となる。
図８は、図７の半導体記憶装置に使用されるフィントランジスタの概略構成を示す斜視図である。なお、図８（ａ）は、図７のＡ部分の構成例を示し、図８（ｂ）は、図７のＢ部分の構成例を示す。
図８（ａ）において、ＢＯＸ層１１上には、半導体から構成されるフィン１２が形成されている。そして、ＢＯＸ層１１上には、フィン１２に跨るようにして、ゲート電極１４がゲート絶縁膜１３を介してフィン１２の両側面に形成されている。ここで、ゲート電極１４は、図５の駆動トランジスタＤ１１、Ｄ１２、負荷トランジスタＬ１１、Ｌ１２、書き込み専用伝送トランジスタＷＴ１１、ＷＴ１２、読み出し専用伝送トランジスタＲＴ１１、ＲＴ１２およびカラム選択トランジスタＣＴ１１、ＣＴ１２のゲートとして用いることができる。
また、図８（ｂ）において、ＢＯＸ層１１上には、半導体から構成されるフィン１２が形成されている。そして、ＢＯＸ層１１上には、ゲート電極１４ａ、１４ｂがゲート絶縁膜１３ａ、１３ｂをそれぞれ介してフィン１２の両側面に形成されている。ここで、ゲート電極１４ａは、読み出し専用駆動トランジスタＲＤ１１、ＲＤ１２のフロントゲートとして用いることができる。また、ゲート電極１４ｂは、読み出し専用駆動トランジスタＲＤ１１、ＲＤ１２のバックゲートとして用いることができる。
（第１２実施形態）
図９は、本発明の第１２実施形態に係る半導体記憶装置の概略構成を示す回路図である。
図９において、このメモリセルでは、図５の構成に対し、読み出し専用伝送トランジスタＲＴ１２、読み出し専用駆動トランジスタＲＤ１２および読み出し用ビット線ＲＢＬＢが省略されている。
ここで、このメモリセルの書き込み時は、図５のメモリセルと同様に動作させることができる。また、図５のメモリセルの読み出し時は、１対の読み出し用ビット線ＲＢＬ、ＲＢＬＢを介してデータが読み出されるのに対して、このメモリセルでは、１つの読み出し用ビット線ＲＢＬを介してデータが読み出される。
これにより、スタティックノイズマージンが小さい場合においても、片側読み出しに対応しつつ、ライトディスターブおよびリードディスターブを防止することが可能となる。
Ｄ１、Ｄ２、Ｄ１１、Ｄ１２ 駆動トランジスタ、Ｌ１、Ｌ２、Ｌ１１、Ｌ１２ 負荷トランジスタ、ＷＴ１、ＷＴ２、ＷＴ１１、ＷＴ１２ 書き込み専用伝送トランジスタ、ＲＴ１、ＲＴ２、ＲＴ１１、ＲＴ１２ 読み出し専用伝送トランジスタ、ＲＤ１、ＲＤ２、ＲＤ１１、ＲＤ１２ 読み出し専用駆動トランジスタ、ＣＴ１、ＣＴ２、ＣＴ１１、ＣＴ１２ カラム選択トランジスタ、ＷＬ ワード線、ＷＷＬ 書き込み用ワード線、ＲＷＬ 読み出し用ワード線、ＷＢＬ、ＷＢＬＢ 書き込み用ビット線、ＲＢＬ、ＲＢＬＢ 読み出し用ビット線、ＣＳＬ カラム選択線、ＩＶ１、ＩＶ２、ＩＶ１１、ＩＶ１２ インバータ、ＭＣ０〜ＭＣ２、ＭＣ１０〜ＭＣ１２ メモリセル、１、２１ 拡散層、２、１４、１４ａ、１４ｂ、２２ ゲート電極、３、２３ 配線、４、２４ コンタクト、１１ ＢＯＸ層、１２ フィン、１３、１３ａ、１３ｂ ゲート絶縁膜

Claims (5)

  1. 第１の駆動トランジスタと、
    第２の駆動トランジスタと、
    前記第１の駆動トランジスタと直列に接続された第１の負荷トランジスタと、
    前記第２の駆動トランジスタと直列に接続された第２の負荷トランジスタと、
    前記第２の駆動トランジスタのゲートと前記第２の負荷トランジスタのゲートと前記第１の駆動トランジスタのドレインと前記第１の負荷トランジスタのドレインにドレインが接続された第１の書き込み専用伝送トランジスタと、
    前記第２の駆動トランジスタのドレインと前記第２の負荷トランジスタのドレインと前記第１の駆動トランジスタのゲートと前記第１の負荷トランジスタのゲートにドレインが接続された第２の書き込み専用伝送トランジスタと、
    前記第１の駆動トランジスタのゲートと前記第１の負荷トランジスタのゲートと前記第２の駆動トランジスタのドレインと前記第２の負荷トランジスタのドレインにゲートが接続された第１の読み出し専用駆動トランジスタと、
    前記第１の読み出し専用駆動トランジスタのドレインにドレインが接続された第１の読み出し専用伝送トランジスタと、
    前記第１の書き込み専用伝送トランジスタのソースにドレインが接続された第１のカラム選択トランジスタと、
    前記第２の書き込み専用伝送トランジスタのソースにドレインが接続された第２のカラム選択トランジスタと、
    前記第１の書き込み専用伝送トランジスタのゲートと前記第２の書き込み専用伝送トランジスタのゲートと第１の読み出し専用伝送トランジスタのゲートに接続されたワード線と、
    前記第１のカラム選択トランジスタのソースに接続された第１の書き込み用ビット線と、
    前記第２のカラム選択トランジスタのソースに接続された第２の書き込み用ビット線と、
    前記第１の読み出し専用伝送トランジスタのソースに接続された第１の読み出し用ビット線と、
    前記第１のカラム選択トランジスタのゲートと前記第２のカラム選択トランジスタのゲートに接続されたカラム選択線とで構成されたメモリセルを備えることを特徴とする半導体記憶装置。
  2. 前記第１の駆動トランジスタのドレインと前記第１の負荷トランジスタのドレインと前記第２の駆動トランジスタのゲートと前記第２の負荷トランジスタのゲートにゲートが接続された第２の読み出し専用駆動トランジスタと、
    前記第２の読み出し専用駆動トランジスタのドレインにドレインが接続され、ゲートが前記ワード線に接続された第２の読み出し専用伝送トランジスタと、
    前記第２の読み出し専用伝送トランジスタのソースに接続された第２の読み出し用ビット線とをさらに備えることを特徴とする請求項１に記載の半導体記憶装置。
  3. 前記第１のカラム選択トランジスタおよび前記第２のカラム選択トランジスタは、複数個のメモリセルで共有されていることを特徴とする請求項２に記載の半導体記憶装置。
  4. 第１の駆動トランジスタと、
    第２の駆動トランジスタと、
    前記第１の駆動トランジスタと直列に接続された第１の負荷トランジスタと、
    前記第２の駆動トランジスタと直列に接続された第２の負荷トランジスタと、
    前記第２の駆動トランジスタのゲートと前記第２の負荷トランジスタのゲートと前記第１の駆動トランジスタのドレインと前記第１の負荷トランジスタのドレインにドレインが接続された第１の書き込み専用伝送トランジスタと、
    前記第２の駆動トランジスタのドレインと前記第２の負荷トランジスタのドレインと前記第１の駆動トランジスタのゲートと前記第１の負荷トランジスタのゲートにドレインが接続された第２の書き込み専用伝送トランジスタと、
    フロントゲートおよびバックゲートが形成され、前記第１の駆動トランジスタのゲートと前記第１の負荷トランジスタのゲートと前記第２の駆動トランジスタのドレインと前記第２の負荷トランジスタのドレインにフロントゲートが接続された第１の読み出し専用駆動トランジスタと、
    前記第１の読み出し専用駆動トランジスタのドレインにドレインが接続された第１の読み出し専用伝送トランジスタと、
    前記第１の書き込み専用伝送トランジスタのソースにドレインが接続された第１のカラム選択トランジスタと、
    前記第２の書き込み専用伝送トランジスタのソースにドレインが接続された第２のカラム選択トランジスタと、
    前記第１の書き込み専用伝送トランジスタのゲートと前記第２の書き込み専用伝送トランジスタのゲートに接続された書き込み用ワード線と、
    前記第１の読み出し専用伝送トランジスタのゲートに接続された読み出し用ワード線と、
    前記第１のカラム選択トランジスタのソースに接続された第１の書き込み用ビット線と、
    前記第２のカラム選択トランジスタのソースに接続された第２の書き込み用ビット線と、
    前記第１の読み出し専用伝送トランジスタのソースに接続された第１の読み出し用ビット線と、
    前記第１のカラム選択トランジスタのゲートと前記第２のカラム選択トランジスタのゲートと前記第１の読み出し専用駆動トランジスタのバックゲートに接続されたカラム選択線とで構成されたメモリセルを備えることを特徴とする半導体記憶装置。
  5. 前記第１の駆動トランジスタのドレインと前記第１の負荷トランジスタのドレインと前記第２の駆動トランジスタのゲートと前記第２の負荷トランジスタのゲートにフロントゲートが接続され、前記カラム選択線にバックゲートが接続された第２の読み出し専用駆動トランジスタと、
    前記第２の読み出し専用駆動トランジスタのドレインにドレインが接続され、ゲートが前記読み出し用ワード線に接続された第２の読み出し専用伝送トランジスタと、
    前記第２の読み出し専用伝送トランジスタのソースに接続された第２の読み出し用ビット線とをさらに備えることを特徴とする請求項４に記載の半導体記憶装置。
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