TW202038229A - 記憶體元件中的記憶胞、記憶體元件以及計算元件 - Google Patents

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Abstract

本發明提供一種記憶胞，包含寫入埠及讀取埠。寫入埠包含形成儲存單元的兩個交叉耦接反相器。交叉耦接反相器連接於第一電源訊號線與第二電源訊號線之間。寫入埠亦包含連接至第二電源訊號線的內連層中的第一局部內連線。讀取埠包含連接至寫入埠中的儲存單元且連接至第二電源訊號線的電晶體，以及連接至第二電源訊號線的內連層中的第二局部內連線。讀取埠中的第二局部內連線與寫入埠中的第一局部內連線分隔開。

Description

記憶體元件中的記憶胞、記憶體元件以及計算元件
在電子元件中針對各種目的使用不同類型的記憶體元件。唯讀記憶體（read only memory；ROM）及隨機存取記憶體（random access memory；RAM）為兩種此類類型的記憶體元件。ROM元件准許自ROM元件讀取資料，但不准許將資料寫入至ROM元件。當電源關閉時ROM元件保留其所儲存的資料。因此，ROM元件通常用於儲存在電子元件導通時執行的程式。
與ROM元件不同，RAM元件允許將資料寫入至RAM元件中的選定記憶胞及自所述選定記憶胞讀取資料。一種類型的RAM元件為靜態隨機存取記憶體（static random access memory；SRAM）元件。SRAM元件具有在無需再新的情況下保存資料的有利特徵。SRAM元件中的單埠記憶胞包含使得記憶胞能夠進行寫入操作或讀取操作中的任一者的一組定址訊號線。
另一類型的SRAM記憶胞稱為雙埠SRAM胞，其包含使得記憶胞能夠進行寫入操作及讀取操作的兩組定址訊號線。一種類型的雙埠SRAM記憶胞為八電晶體（eight transistor；8T）SRAM記憶胞，所述八電晶體SRAM記憶胞包含僅進行寫入操作的寫入埠及僅進行讀取操作的單獨讀取埠。在一些情況下，兩埠記憶胞中的接地彈跳並未平衡，此是至少部分地歸因於在特定讀取操作期間所產生的電流量的差。舉例而言，當自記憶胞讀取邏輯「0」時寫入埠中所產生的電流量可大於當自記憶胞讀取邏輯「1」時所產生的電流量。不同電流導致寫入埠中的接地彈跳不平衡。
以下揭露內容提供用於實施所提供主題的不同特徵的許多不同實施例或實例。下文描述組件及配置的特定實例以簡化本揭露內容。當然，此等組件及配置僅為實例且不意欲為限制性的。舉例而言，在以下描述中，第一特徵在第二特徵上方或第二特徵上形成可包含第一特徵與第二特徵直接接觸地形成的實施例，且亦可包含額外特徵可在第一特徵與第二特徵之間形成，使得第一特徵與第二特徵可不直接接觸的實施例。另外，本揭露內容可在各種實例中重複附圖標號及/或字母。此重複是出於簡單及清楚的目的，且自身並不指示所論述的各種實施例及/或組態之間的關係。
如本文中所使用，術語「耦接」、「連接」以及「可操作地連接」意欲廣泛地解釋為指代第一特徵與第二特徵之間的直接連接，及指代額外一或多個特徵連接於第一特徵與第二特徵之間的間接連接。
本文中所描述的實施例提供包含寫入埠及讀取埠的記憶胞，其中在寫入埠中接地彈跳實質上平衡。寫入埠包含形成儲存單元的兩個交叉耦接反相器。交叉耦接反相器連接於第一電源訊號線與第二電源訊號線之間。寫入埠亦包含連接至第一電源訊號線的內連層中的第一局部內連線，及連接至第二電源訊號線的內連層中的第二局部內連線。讀取埠包含電晶體，所述電晶體連接至寫入埠中的儲存單元且連接至第二電源訊號線。與第一局部內連線及第二局部內連線位於同一內連層中的讀取埠中的第三局部內連線亦連接至第二電源訊號線。讀取埠中的第三局部內連線與寫入埠中的第二局部內連線分隔開且並非所述第二局部內連線的部分。由於第三局部內連線與第二局部內連線分隔開，故寫入埠中所產生的電流並未受在讀取操作期間讀取埠中所產生的電流的實質影響，此使得寫入埠中的接地彈跳效應實質上平衡。
下文參考圖1至圖7論述此等及其他實施例。然而，所屬技術領域中具有通常知識者將容易理解：本文中就此等圖式所給出的詳細描述僅出於解釋性目的，且不應解譯為限制性的。
圖1示出根據一些實施例的可在其中實踐本揭露內容的態樣的記憶體元件的方塊圖。在所示出的實施例中，記憶體元件100包含以列及行配置以形成記憶陣列104的記憶胞102。記憶體元件100可包含任何合適數目個列及行。舉例而言，記憶體元件包含R 數目個列及C 數目個行，其中R 為大於或等於一的整數且C 為大於或等於二的數。記憶體元件100可以是任何合適類型的記憶體元件，包含但不限於靜態隨機存取記憶體元件。
記憶胞102的每一列可操作地連接至一或多個字元線訊號線（統稱為字元線訊號線106）。字元線訊號線106可操作地連接至一或多個列選擇電路（統稱為列選擇電路108）。列選擇電路108基於在訊號線110上接收到的位址訊號選擇特定字元線訊號線106。
記憶胞102的每一行可操作地連接至一或多個位元線訊號線（統稱為位元線訊號線112）。位元線訊號線112可操作地連接至一或多個行選擇電路（統稱為行選擇電路114）。行選擇電路114基於在訊號線116上接收到的選擇訊號選擇特定位元線訊號線112。
處理元件118可操作地連接至記憶陣列104、列選擇電路108以及行選擇電路114。處理元件118可操作以控制記憶體元件100的一或多個操作。舉例而言，處理元件118可控制記憶陣列104、列選擇電路108以及行選擇電路114的一或多個操作。處理元件118可與記憶體元件100安置於同一電路（例如同一積體電路）中，或處理元件118可安置於與記憶體元件100分隔開的電路中且可操作地連接至記憶體元件100。可使用任何合適的處理元件。實例處理元件包含但不限於中央處理單元、微處理器、特殊應用積體電路、圖形處理單元、場可程式閘極陣列或其組合。
當待將資料寫入至記憶胞102（例如記憶胞102經程式化）時，或當待自記憶胞102讀取資料時，處理元件118在訊號線110上產生待輸入的記憶胞102的位址。列選擇電路108激活或斷言與位址相關聯的字元線訊號線106。在訊號線116上接收到選擇訊號且與選擇訊號相關聯的位元線訊號線112經斷言或激活。隨後將資料寫入至記憶胞102或自所述記憶胞讀取資料。
圖2描繪根據一些實施例的第一記憶胞的示意圖。實例記憶胞102包含寫入埠200及讀取埠202。記憶胞102稱為雙埠記憶胞。寫入埠200包含可操作地連接至第二交叉耦接反相器206的第一交叉耦接反相器204。在所示出的實施例中，每一交叉耦接反相器204、交叉耦接反相器206包含可操作地串聯連接至各別n型電晶體N0、n型電晶體N1（例如n型金屬氧化物半導體（n-type metal oxide semiconductor；NMOS）電晶體）的p型電晶體P0、p型電晶體P1（例如p型金屬氧化物半導體（p-type metal oxide semiconductor；PMOS）電晶體）。在第一交叉耦接反相器204中，p型電晶體P0的第一端可操作地連接至第一電源訊號線（例如供電電壓（VDD）訊號線）且p型電晶體P0的第二端可操作地連接至節點SN1。n型電晶體N0的第一端可操作地連接至節點SN1且n型電晶體N0的第二端可操作地連接至第二電源訊號線（例如參考電壓（VSS）訊號線）。p型電晶體P0的閘極及n型電晶體N0的閘極可操作地彼此連接且連接至第二交叉耦接反相器206中的節點SN2。
類似地，在第二交叉耦接反相器206中，p型電晶體P1的第一端可操作地連接至第一電源訊號線（例如供電電壓（VDD）訊號線）且p型電晶體P1的第二端可操作地連接至節點SN2。n型電晶體N1的第一端可操作地連接至節點SN2且n型電晶體N1的第二端可操作地連接至第二電源訊號線（例如參考電壓（VSS）訊號線）。p型電晶體P1的閘極及n型電晶體N1的閘極可操作地彼此連接且連接至第一交叉耦接反相器204中的節點SN1。交叉耦接反相器204、交叉耦接反相器206形成具有用於指代邏輯「0」及邏輯「1」的兩個穩定狀態的儲存單元208。當儲存節點SN1為邏輯「1」時（一般為高電壓），儲存節點SN2同時為邏輯「0」（一般為低電壓），且反之亦然。
第一交叉耦接反相器204連接至第一傳送電晶體T0且第二交叉耦接反相器206連接至第二傳送電晶體T1。第一傳送電晶體T0及第二傳送電晶體T1在寫入操作期間控制對儲存單元208的存取且使得能夠將資料（位元）寫入至記憶胞102。在所示出的實施例中，傳送電晶體T0、傳送電晶體T1為n型電晶體（例如NMOS電晶體）。在記憶胞102中，第一傳送電晶體T0的閘極及第二傳送電晶體T1的閘極可操作地連接至寫入字元線（WWL）訊號線。僅針對對記憶胞102的寫入操作斷言（例如，導通）WWL訊號線。第一傳送電晶體T0的第一端在節點210處可操作地連接至寫入位元線（WBL）訊號線且第一傳送電晶體T0的第二端可操作地連接至第一交叉耦接反相器204中的節點SN1。就第二傳送電晶體T1而論，第二傳送電晶體T1的第一端在節點212處可操作地連接至寫入反位元線（WBLB）訊號線且第二傳送電晶體T1的第二端可操作地連接至第二交叉耦接反相器206中的節點SN2。
讀取埠202包含串聯連接的傳送電晶體（T2）及下拉電晶體（pull down；PD）。在所示出的實施例中，下拉電晶體（PD）及傳送電晶體（T2）兩者均為n型電晶體（例如，NMOS電晶體）。傳送電晶體（T2）的閘極可操作地連接至讀取字元線（RWL）訊號線。僅針對對記憶胞102的讀取操作斷言（例如，導通）RWL訊號線。傳送電晶體（T2）的第一端在節點214處可操作地連接至讀取位元線（RBL）訊號線且傳送電晶體（T2）的第二端可操作地連接至下拉電晶體（PD）的第一端。下拉電晶體（PD）的第二端可操作地連接至第二電源訊號線（例如參考電壓（VSS）訊號線）。
當對記憶胞102進行寫入時，將互補寫入資料訊號置放於WBL訊號線及WBLB訊號線上。WWL訊號線經斷言以導通傳送電晶體T0、傳送電晶體T1兩者。WBL訊號線上的資料及WBLB訊號線上的資料可覆寫所儲存的資料以寫入至記憶胞102或程式化所述記憶胞。當自記憶胞102讀取時，RWL訊號線經斷言以導通傳送電晶體T2，此允許將RBL訊號線耦接至儲存節點SN1或儲存節點SN2以及自所述儲存節點接收資料。
電阻器R1、電阻器R2以及電阻器R3表示n型電晶體N0、n型電晶體N1以及n型電晶體PD的第二端與第二電源訊號線（例如，參考電壓（VSS）訊號線）之間的導電訊號線的電阻。當記憶胞102在SN1處儲存邏輯1且進行讀取操作時，電流216自SN1流動穿過電阻器R1且電流218自下拉電晶體（PD）流動穿過電阻器R3。因此，電流216在儲存單元208的左側上流動。當記憶胞102在節點SN2處儲存邏輯0且進行讀取操作時，電流220自節點SN2流動穿過電阻器R2且電流218經由電阻器R3流動穿過下拉電晶體（PD）。因此，電流220在儲存單元208的右側上流動。如將結合圖3及圖4更詳細地描述，由於可操作地連接至第二電源訊號線（例如參考電壓（VSS）訊號線）的寫入埠200中的局部內連線與可操作地連接至第二電源訊號線的讀取埠202中的局部內連線分隔開且相異，故所示出的寫入埠200中的接地彈跳實質上平衡。電流220並未受電流218的實質影響，此允許寫入埠200中的接地彈跳效應實質上平衡。
圖3示出繪示於圖2中的第一記憶胞的第一佈局。佈局300描繪記憶胞102的寫入埠200及讀取埠202。在寫入埠200中，WWL訊號線、第二電源訊號線（例如參考電壓（VSS）訊號線）、WBL訊號線、第一電源訊號線（例如供電電壓（VDD）訊號線）以及WBLB訊號線形成於第一導電層302中。在一非限制性實例中，第一導電層302是記憶體元件中的第一金屬層（M1），但其他實施例不限於此組態。在所示出的實施例中，記憶胞102中的寫入埠200中的第一導電層302的訊號線次序（自記憶胞102的左方或第一邊緣301至記憶胞102的右方或內部）如下：WWL訊號線-第二電源訊號線（VSS訊號線）-WBL訊號線-第一電源訊號線（VDD訊號線）-WBLB訊號線-第二電源訊號線（VSS訊號線）-WWL訊號線。
在讀取埠202中，RWL訊號線、第二電源訊號線（例如，參考電壓（VSS）訊號線）以及RBL訊號線形成於記憶體元件的同一第一導電層302中。在圖3中，讀取埠202中的RBL訊號線定位於第二電源訊號線（VSS訊號線）的訊號線與RWL訊號線之間。記憶胞102中的讀取埠202中的導電層302的訊號線次序（自記憶胞102的左方或內部至記憶胞102的右方或相對的第二邊緣303）如下：第二電源訊號線（VSS訊號線）-RBL訊號線-RWL訊號線。因此，對於整個記憶胞102而言，導電層302的訊號線次序（自記憶胞102的第一邊緣301至相對的第二邊緣303）如下：WWL訊號線-第二電源訊號線（VSS訊號線）-WBL訊號線-第一電源訊號線（VDD訊號線）-WBLB訊號線-第二電源訊號線（VSS訊號線）-WWL訊號線-第二電源訊號線（VSS訊號線）-RBL訊號線-RWL訊號線。
第二導電層304中的訊號線垂直於第一導電層302中的訊號線安置。在一非限制性實例中，第二導電層304為多晶矽層。佈局300更繪示記憶胞102中的FinFET電晶體的鰭片主動區306。
局部內連線308亦垂直於第一導電層302中的訊號線安置。在一非限制性實例中，局部內連線308形成於記憶體元件中的第一局部內連層（L1）中，但其他實施例不限於此實施方案。在所示出的實施例中，寫入埠中200的局部內連線308與讀取埠202中的局部內連線308分隔開且相異。如先前所論述，此分隔使得寫入埠200中的接地彈跳實質上平衡。特定而言，由於寫入埠200中的局部內連線308a與讀取埠202中的局部內連線308b分隔開，故寫入埠200中的儲存單元（例如，第一交叉耦接反相器204）的左側中的接地彈跳及儲存單元（例如，交叉耦接反相器206）的右側中的接地彈跳實質上平衡。局部內連線308a並未自寫入埠200延伸至讀取埠202（例如局部內連線308a/局部內連線308b不存在於由虛線矩形310突出顯示的區域中）。
訊號線之間的各種接點亦在佈局300中繪示。接點312在各別局部內連線308與第二電源訊號線（例如，VSS訊號線）之間形成於寫入埠200中及讀取埠202中。接點314在第二導電層304中的各別訊號線與各別局部內連層308之間形成於寫入埠200中。接點316在各別局部內連線308與第一電源訊號線（VDD訊號線）之間形成於寫入埠200中。接點318在第二導電層304中的各別訊號線與WWL訊號線之間形成於寫入埠200中。接點320在WBL訊號線與各別局部內連線308之間形成於寫入埠200中。接點322在WBLB訊號線與各別局部內連線308之間形成於寫入埠200中。接點324在RBL訊號線與各別局部內連線308之間形成於讀取埠202中。接點326在RWL訊號線與第二導電層304中的各別訊號線之間形成於讀取埠202中。
圖4描繪繪示於圖2中的第一記憶胞的第二佈局。佈局400的佈局與繪示於圖3中的佈局300相同，不同之處在於讀取埠202中的RBL訊號線與第二電源訊號線（例如參考電壓（VSS）訊號線）的開關。因此，第二電源訊號線（VSS訊號線）的訊號線定位於RBL訊號線與RWL訊號線之間。在此實施例中，記憶胞102中的讀取埠202的第一導電層302中的訊號線次序（自記憶胞102的左方或內部至記憶胞102的右方或相對的第二邊緣303）如下：RBL訊號線-第二電源訊號線（VSS訊號線）-RWL訊號線。在一些實施例中，在RBL訊號線與RWL訊號線之間定位第二電源訊號線（例如參考電壓（VSS）訊號線）可使得能夠相較於圖3中的RBL訊號線的寄生電容減小RBL訊號線的寄生電容。寄生電容的此減小由以下原因引起：讀取埠202中的RBL訊號線與寫入埠200中的WWL訊號線之間的距離（圖4）大於讀取埠202中的RBL訊號與第二電源訊號線（VSS訊號線）之間的距離（圖3）。由於動態功率與CV2 成正比，故RBL訊號線的更低寄生電容產生更小的動態功率及更快的速度。
圖5示出根據一些實施例的第二記憶胞的示意圖。記憶胞102包含寫入埠500及讀取埠502。所示出的記憶胞102的構造與繪示於圖2中的記憶胞102的構造類似，不同之處在於讀取埠502包含上拉電晶體（pull up；PU）且圖5記憶胞102具有與繪示於圖2中的記憶胞102的極性相反的極性。特定而言，寫入埠500中的傳送電晶體T3、傳送電晶體T4及讀取埠502中的傳送電晶體T5及上拉電晶體（PU）為p型電晶體（例如，PMOS電晶體）。電阻器R4、電阻器R5以及電阻器R6表示電晶體P0、電晶體P1以及電晶體PU的第一端與第一電源訊號線（例如，供電電壓（VDD）訊號線）之間的導電訊號線的電阻。
寫入埠500中的儲存單元208與繪示於圖2中的儲存單元208類似地構造。第一交叉耦接反相器204連接至第一傳送電晶體T3且第二交叉耦接反相器206連接至第二傳送電晶體T4。第一傳送電晶體T3的閘極及第二傳送電晶體T4的閘極可操作地連接至WWL訊號線。第一傳送電晶體T3的第一端在節點210處可操作地連接至WBL訊號線且第一傳送電晶體T3的第二端可操作地連接至第一交叉耦接反相器204中的儲存節點SN1。就第二傳送電晶體T4而論，第二傳送電晶體T4的第一端在節點212處可操作地連接至WBLB訊號線且第二傳送電晶體T4的第二端可操作地連接至第二交叉耦接反相器206中的節點SN2。
讀取埠502包含串聯連接的傳送電晶體T5及上拉電晶體（PU）。傳送電晶體T5的閘極可操作地連接至RWL訊號線。傳送電晶體T5的第一端在節點214處可操作地連接至RBL訊號線且傳送電晶體T5的第二端可操作地連接至上拉電晶體（PU）的第一端。上拉電晶體（PU）的第二端可操作地連接至第一電源訊號線（例如，供電電壓（VDD）訊號線）。
圖6描繪繪示於圖5中的第二記憶胞的佈局。佈局600與繪示於圖4中的佈局400類似，不同之處在於寫入埠500及讀取埠502兩者中的第二電源訊號線（例如，參考電壓（VSS）訊號）及第一電源訊號線（例如供電電壓（VDD）訊號線）的反轉。在所示出的實施例中，記憶胞102中的導電層（例如第一導電層302）的訊號線次序（自記憶胞102的第一邊緣301至相對的第二邊緣303）如下：WWL訊號線-第一電源訊號線（VDD訊號線）-WBL訊號線-第二電源訊號線（VSS訊號線）-WBLB訊號線-第一電源訊號線（VDD訊號線）-WWL訊號線-RBL訊號線-第一電源訊號線（VDD訊號線）-RWL訊號線。
另外，記憶胞102中的讀取埠502中的導電層的訊號線次序（記憶胞102的內部至記憶胞102的第二邊緣303）如下：RBL訊號線-第一電源訊號線（VDD訊號線）-RWL訊號線。與繪示於圖4中的實施例相同，由於RBL訊號線離寫入埠500中的WWL訊號線更遠，故在RBL訊號線與RWL訊號線之間定位VDD訊號線使得能夠減小RBL訊號線的寄生電容。
與繪示於圖3及圖4中的實施例相同，由於可操作地連接至第一電源訊號線（例如供電電壓（VDD）訊號線）的寫入埠500中的局部內連線308a與可操作地連接至第一電源訊號線的讀取埠502中的局部內連線308b分隔開且相異，故所示出的寫入埠500中的接地彈跳實質上平衡。
圖7描繪根據一些實施例的可在其中實踐本揭露內容的態樣的計算元件的方塊圖。計算元件700可以是包含一或多個記憶體（例如記憶體元件）的任何合適的計算元件。實例計算元件包含但不限於電子遊戲元件、智慧型電視、數位串流計算元件以及攜帶型計算元件，諸如智慧型電話、膝上型電腦以及穿戴式計算元件。
在基本組態中，計算元件700可包含至少一個處理元件702及至少一個記憶體704。可使用任何合適的一或多個處理元件。實例處理元件包含但不限於微處理器、特殊應用積體電路及/或場可程式閘極陣列。取決於計算元件700的組態及類型，記憶體704可包括但不限於揮發性儲存裝置（例如隨機存取記憶體）、非揮發性儲存裝置（例如唯讀記憶體）、快閃記憶體或此類記憶體的任何組合。記憶體704可包含若干程式模組及資料檔案，諸如用於控制計算元件700的操作的操作系統706；適用於剖析所接收的輸入、判定所接收的輸入的主題、判定與輸入相關聯的動作等等的一或多個程式模組708；以及一或多個應用程式710。
計算元件700可具有額外特徵或功能性。舉例而言，計算元件700亦可包含額外資料儲存元件（可移式及/或非可移式），諸如（例如）磁碟、光碟或磁帶。此類額外儲存裝置在圖7中由可移式儲存元件712及非可移式儲存元件714示出。
計算元件700亦可具有一或多個輸入元件716，諸如鍵盤、軌跡板、滑鼠、筆、聲音或語音輸入元件、觸控、受力及/或滑移輸入元件等。亦可包含輸出元件718，諸如顯示器、揚聲器、列印機等。前述輸入及輸出元件為實例，且可使用其他元件。計算元件700可包含允許與其他計算元件722通訊的一或多個通訊元件720。合適的通訊元件720的實例包含但不限於蜂巢式、IR、NFC、RF及/或衛星發射器、接收器及/或收發器電路、通用串列匯流排（universal serial bus；USB）、並聯埠及/或串聯埠。
如本文中所使用的術語電腦可讀媒體可包含電腦儲存媒體。電腦儲存媒體可包含在任何方法或技術中實施的用於儲存資訊（諸如，電腦可讀指令、資料結構或程式模組）的揮發性及非揮發性媒體、可移式及非可移式媒體。
記憶體704、可移式儲存元件712以及非可移式儲存元件714全部為電腦儲存媒體實例（例如，記憶體元件）。電腦儲存媒體可包含RAM（例如SRAM）、ROM、電可抹除唯讀記憶體（electrically erasable read-only memory；EEPROM）、快閃記憶體或其他記憶體技術、CD-ROM、數位多功能光碟（digital versatile disk；DVD）或其他光學儲存裝置、匣式磁帶、磁帶、磁碟儲存裝置或其他磁性儲存元件，或可用以儲存資訊且可由計算元件700存取的任何其他製品。任何此類電腦儲存媒體可為計算元件700的部分。
前文概述若干實施例的特徵，以使得所屬技術領域中具有通常知識者可更佳地理解本揭露內容的態樣。所屬技術領域中具有通常知識者應理解，其可易於使用本揭露內容作為設計或修改用於實現本文中所引入的實施例的相同目的及/或達成相同優點的其他製程及結構的基礎。所屬技術領域中具有通常知識者亦應認識到，此類等效構造並不脫離本揭露內容的精神及範圍，且所屬技術領域中具有通常知識者可在不脫離本揭露內容的精神及範圍的情況下在本文中作出各種改變、替代以及更改。
在一個態樣中，一種記憶體元件中的記憶胞包含寫入埠及讀取埠。寫入埠包含儲存單元，所述儲存單元包括連接至第二交叉耦接反相器的第一交叉耦接反相器，其中第一交叉耦接反相器及第二交叉耦接反相器連接至電源訊號線。寫入埠更包含連接至電源訊號線的內連層中的第一局部內連線。讀取埠包含電晶體，所述電晶體連接至寫入埠中的儲存單元且連接至電源訊號線。且內連層中的第二局部內連線連接至電源訊號線。讀取埠中的第二局部內連線與寫入埠中的第一局部內連線分隔開。
在另一態樣中，一種記憶體元件包含列選擇電路、行選擇電路以及記憶陣列。記憶陣列包含多個記憶胞。每一記憶胞包含寫入埠及讀取埠。寫入埠包含儲存單元，所述儲存單元包括連接至第二交叉耦接反相器的第一交叉耦接反相器，其中第一交叉耦接反相器及第二交叉耦接反相器連接於第一電源訊號線與第二電源訊號線之間。寫入埠更包含連接至第一電源訊號線的內連層中的第一局部內連線及連接至第二電源訊號線的內連層中的第二局部內連線。讀取埠包含連接至寫入埠中的儲存單元且連接至第二電源訊號線的電晶體，以及連接至第二電源訊號線的內連層中的第三局部內連線。讀取埠中的第三局部內連線與寫入埠中的第二局部內連線分隔開。在又一態樣中，一種計算元件包含處理元件及連接至處理元件的記憶體元件。記憶體元件包含多個記憶胞的記憶陣列。每一記憶胞包含寫入埠及讀取埠。寫入埠包含儲存單元，所述儲存單元包括連接至第二交叉耦接反相器的第一交叉耦接反相器，其中第一交叉耦接反相器及第二交叉耦接反相器連接於第一電源訊號線與第二電源訊號線之間。寫入埠更包含連接至第一電源訊號線的內連層中的第一局部內連線及連接至第二電源訊號線的內連層中的第二局部內連線。讀取埠包含傳送電晶體及電晶體，所述電晶體具有連接至傳送電晶體的第一端、連接至寫入埠中的儲存單元的閘極，以及連接至第二電源訊號線的第二端。讀取埠更包含連接至第二電源訊號線的內連層中的第三局部內連線。讀取埠中的第三局部內連線與寫入埠中的第二局部內連線分隔開。
對本申請案中提供的一或多個態樣的描述及圖示並不意欲以任何方式限制或限定如所主張揭露內容的範圍。本申請案中提供的態樣、實例以及細節視為足以傳達所有權且使得其他人能夠做出及使用所主張揭露內容的最佳模式。所主張揭露內容不應解譯為受限於本申請案中所提供的任何態樣、實例或細節。無論以組合形式抑或單獨繪示及描述，各種特徵（結構性及方法性兩者）均意欲選擇性包含或省略以產生具有特徵的特定集合的實施例。已提供對本申請案的描述及圖示，所屬技術領域中具有通常知識者可設想屬於體現於本申請案中的一般發明概念的更廣態樣的精神內而不脫離所主張揭露內容的更廣範圍的變型、修改以及替代性態樣。
100:記憶體元件 102:記憶胞 104:記憶陣列 106:字元線訊號線 108:列選擇電路 110、116:訊號線 112:位元線訊號線 114:行選擇電路 118、702:處理元件 200、500:寫入埠 202、502:讀取埠 204:第一交叉耦接反相器 206:第二交叉耦接反相器 208:儲存單元 210、212、214、SN1、SN2:節點 216、218、220:電流 300、400、600:佈局 301:第一邊緣 302:第一導電層 303:第二邊緣 304:第二導電層 306:鰭片主動區 308、308a、308b:局部內連線 310:虛線矩形 312、314、316、318、320、322、324、326:接點 700:計算元件 704:記憶體 706:操作系統 708:程式模組 710:應用程式 712:可移式儲存元件 714:非可移式儲存元件 716:輸入元件 718:輸出元件 720:通訊元件 722:其他計算元件 N0、N1:n型電晶體 P0、P1:p型電晶體 PD:下拉電晶體 PU:上拉電晶體 R1、R2、R3、R4、R5、R6:電阻器 RBL:讀取位元線 RWL:讀取字元線 T0、T3:第一傳送電晶體 T1、T4:第二傳送電晶體 T2、T5:傳送電晶體 VDD:供電電壓 VSS:參考電壓 WBL:寫入位元線 WBLB:寫入反位元線 WWL:寫入字元線
藉由結合隨附圖式的以下詳細描述，將容易地理解本揭露內容，其中類似附圖標號指定類似結構部件，且其中： 圖1示出根據一些實施例的可在其中實踐本揭露內容的態樣的記憶體元件的方塊圖。 圖2描繪根據一些實施例的第一記憶胞的示意圖。 圖3示出繪示於圖2中的第一記憶胞的第一佈局。 圖4描繪繪示於圖2中的第一記憶胞的第二佈局。 圖5示出根據一些實施例的第二記憶胞的示意圖。 圖6描繪繪示於圖5中的第二記憶胞的佈局。 圖7示出根據一些實施例的可用其實踐本揭露內容的態樣的計算元件的方塊圖。
102:記憶胞
200:寫入埠
202:讀取埠
204:第一交叉耦接反相器
206:第二交叉耦接反相器
208:儲存單元
210、212、214、SN1、SN2:節點
216、218、220:電流
N0、N1:n型電晶體
P0、P1:p型電晶體
PD:下拉電晶體
R1、R2、R3:電阻器
RBL:讀取位元線
RWL:讀取字元線
T0:第一傳送電晶體
T1:第二傳送電晶體
T2:傳送電晶體
VDD:供電電壓
VSS:參考電壓
WBL:寫入位元線
WBLB:寫入反位元線
WWL:寫入字元線

Claims (20)

  1. 一種記憶體元件中的記憶胞，包括： 寫入埠，包括： 儲存單元，包括連接至第二交叉耦接反相器的第一交叉耦接反相器，其中所述第一交叉耦接反相器及所述第二交叉耦接反相器連接至電源訊號線；以及 第一局部內連線，位於內連層中，所述第一局部內連線連接至所述電源訊號線；以及 讀取埠，包括： 電晶體，連接至所述寫入埠中的所述儲存單元且連接至所述電源訊號線；以及 第二局部內連線，位於所述內連層中，所述第二局部內連線連接至所述電源訊號線，其中所述讀取埠中的所述第二局部內連線與所述寫入埠中的所述第一局部內連線分隔開。
  2. 如申請專利範圍第1項所述的記憶胞，其中： 所述電源訊號線包括第一電源訊號線； 所述第一交叉耦接反相器及所述第二交叉耦接反相器連接於所述第一電源訊號線與第二電源訊號線之間；以及 所述寫入埠更包括連接至所述第二電源訊號線的所述內連層中的第三局部內連線。
  3. 如申請專利範圍第2項所述的記憶胞，更包括： 第一傳送電晶體，位於所述寫入埠中，所述第一傳送電晶體具有連接至寫入位元線訊號線的第一端、連接至所述第一交叉耦接反相器的第二端以及連接至寫入字元線訊號線的第一閘極； 第二傳送電晶體，位於所述寫入埠中，所述第二傳送電晶體具有連接至寫入反位元線訊號線的第三端、連接至所述第二交叉耦接反相器的第四端以及連接至所述寫入字元線訊號線的第二閘極；以及 第三傳送電晶體，位於所述讀取埠中，所述第三傳送電晶體具有連接至讀取位元線訊號線的第五端、連接至所述電晶體的第六端以及連接至讀取字元線訊號線的第三閘極。
  4. 如申請專利範圍第3項所述的記憶胞，其中： 所述寫入埠中的所述第一傳送電晶體及所述第二傳送電晶體各自包括n型電晶體；以及 所述讀取埠中的所述第三傳送電晶體及所述電晶體各自包括所述n型電晶體。
  5. 如申請專利範圍第4項所述的記憶胞，其中： 所述寫入字元線訊號線、所述寫入位元線訊號線、所述寫入反位元線訊號線、所述讀取字元線訊號線、所述讀取位元線訊號線、所述第一電源訊號線以及所述第二電源訊號線形成於第一金屬層中；以及 所述第一金屬層自所述記憶胞的第一邊緣至所述記憶胞的相對第二邊緣的佈局包括：所述寫入字元線訊號線-所述第一電源訊號線-所述寫入位元線訊號線-所述第二電源訊號線-所述寫入反位元線訊號線-所述第一電源訊號線-所述寫入字元線訊號線-所述第一電源訊號線-所述讀取位元線訊號線-所述讀取字元線訊號線。
  6. 如申請專利範圍第4項所述的記憶胞，其中： 所述寫入字元線訊號線、所述寫入位元線訊號線、所述寫入反位元線訊號線、所述讀取字元線訊號線、所述讀取位元線訊號線、所述第一電源訊號線以及所述第二電源訊號線形成於第一金屬層中；以及 所述第一金屬層自所述記憶胞的第一邊緣至所述記憶胞的相對第二邊緣的佈局包括：所述寫入字元線訊號線-所述第一電源訊號線-所述寫入位元線訊號線-所述第二電源訊號線-所述寫入反位元線訊號線-所述第一電源訊號線-所述寫入字元線訊號線-所述讀取位元線訊號線-所述第一電源訊號線-所述讀取字元線訊號線。
  7. 如申請專利範圍第3項所述的記憶胞，其中： 所述寫入埠中的所述第一傳送電晶體及所述第二傳送電晶體各自包括p型電晶體；以及 所述讀取埠中的所述第三傳送電晶體及所述電晶體各自包括所述p型電晶體。
  8. 如申請專利範圍第7項所述的記憶胞，其中： 所述寫入字元線訊號線、所述寫入位元線訊號線、所述寫入反位元線訊號線、所述讀取字元線訊號線、所述讀取位元線訊號線、所述第一電源訊號線以及所述第二電源訊號線形成於第一金屬層中；以及 所述記憶胞中所述第一金屬層自所述記憶胞的第一邊緣至所述記憶胞的相對第二邊緣的佈局包括：所述寫入字元線訊號線-所述第二電源訊號線-所述寫入位元線訊號線-所述第一電源訊號線-所述寫入反位元線訊號線-所述第二電源訊號線-所述寫入字元線訊號線-所述讀取位元線訊號線-所述第二電源訊號線-所述讀取字元線訊號線。
  9. 如申請專利範圍第2項所述的記憶胞，其中： 所述讀取埠中的所述電晶體包括下拉電晶體； 所述第一電源訊號線包括供電電壓訊號線；以及 所述第二電源訊號線包括參考電壓訊號線。
  10. 如申請專利範圍第2項所述的記憶胞，其中： 所述讀取埠中的所述電晶體包括上拉電晶體； 所述第一電源訊號線包括參考電壓訊號線；以及 所述第二電源訊號線包括供電電壓訊號線。
  11. 一種記憶體元件，包括： 列選擇電路； 行選擇電路；以及 記憶陣列，連接至所述列選擇電路及所述行選擇電路且包括多個記憶胞，其中所述多個記憶胞中的每一記憶胞包括： 寫入埠，包括： 儲存單元，包括連接至第二交叉耦接反相器的第一交叉耦接反相器，其中所述第一交叉耦接反相器及所述第二交叉耦接反相器連接於第一電源訊號線與第二電源訊號線之間； 第一局部內連線，位於內連層中，所述第一局部內連線連接至所述第一電源訊號線； 第二局部內連線，位於所述內連層中，所述第二局部內連線連接至所述第二電源訊號線；以及 讀取埠，包括： 電晶體，連接至所述寫入埠中的所述儲存單元且連接至所述第二電源訊號線；以及 第三局部內連線，位於所述內連層中，所述第三局部內連線連接至所述第二電源訊號線，其中所述第三局部內連線與所述第二局部內連線分隔開。
  12. 如申請專利範圍第11項所述的記憶體元件，更包括 第一傳送電晶體，位於所述寫入埠中，所述第一傳送電晶體具有連接至寫入位元線訊號線的第一端、連接至所述第一交叉耦接反相器的第二端以及連接至寫入字元線訊號線的第一閘極； 第二傳送電晶體，位於所述寫入埠中，所述第二傳送電晶體具有連接至寫入反位元線訊號線的第三端、連接至所述第二交叉耦接反相器的第四端以及連接至所述寫入字元線訊號線的第二閘極；以及 第三傳送電晶體，位於所述讀取埠中，所述第三傳送電晶體具有連接至讀取位元線訊號線的第五端、連接至所述電晶體的第六端以及連接至讀取字元線訊號線的第三閘極。
  13. 如申請專利範圍第12項所述的記憶體元件，更包括 所述寫入埠中的所述第一傳送電晶體及所述第二傳送電晶體各自包括n型電晶體；以及 所述讀取埠中的所述第三傳送電晶體及所述電晶體各自包括所述n型電晶體。
  14. 如申請專利範圍第12項所述的記憶體元件，其中： 所述寫入埠中的所述第一傳送電晶體及所述第二傳送電晶體各自包括p型電晶體；以及 所述讀取埠中的所述第三傳送電晶體及所述電晶體各自包括所述p型電晶體。
  15. 如申請專利範圍第11項所述的記憶體元件，其中： 所述讀取埠中的所述電晶體包括下拉電晶體； 所述第一電源訊號線包括供電電壓訊號線；以及 所述第二電源訊號線包括參考電壓訊號線。
  16. 如申請專利範圍第11項所述的記憶體元件，其中： 所述讀取埠中的所述電晶體包括上拉電晶體； 所述第一電源訊號線包括參考電壓訊號線；以及 所述第二電源訊號線包括供電電壓訊號線。
  17. 一種計算元件，包括： 處理元件；以及 記憶體元件，可操作地連接至所述處理元件，所述記憶體元件包括： 記憶陣列，包括多個記憶胞，其中所述多個記憶胞中的每一記憶胞包括： 寫入埠，包括： 儲存單元，包括連接至第二交叉耦接反相器的第一交叉耦接反相器，其中所述第一交叉耦接反相器及所述第二交叉耦接反相器連接於第一電源訊號線與第二電源訊號線之間； 第一局部內連線，位於內連層中，所述第一局部內連線連接至所述第一電源訊號線；以及 第二局部內連線，位於所述內連層中，所述第二局部內連線連接至所述第二電源訊號線；以及 讀取埠，包括： 傳送電晶體； 電晶體，具有連接至所述傳送電晶體的第一端、連接至所述寫入埠中的所述儲存單元的閘極以及連接至所述第二電源訊號線的第二端；以及 第三局部內連線，位於所述內連層中，所述第三局部內連線連接至所述第二電源訊號線，其中所述第三局部內連線與所述第二局部內連線分隔開。
  18. 如申請專利範圍第17項所述的計算元件，其中： 所述讀取埠中的所述電晶體包括下拉電晶體； 所述第一電源訊號線包括供電電壓訊號線；以及 所述第二電源訊號線包括參考電壓訊號線。
  19. 如申請專利範圍第17項所述的計算元件，其中： 所述讀取埠中的所述電晶體包括上拉電晶體； 所述第一電源訊號線包括參考電壓訊號線；以及 所述第二電源訊號線包括供電電壓訊號線。
  20. 如申請專利範圍第17項所述的計算元件，其中所述記憶體元件包括靜態隨機存取記憶體。
TW108139284A 2018-10-31 2019-10-30 記憶體元件中的記憶胞、記憶體元件以及計算元件 TWI779244B (zh)

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