KR102465101B1 - 그라운드 바운스를 밸런싱하기 위한 방법 및 시스템 - Google Patents

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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

메모리 셀은 기록 포트 및 판독 포트를 포함한다. 기록 포트는 저장 유닛을 형성하는 두 개의 교차 결합된 인버터를 포함한다. 교차 결합된 인버터는 제1 전원 신호 라인과 제2 전원 신호 라인 사이에 연결된다. 기록 포트는 또한 제2 전원 신호 라인에 연결되는 상호 접속 층의 제1 로컬 상호 접속 라인을 포함한다. 판독 포트는 기록 포트의 저장 유닛 및 제2 전원 신호 라인에 연결되는 트랜지스터와 제2 전원 신호 라인에 연결되는 상호 접속 층의 제2 로컬 상호 접속 라인을 포함한다. 판독 포트의 제2 로컬 상호 접속 라인은 기록 포트의 제1 로컬 상호 접속 라인과 분리된다.

Description

그라운드 바운스를 밸런싱하기 위한 방법 및 시스템{METHOD AND SYSTEM TO BALANCE GROUND BOUNCE}
본 출원은 2018년 10월 31일에 출원된, "그라운드 바운스를 밸런싱하기 위한 방법 및 시스템"이라는 명칭의 미국 가출원 제62/753,749호에 대한 우선권을 주장하며, 그 전체 개시는 여기에서 전부 참조로 포함된다.
다양한 유형의 메모리 디바이스가 다양한 목적을 위해 전자 디바이스에 사용된다. ROM(read only memory) 및 RAM(random access memory)은 그러한 메모리 디바이스의 두 유형이다. ROM 디바이스는 데이터가 ROM 디바이스로부터 판독되도록 허용하지만, 기록되도록 허용하지 않는다. ROM 디바이스는 전원이 꺼질 때 저장된 데이터를 유지한다. 이와 같이, ROM 디바이스는 전형적으로 전자 디바이스가 턴 온(turn on)될 때 실행되는 프로그램을 저장하는 데 사용된다.
ROM 디바이스와는 달리, RAM 디바이스는 데이터가 RAM 디바이스에서 선택된 메모리 셀에 기록되고, 판독될 수 있도록 허용한다. RAM 디바이스의 일 유형은 SRAM(static random access memory) 디바이스이다. SRAM 디바이스는 재생(refresh)을 요구하지 않고 데이터를 유지하는 유리한 특징을 가진다. SRAM 디바이스에서 단일 포트 메모리 셀은 메모리 셀이 기록 동작 또는 판독 동작 중 하나를 수행할 수 있게 하는 한 세트의 어드레싱 신호 라인을 포함한다.
다른 유형의 SRAM 메모리 셀은 듀얼 포트 SRAM 셀로 지칭되며, 이는 메모리 셀이 기록 동작 및 판독 동작을 수행할 수 있게 하는 두 세트의 어드레싱 신호 라인을 포함한다. 듀얼 포트 SRAM 메모리 셀의 일 유형은 오직 기록 동작만을 수행하는 기록 포트(write port) 및 오직 판독 동작만을 수행하는 분리된 판독 포트(read port)를 포함하는 여덟 개의 트랜지스터(8T) SRAM 메모리 셀이다. 일부 상황에서, 두 개의 포트 메모리 셀의 그라운드 바운스는 적어도 부분적으로는 특정 판독 동작 동안 생성된 전류량의 차이로 인해 밸런싱되지 않는다. 예컨대, 메모리 셀로부터 논리 "0"을 판독할 때 기록 포트에서 생성되는 전류량은 메모리 셀로부터 논리 "1"을 판독할 때 생성되는 전류량보다 클 수 있다. 상이한 전류는 기록 포트에 밸런싱되지 않은 그라운드 바운스를 초래한다.
본 개시는 첨부하는 도면과 함께 다음의 상세한 설명에 의해 쉽게 이해될 것이고, 여기에서 유사한 참조 번호는 유사한 구조적 요소를 나타내며, 여기에서:
도 1은 일부 실시예에 따라 본 개시의 양태가 실시될 수 있는 메모리 디바이스의 블록도를 예시하고;
도 2는 일부 실시예에 따른 제1 메모리 셀의 개략도를 도시하고;
도 3은 도 2에 도시된 제1 메모리 셀의 제1 레이아웃을 예시하고;
도 4는 도 2에 도시된 제1 메모리 셀의 제2 레이아웃을 도시하고;
도 5는 일부 실시예에 따른 제2 메모리 셀의 개략도를 예시하고;
도 6은 도 5에 도시된 제2 메모리 셀의 레이아웃을 도시하며; 그리고
도 7은 일부 실시예에 따라 본 개시의 양태가 실시될 수 있는 컴퓨팅 디바이스의 블록도를 예시한다.
다음의 개시는 제공된 대상의 상이한 특징들을 구현하기 위한 많은 상이한 실시예들 또는 예시들을 제공한다. 구성 요소 및 배열의 특정 예시가 본 개시를 단순화하기 위해 이하에서 설명된다. 이들은 물론 단지 예시일 뿐이며 제한하도록 의도된 것은 아니다. 예컨대, 이하의 설명에서 제2 특징 위의 또는 상의 제1 특징의 형성은 제1 및 제2 특징이 직접 접촉하여 형성되는 실시예를 포함할 수 있고, 또한 1 및 제2 특징이 직접 접촉하지 않을 수 있도록 추가적인 특징이 제1 및 제2 특징 사이에 형성될 수 있는 실시예를 포함할 수 있다. 또한, 본 개시는 다양한 예시에서 참조 번호 및/또는 문자를 반복할 수 있다. 이 반복은 단순성 및 명확성을 목적으로 하는 것이며, 그 자체가 논의된 다양한 실시예들 및/또는 구성들 간의 관계를 지시하지는 않는다.
여기에서 사용된 바와 같이, 용어 "결합된(coupled)", "연결된(connected)" 및 "동작 가능하게 연결된(operable connected)"은 제1 특징과 제2 특징 사이의 직접 연결과, 추가적인 특징 또는 특징들이 제1 특징과 제2 특징 사이에 연결되는 간접 연결을 지칭하는 것으로 광범위하게 해석되도록 의도된다.
여기에서 설명된 실시예는 기록 포트 및 판독 포트를 포함하는 메모리 셀을 제공하며, 여기에서 그라운드 바운스는 기록 포트에서 실질적으로 밸런싱된다. 기록 포트는 저장 유닛을 형성하는 두 개의 교차 결합된 인버터를 포함한다. 교차 결합된 인버터는 제1 전원 신호 라인과 제2 전원 신호 라인 사이에 연결된다. 기록 포트는 또한 제1 전원 신호 라인에 연결되는 상호 접속 층(interconnect layer)의 제1 로컬 상호 접속 라인 및 제2 전원 신호 라인에 연결되는 상호 접속 층의 제2 로컬 상호 접속 라인을 포함한다. 판독 포트는 기록 포트의 저장 유닛 및 제2 전원 신호 라인에 연결되는 트랜지스터를 포함한다. 제1 및 제2 로컬 상호 접속 라인과 동일한 상호 접속 층에 있는 판독 포트의 제3 로컬 상호 접속 라인은 또한 제2 전원 신호 라인에 연결된다. 판독 포트의 제3 로컬 상호 접속 라인은 기록 포트의 제2 로컬 상호 접속 라인과 분리되어 있으며, 그 일부는 아니다. 제3 로컬 상호 접속 라인은 제2 로컬 상호 접속 라인과 분리되어 있기 때문에, 기록 포트에서 생성된 전류는, 실질적으로 밸런싱될 기록 포트에서 그라운드 바운스 효과를 초래하는, 판독 동작 동안 판독 포트에서 생성된 전류에 의해 실질적으로 영향을 받지 않는다.
이들 및 다른 실시예는 도 1 내지 도 7을 참조하여 이하에서 논의된다. 그러나, 당업자는 이들 도면과 관련하여 여기에서 제공된 상세한 설명이 단지 설명 목적을 위한 것이며, 제한하는 것으로 해석되어서는 안된다는 것을 쉽게 이해할 것이다.
도 1은 일부 실시예에 따라 본 개시의 양태가 실시될 수 있는 메모리 디바이스의 블록도를 예시한다. 예시된 실시예에서, 메모리 디바이스(100)는 행(row) 및 열(column)로 배열되어 메모리 어레이(104)를 형성하는 메모리 셀(102)을 포함한다. 메모리 디바이스(100)는 임의의 적절한 수의 행 및 열을 포함할 수 있다. 예컨대, 메모리 디바이스는 R 행의 수 및 C 열의 수를 포함하고, 여기에서 R은 1 이상의 정수이고 C는 2 이상의 수이다. 메모리 디바이스(100)는 SRAM(static random access memory) 디바이스를 포함하지만 이에 제한되지 않는 임의의 적합한 유형의 메모리 디바이스일 수 있다.
메모리 셀(102)의 각 행은 하나 이상의 워드 라인 신호 라인(집합적으로 워드 라인 신호 라인(106))에 동작 가능하게 연결된다. 워드 라인 신호 라인(106)은 하나 이상의 행 선택 회로(집합적으로 행 선택 회로(108)로 지칭됨)에 동작 가능하게 연결된다. 행 선택 회로(108)는 신호 라인(110) 상에서 수신되는 어드레스 신호에 기초하여 특정 워드 라인 신호 라인(106)을 선택한다.
메모리 셀(102)의 각 열은 하나 이상의 비트 라인 신호 라인(집합적으로 비트 라인 신호 라인(112))에 동작 가능하게 연결된다. 비트 라인 신호 라인(112)은 하나 이상의 열 선택 회로(집합적으로 열 선택 회로(114)로 지칭됨)에 동작 가능하게 연결된다. 열 선택 회로(114)는 신호 라인(116) 상에서 수신되는 선택 신호에 기초하여 특정 비트 라인 신호 라인(112)을 선택한다.
프로세싱 디바이스(118)는 메모리 어레이(104), 행 선택 회로(108) 및 열 선택 회로(114)에 동작 가능하게 연결된다. 프로세싱 디바이스(118)는 메모리 디바이스(100)의 하나 이상의 동작을 제어하도록 동작 가능하다. 예컨대, 프로세싱 디바이스(118)는 메모리 어레이(104), 행 선택 회로(108) 및 열 선택 회로(114)의 하나 이상의 동작을 제어할 수 있다. 프로세싱 디바이스(118)는 동일한 회로(예컨대, 동일한 집적 회로)에 메모리 디바이스(100)로서 배치될 수 있거나, 또는 프로세싱 디바이스(118)는 메모리 디바이스(100)와 분리되어 메모리 디바이스(100)에 동작 가능하게 연결된 회로에 배치될 수 있다. 임의의 적절한 프로세싱 디바이스가 사용될 수 있다. 예시적인 프로세싱 디바이스는 CPU(central processing unit), 마이크로프로세서, ASIC(application specific integrated circuit), GPU(graphics processing unit), FPGA(field programmable gate array), 또는 이들의 조합을 포함하지만 이에 제한되지 않는다.
데이터가 메모리 셀(102)(예컨대, 메모리 셀(102)은 프로그래밍됨)에 기록될 때, 또는 데이터가 메모리 셀(102)로부터 판독될 때, 프로세싱 디바이스(118)는 메모리 셀(102)에 대한 어드레스가 신호 라인(110)에 입력되도록 한다. 행 선택 회로(108)는 어드레스와 연관된 워드 라인 신호 라인(106)을 활성화시키거나 표명(asserting)한다. 선택 신호가 신호 라인(116) 상에 수신되고 선택 신호와 연관된 비트 라인 신호 라인(112)이 표명되거나 활성화된다. 데이터는 이후 메모리 셀(102)에서 기록되거나 판독된다.
도 2는 일부 실시예에 따른 제1 메모리 셀의 개략도를 도시한다. 예시적인 메모리 셀(102)은 기록 포트(200) 및 판독 포트(202)를 포함한다. 메모리 셀(102)은 듀얼 포트 메모리 셀로 지칭된다. 기록 포트(200)는 제2 교차 결합된 인버터(206)에 동작 가능하게 연결된 제1 교차 결합된 인버터(204)를 포함한다. 예시된 실시예에서, 각각의 교차 결합된 인버터(204, 206)는 각각의 n형 트랜지스터(N0, N1)(예컨대, NMOS 트랜지스터(n-type metal oxide semiconductor))에 직렬로 동작 가능하게 연결된 p형 트랜지스터(P0, P1)(예컨대, PMOS 트랜지스터(p-type metal oxide semiconductor))를 포함한다. 제1 교차 결합된 인버터(204)에서, p형 트랜지스터(P0)의 제1 단자는 제1 전원 신호 라인(예컨대, 공급 전압(VDD) 신호 라인)에 동작 가능하게 연결되고, p형 트랜지스터(P0)의 제2 단자는 노드(SN1)에 동작 가능하게 연결된다. n형 트랜지스터(N0)의 제1 단자는 노드(SN1)에 동작 가능하게 연결되고, n형 트랜지스터(N0)의 제2 단자는 제2 전원 신호 라인(예컨대, 기준 전압(VSS) 신호 라인)에 동작 가능하게 연결된다. p형 트랜지스터(P0)의 게이트와 n형 트랜지스터(N0)의 게이트는 서로 그리고 제2 교차 결합된 인버터(206)에서 노드(SN2)에 동작 가능하게 연결된다.
유사하게, 제2 교차 결합된 인버터(206)에서, p형 트랜지스터(P1)의 제1 단자는 제1 전원 신호 라인(예컨대, 공급 전압(VDD) 신호 라인)에 동작 가능하게 연결되고, p형 트랜지스터(P1)의 제2 단자는 노드(SN2)에 동작 가능하게 연결된다. n형 트랜지스터(N1)의 제1 단자는 노드(SN2)에 동작 가능하게 연결되고, n형 트랜지스터(N1)의 제2 단자는 제2 전원 신호 라인(예컨대, 기준 전압(VSS) 신호 라인)에 동작 가능하게 연결된다. p형 트랜지스터(P1)의 게이트와 n형 트랜지스터(N1)의 게이트는 서로 그리고 제1 교차 결합된 인버터(204)에서 노드(SN1)에 동작 가능하게 연결된다. 교차 결합된 인버터(204, 206)는 논리 "0"과 논리 "1"을 나타내는 데 사용되는 두 개의 안정 상태를 가지는 저장 유닛(208)을 형성한다. 저장 노드(SN1)가 논리 "1", 통상적으로 고 전압일 때, 저장 노드(SN2)는 동시에 논리 "0", 통상적으로 저 전압이며, 그 반대도 마찬가지이다.
제1 교차 결합된 인버터(204)는 제1 패스 트랜지스터(T0)에 연결되고, 제2 교차 결합된 인버터(206)는 제2 패스 트랜지스터(T1)에 연결된다. 제1 및 제2 패스 트랜지스터(T0, T1)는 기록 동작 동안 저장 유닛(208)에 대한 액세스를 제어하고 데이터(비트)가 메모리 셀(102)에 기록될 수 있게 한다. 예시된 실시예에서, 패스 트랜지스터(T0, T1)는 n형 트랜지스터(예컨대, NMOS 트랜지스터)이다. 메모리 셀(102)에서, 제1 패스 트랜지스터(T0)의 게이트 및 제2 패스 트랜지스터(T1)의 게이트는 WWL(write word line) 신호 라인에 동작 가능하게 연결된다. WWL 신호 라인은 오직 메모리 셀(102)에 대한 기록 동작을 위해서만 표명(예컨대, 턴 온)된다. 제1 패스 트랜지스터(T0)의 제1 단자는 노드(210)에서 WBL(write bit line) 신호 라인에 동작 가능하게 연결되고, 제1 패스 트랜지스터(T0)의 제2 단자는 제1 교차 결합된 인버터(204)에서 노드(SN1)에 동작 가능하게 연결된다. 제2 패스 트랜지스터(T1)에 대하여, 제2 패스 트랜지스터(T1)의 제1 단자는 노드(212)에서 WBLB(write bit line bar) 신호 라인에 동작 가능하게 연결되고, 제2 패스 트랜지스터(T1)의 제2 단자는 제2 교차 결합된 인버터(206)에서 노드(SN2)에 동작 가능하게 연결된다.
판독 포트(202)는 직렬로 연결된 패스 트랜지스터(T2) 및 풀다운 트랜지스터(PD)를 포함한다. 예시된 실시예에서, 풀다운 트랜지스터(PD) 및 패스 트랜지스터(T2)는 모두 n형 트랜지스터(예컨대, NMOS 트랜지스터)이다. 패스 트랜지스터(T2)의 게이트는 RWL(read word line) 신호 라인에 동작 가능하게 연결된다. RWL 신호 라인은 오직 메모리 셀(102)에 대한 판독 동작을 위해서만 표명(예컨대, 턴 온)된다. 패스 트랜지스터(T2)의 제1 단자는 노드(214)에서 RBL(read bit line) 신호 라인에 동작 가능하게 연결되고, 패스 트랜지스터(T2)의 제2 단자는 풀다운 트랜지스터(PD)의 제1 단자에 동작 가능하게 연결된다. 풀다운 트랜지스터(PD)의 제2 단자는 제2 전원 신호 라인(예컨대, 기준 전압(VSS) 신호 라인)에 동작 가능하게 연결된다.
메모리 셀(102)이 기록될 때, 상보적인 기록 데이터 신호는 WBL 및 WBLB 신호 라인에 배치된다. WWL 신호 라인은 양 패스 트랜지스터(T0, T1)를 턴 온하도록 표명된다. WBL 신호 라인 상의 데이터 및 WBLB 신호 라인 상의 데이터는 메모리 셀(102)에 기록 또는 프로그래밍하기 위해 저장된 데이터를 덮어 쓰기(overwrite)할 수 있다. 메모리 셀(102)이 판독될 때, RWL은 패스 트랜지스터(T2)를 턴 온하도록 표명되고, 이는 RBL 신호 라인이 저장 노드(SN1 또는 SN2)에 결합되고 데이터를 수신하도록 허용한다.
저항(R1, R2 및 R3)은 n형 트랜지스터(N0, N1 및 PD)의 제2 단자와 제2 전원 신호 라인(예컨대, 기준 전압(VSS) 신호 라인) 사이의 도전성 신호 라인의 저항을 나타낸다. 메모리 셀(102)이 SN1에 논리 1을 저장하고, 판독 동작이 수행될 때, 전류(216)는 SN1으로부터 R1을 통해 흐르고, 전류(218)는 풀다운 트랜지스터(PD)로부터 R3을 통해 흐른다. 따라서, 전류(216)는 저장 유닛(208)의 좌측으로 흐른다. 메모리 셀(102)이 SN2에서 논리 0을 저장하고 판독 동작이 수행될 때, 전류(220)는 SN2로부터 R2를 통해 흐르고, 전류(218)는 풀다운 트랜지스터(PD)를 통해 R3를 통해 흐른다. 따라서, 전류(220)는 저장 유닛(208)의 우측으로 흐른다. 도 3 및 도 4와 함께 이하에서 보다 상세하게 설명될 바와 같이, 예시된 기록 포트(200)에서 그라운드 바운스는 제2 전원 신호 라인에 동작 가능하게 연결되는 판독 포트(202)에서 로컬 상호 접속 라인과 분리되고 구별되는, 제2 전원 신호 라인(예컨대, 기준 전압(VSS) 신호 라인)에 동작 가능하게 연결되는 기록 포트(200)에서 로컬 상호 접속 라인으로 인해 실질적으로 밸런싱된다. 전류(220)는 전류(218)에 의해 실질적으로 영향을 받지 않고, 이는 기록 포트(200)에서 그라운드 바운스 효과가 실질적으로 밸런싱되도록 허용한다.
도 3은 도 2에 도시된 제1 메모리 셀의 제1 레이아웃을 예시한다. 레이아웃(300)은 메모리 셀(102)의 기록 포트(200) 및 판독 포트(202)를 도시한다. 기록 포트(200)에서, WWL 신호 라인, 제2 전원 신호 라인(예컨대, 기준 전압(VSS) 신호 라인), WBL 신호 라인, 제1 전원 신호 라인(예컨대, 공급 전압(VDD) 신호 라인) 및 WBLB 신호 라인은 제1 도전 층(302)에 형성된다. 비제한적인 예시에서, 제1 도전 층(302)은 메모리 디바이스에서의 제1 금속 층(M1)이지만, 다른 실시예는 이 구성으로 제한되지 않는다. 예시된 실시예에서, 메모리 셀(102)의 기록 포트(200)에서 제1 도전 층(302)의 신호 라인 순서(메모리 셀(102)의 좌측 또는 제1 에지(301)로부터 메모리 셀(102)의 우측 또는 내부로)는 다음과 같다: WWL 신호 라인-제2 전원 신호 라인(VSS 신호 라인)-WBL 신호 라인-제1 전원 신호 라인(VDD 신호 라인)-WBLB 신호 라인-제2 전원 신호 라인(VSS 신호 라인)-WWL 신호 라인.
판독 포트(202)에서, RWL 신호 라인, 제2 전원 신호 라인(예컨대, 기준 전압(VSS) 신호 라인) 및 RBL 신호 라인은 메모리 디바이스의 동일한 제1 도전 층(302)에 형성된다. 도 3에서, 판독 포트(202)의 RBL 신호 라인은 제2 전원 신호 라인(VSS 신호 라인)을 위한 신호 라인과 RWL 신호 라인 사이에 위치된다. 메모리 셀(102)의 판독 포트(202)에서 도전 층(302)의 신호 라인 순서(메모리 셀(102)의 좌측 또는 내부로부터 메모리 셀(102)의 우측 또는 반대편 제2 에지(303)로)는 다음과 같다: 제2 전원 신호 라인(VSS 신호 라인)-RBL 신호 라인-RWL 신호 라인. 따라서, 전체 메모리 셀(102)에 대해, 도전 층(302)의 신호 라인 순서(메모리 셀(102)의 제1 에지(301)로부터 반대편 제2 에지(303)로)는 다음과 같다: WWL 신호 라인-제2 전원 신호 라인(VSS 신호 라인)-WBL 신호 라인-제1 전원 신호 라인(VDD 신호 라인)-WBLB 신호 라인-제2 전원 신호 라인(VSS 신호 라인)-WWL 신호 라인-제2 전원 신호 라인(VSS 신호 라인)-RBL 신호 라인-RWL 신호 라인.
제2 도전 층(304)의 신호 라인은 제1 도전 층(302)의 신호 라인에 수직으로 배치된다. 비제한적인 예시에서, 제2 도전 층(304)은 폴리실리콘 층이다. 레이아웃(300)은 메모리 셀(102)에서 FinFET 트랜지스터의 핀 활성 영역(306)을 추가로 도시한다.
로컬 상호 접속 라인(308)은 또한 제1 도전 층(302)의 신호 라인에 수직으로 배치된다. 비제한적인 예시에서, 로컬 상호 접속 라인(308)은 메모리 디바이스의 제1 로컬 상호 접속 층(L1)에 형성되지만, 다른 실시예는 이 구현으로 제한되지 않는다. 예시된 실시예에서, 기록 포트(200)의 로컬 상호 접속 라인(308)은 판독 포트(202)의 로컬 상호 접속 라인(308)과 분리되고 구별된다. 앞에서 논의된 바와 같이, 이 분리는 기록 포트(200)에서 그라운드 바운스가 실질적으로 밸런싱되도록 한다. 특히, 기록 포트(200)에서 저장 유닛(예컨대, 제1 교차 결합된 인버터(204))의 좌측에서 그라운드 바운스 및 저장 유닛(예컨대, 제2 교차 결합된 인버터(206))의 우측에서 그라운드 바운스는 판독 포트(202)의 로컬 상호 접속 라인(308b)과 분리되는 기록 포트(200)의 로컬 상호 접속 라인(308a)으로 인해 실질적으로 밸런싱된다. 로컬 상호 접속 라인(308a)은 기록 포트(200)로부터 판독 포트(202)로 연장되지 않는다(예컨대, 로컬 상호 접속 라인(308a/308b)은 점선 사각형(310)에 의해 강조된 영역에 없음).
신호 라인들 사이의 다양한 접점(contact)이 또한 레이아웃(300)에 예시된다. 접점(312)은 각각의 로컬 상호 접속 라인(308)과 제2 전원 신호 라인(예컨대, VSS 신호 라인) 사이의 기록 포트(200) 및 판독 포트(202)에 형성된다. 접점(314)은 제2 도전 층(304)의 각각의 신호 라인과 각각의 로컬 상호 접속 층(308) 사이의 기록 포트(200)에 형성된다. 접점(316)은 각각의 로컬 상호 접속 라인(308)과 제1 전원 신호 라인(VDD 신호 라인) 사이의 기록 포트(200)에 형성된다. 접점(318)은 제2 도전 층(304)의 각각의 신호 라인과 WWL 신호 라인 사이의 기록 포트(200)에 형성된다. 접점(320)은 WBL 신호 라인과 각각의 로컬 상호 접속 라인(308) 사이의 기록 포트(200)에 형성된다. 접점(322)은 WBLB 신호 라인과 각각의 로컬 상호 접속 라인(308) 사이의 기록 포트(200)에 형성된다. 접점(324)은 RBL 신호 라인과 각각의 로컬 상호 접속 라인(308) 사이의 판독 포트(202)에 형성된다. 접점(326)은 RWL 신호 라인과 제2 도전 층(304)의 각각의 신호 라인 사이의 판독 포트(202)에 형성된다.
도 4는 도 2에 도시된 제1 메모리 셀의 제2 레이아웃을 도시한다. 레이아웃(400)은 판독 포트(202)에서 제2 전원 신호 라인(예컨대, 기준 전압(VSS) 신호 라인)을 갖는 RBL 신호 라인의 스위치를 제외하면, 도 3에 도시된 레이아웃(300)과 동일한 레이아웃이다. 따라서, 제2 전원 신호 라인(VSS 신호 라인)을 위한 신호 라인은 RBL 신호 라인과 RWL 신호 라인 사이에 위치된다. 이 실시예에서, 메모리 셀(102)의 판독 포트(202)의 제1 도전 층(302)에서 신호 라인 순서(메모리 셀(102)의 좌측 또는 내부로부터 메모리 셀(102)의 우측 또는 반대편 제2 에지(303)로)는 다음과 같다: RBL 신호 라인-제2 전원 신호 라인(VSS 신호 라인)-RWL 신호 라인. 일부 실시예에서, RBL 신호 라인과 RWL 신호 라인 사이에 제2 전원 신호 라인(예컨대, 기준 전압(VSS) 신호 라인)을 위치시키는 것은 RBL 신호 라인의 기생 커패시턴스(parasitic capacitance)가 도 3의 RBL 신호 라인의 기생 커패시턴스에 비해 감소될 수 있게 한다. 이러한 기생 커패시턴스의 감소는 판독 포트(202)의 RBL 신호 라인과 기록 포트(200)의 WWL 신호 라인 사이의 거리(도 4)가 판독 포트(202)의 RBL 신호와 제2 전원 신호 라인(VSS 신호 라인) 사이의 거리(도 3)보다 더 커지게 한다. 동적 전력은 CV2에 비례하기 때문에, RBL 신호 라인의 낮은 기생 커패시턴스는 작은 동적 전력과 빠른 속도를 생성한다.
도 5는 일부 실시예에 따른 제2 메모리 셀의 개략도를 예시한다. 메모리 셀(102)은 기록 포트(500) 및 판독 포트(502)를 포함한다. 예시된 메모리 셀(102)의 구조는 판독 포트(502)가 풀업 트랜지스터(PU)를 포함하고 도 5의 메모리 셀(102)이 도 2에 도시된 메모리 셀(102)의 극성과 반대인 극성을 갖는다는 점을 제외하면, 도 2에 도시된 메모리 셀(102)의 구조와 유사하다. 특히, 기록 포트(500)의 패스 트랜지스터(T3, T4)와 판독 포트(502)의 패스 트랜지스터(T5) 및 풀업 트랜지스터(PU)는 p형 트랜지스터(예컨대, PMOS 트랜지스터)이다. 저항(R4, R5 및 R6)은 트랜지스터(P0, P1 및 PU)의 제1 단자와 제1 전원 신호 라인(예컨대, 공급 전압(VDD) 신호 라인) 사이의 도전성 신호 라인의 저항을 나타낸다.
기록 포트(500)의 저장 유닛(208)은 도 2에 도시된 저장 유닛(208)과 유사하게 구성된다. 제1 교차 결합된 인버터(204)는 제1 패스 트랜지스터(T3)에 연결되고, 제2 교차 결합된 인버터(206)는 제2 패스 트랜지스터(T4)에 연결된다. 제1 패스 트랜지스터(T3)의 게이트 및 제2 패스 트랜지스터(T4)의 게이트는 WWL 신호 라인에 동작 가능하게 연결된다. 제1 패스 트랜지스터(T3)의 제1 단자는 노드(210)에서 WBL 신호 라인에 동작 가능하게 연결되고, 제1 패스 트랜지스터(T3)의 제2 단자는 제1 교차 결합된 인버터(204)의 저장 노드(SN1)에 동작 가능하게 연결된다. 제2 패스 트랜지스터(T4)에 대하여, 제2 패스 트랜지스터(T4)의 제1 단자는 노드(212)에서 WBLB 신호 라인에 동작 가능하게 연결되고, 제2 패스 트랜지스터(T4)의 제2 단자는 제2 교차 결합된 인버터(206)에서 노드(SN2)에 동작 가능하게 연결된다.
판독 포트(502)는 직렬로 연결된 패스 트랜지스터(T5) 및 풀업 트랜지스터(PU)를 포함한다. 패스 트랜지스터(T5)의 게이트는 RWL 신호 라인에 동작 가능하게 연결된다. 패스 트랜지스터(T5)의 제1 단자는 노드(214)에서 RBL 신호 라인에 동작 가능하게 연결되고, 패스 트랜지스터(T5)의 제2 단자는 풀업 트랜지스터(PU)의 제1 단자에 동작 가능하게 연결된다. 풀업 트랜지스터(PU)의 제2 단자는 제1 전원 신호 라인(예컨대, 공급 전압(VDD) 신호 라인)에 동작 가능하게 연결된다.
도 6은 도 5에 도시된 제2 메모리 셀의 레이아웃을 도시한다. 레이아웃(600)은 기록 포트(500) 및 판독 포트(502) 모두에서 제2 전원 신호 라인(예컨대, 기준 전압(VSS) 신호 라인) 및 제1 전원 신호 라인(예컨대, 공급 전압(VDD) 신호 라인)이 반전(reversal)인 점을 제외하면, 도 4에 도시된 레이아웃(400)과 유사하다. 예시된 실시예에서, 메모리 셀(102)에서 도전 층(예컨대, 제1 도전 층(302))의 신호 라인 순서(메모리 셀(102)의 제1 에지(301)로부터 반대편 제2 에지(303)로)는 다음과 같다: WWL 신호 라인-제1 전원 신호 라인(VDD 신호 라인)-WBL 신호 라인-제2 전원 신호 라인(VSS 신호 라인)-WBLB 신호 라인-제1 전원 신호 라인(VDD 신호 라인)-WWL 신호 라인-RBL 신호 라인-제1 전원 신호 라인(VDD 신호 라인)-RWL 신호 라인.
추가적으로, 메모리 셀(102)의 판독 포트(502)에서 도전 층의 신호 라인 순서(메모리 셀(102)의 내부로부터 메모리 셀(102)의 제2 에지(303)로)는 다음과 같다: RBL 신호 라인-제1 전원 신호 라인(VDD 신호 라인)-RWL 신호 라인. 도 4에 도시된 실시예와 유사하게, RBL 신호 라인과 RWL 신호 라인 사이에 VDD 신호 라인을 위치시키는 것은 RBL 신호 라인이 기록 포트(500)의 WWL 신호 라인으로부터 더 멀기 때문에 RBL 신호 라인의 기생 커패시턴스가 감소될 수 있게 한다.
도 3 및 도 4에 도시된 실시예와 유사하게, 예시된 기록 포트(500)의 그라운드 바운스는 제1 전원 신호 라인에 동작 가능하게 연결되는 판독 포트(502)에서 로컬 상호 접속 라인(308b)과 분리되고 구별되는 제1 전원 신호 라인(예컨대, 공급 전압(VDD) 신호 라인)에 동작 가능하게 연결되는 기록 포트(500)의 로컬 상호 접속 라인(308a)으로 인해 실질적으로 밸런싱된다.
도 7은 일부 실시예에 따라 본 개시의 양태들이 실시될 수 있는 컴퓨팅 디바이스의 블록도를 도시한다. 컴퓨팅 디바이스(700)는 하나 이상의 메모리(예컨대, 메모리 디바이스)를 포함하는 임의의 적합한 컴퓨팅 디바이스일 수 있다. 예시적인 컴퓨팅 디바이스는 전자 게임 디바이스, 스마트 텔레비전, 디지털 스트리밍 컴퓨팅 디바이스, 그리고 스마트 폰, 랩탑 및 웨어러블 컴퓨팅 디바이스와 같은 휴대용 컴퓨팅 디바이스를 포함하지만, 이에 제한되지 않는다.
기본 구성에서, 컴퓨팅 디바이스(700)는 적어도 하나의 프로세싱 디바이스(702) 및 적어도 하나의 메모리(704)를 포함할 수 있다. 임의의 적절한 프로세싱 디바이스 또는 디바이스들이 사용될 수 있다. 예시적인 프로세싱 디바이스는 마이크로프로세서, ASIC(application specific integrated circuit) 및/또는 FPGA(field programmable gate array)를 포함하지만, 이에 제한되지 않는다. 컴퓨팅 디바이스(700)의 구성 및 유형에 따라, 메모리(704)는 휘발성 스토리지(예컨대, RAM(random access memory)), 비휘발성 스토리지(예컨대, ROM(read only memory)), 플래시 메모리, 또는 그러한 메모리의 임의의 조합을 포함할 수 있지만, 이에 제한되지 않는다. 메모리(704)는 컴퓨팅 디바이스(700)의 동작을 제어하기 위한 운영 체제(706), 수신된 입력을 파싱(parsing)하는 것, 수신된 입력의 대상을 결정하는 것, 입력과 연관된 행위를 결정하는 것 등에 적합한 하나 이상의 프로그램 모듈(708) 및 하나 이상의 애플리케이션(710)과 같은 다수의 프로그램 모듈 및 데이터 파일을 포함할 수 있다.
컴퓨팅 디바이스(700)는 추가적인 특징 또는 기능을 가질 수 있다. 예컨대, 컴퓨팅 디바이스(700)는 또한 예컨대, 자기 디스크, 광 디스크 또는 테이프와 같은 추가 데이터 저장 디바이스(이동식 및/또는 비이동식)를 포함할 수 있다. 이러한 추가적인 스토리지는 이동식 저장 디바이스(712) 및 비이동식 저장 디바이스(714)에 의해 도 7에 예시된다.
컴퓨팅 디바이스(700)는 또한 키보드, 트랙 패드, 마우스, 펜, 사운드 또는 음성 입력 디바이스, 터치, 힘 및/또는 스와이프 입력 디바이스 등과 같은 하나 이상의 입력 디바이스(들)(716)를 가질 수 있다. 디스플레이, 스피커, 프린터 등과 같은 출력 디바이스(들)(718)가 또한 포함될 수 있다. 전술한 입력 및 출력 디바이스는 예시이고 다른 디바이스가 사용될 수 있다. 컴퓨팅 디바이스(700)는 다른 컴퓨팅 디바이스(722)와의 통신을 허용하는 하나 이상의 통신 디바이스(720)를 포함할 수 있다. 적합한 통신 디바이스(720)의 예시는 셀룰러, IR, NFC, RF 및/또는 위성 송신기, 수신기 및/또는 송수신기 회로, USB(universal serial bus), 병렬 및/또는 직렬 포트를 포함하지만, 이에 제한되지 않는다.
여기에서 사용되는 컴퓨터 판독 가능 매체라는 용어는 컴퓨터 저장 매체를 포함할 수 있다. 컴퓨터 저장 매체는 컴퓨터 판독 가능 명령, 데이터 구조 또는 프로그램 모듈과 같은, 정보의 저장을 위한 임의의 방법 또는 기술로 구현된 휘발성 및 비휘발성, 분리형 및 비분리형 매체를 포함할 수 있다.
메모리(704), 이동식 저장 디바이스(712) 및 비이동식 저장 디바이스(714)는 모두 컴퓨터 저장 매체의 예시(예컨대, 메모리 디바이스)이다. 컴퓨터 저장 매체는 RAM(예컨대, SRAM), ROM, EEPROM(electrically erasable read-only memory), 플래시 메모리 또는 다른 메모리 기술, CD-ROM, DVD(digital versatile disk) 또는 다른 광학 저장 디바이스, 자기 카세트, 자기 테이프, 자기 디스크 저장 디바이스 또는 다른 자기 저장 디바이스, 또는 정보를 저장하는 데 사용될 수 있고 컴퓨팅 디바이스(700)에 의해 액세스될 수 있는 임의의 다른 제품을 포함할 수 있다. 이러한 임의의 컴퓨터 저장 매체는 컴퓨팅 디바이스(700)의 일부일 수 있다.
전술한 내용은 당업자가 본 개시의 양태를 보다 잘 이해할 수 있도록 몇몇 실시예의 특징을 개략적으로 설명한다. 당업자는 본 개시가 여기에서 도입된 실시예의 동일한 목적을 수행하고, 그리고/또는 동일한 장점을 달성하기 위한 다른 프로세스 및 구조를 설계하거나 수정하기 위한 기초로서 용이하게 사용될 수 있음을 이해해야 한다. 당업자는 또한 이러한 등가 구조가 본 개시의 사상 및 범위를 벗어나지 않으며, 본 개시의 사상 및 범위를 벗어나지 않으면서 여기에서 다양한 변경, 대체 및 수정을 행할 수 있음을 인식해야 한다.
일 양태에서, 메모리 디바이스의 메모리 셀은 기록 포트 및 판독 포트를 포함한다. 기록 포트는 제2 교차 결합된 인버터에 연결된 제1 교차 결합된 인버터를 포함하는 저장 유닛을 포함하고, 여기에서 제1 및 제2 교차 결합된 인버터는 전원 신호 라인에 연결된다. 기록 포트는 전원 신호 라인에 연결된 상호 접속 층에서 제1 로컬 상호 접속 라인을 더 포함한다. 판독 포트는 기록 포트의 저장 유닛 및 전원 신호 라인에 연결된 트랜지스터를 포함한다. 또한 상호 접속 층의 제2 로컬 상호 접속 라인은 전원 신호 라인에 연결된다. 판독 포트의 제2 로컬 상호 접속 라인은 기록 포트의 제1 로컬 상호 접속 라인과 분리된다.
다른 양태에서, 메모리 디바이스는 행 선택 회로, 열 선택 회로 및 메모리 어레이를 포함한다. 메모리 어레이는 다수의 메모리 셀을 포함한다. 각각의 메모리 셀은 기록 포트 및 판독 포트를 포함한다. 기록 포트는 제2 교차 결합된 인버터에 연결된 제1 교차 결합된 인버터를 포함하는 저장 유닛을 포함하고, 여기에서 제1 및 제2 교차 결합된 인버터는 제1 전원 신호 라인과 제2 전원 신호 라인 사이에 연결된다. 기록 포트는 제1 전원 신호 라인에 연결된 상호 접속 층의 제1 로컬 상호 접속 라인 및 제2 전원 신호 라인에 연결된 상호 접속 층의 제2 로컬 상호 접속 라인을 더 포함한다. 판독 포트는 기록 포트의 저장 유닛 및 제2 전원 신호 라인에 연결된 트랜지스터 및 제2 전원 신호 라인에 연결된 상호 접속 층의 제3 로컬 상호 접속 라인을 포함한다. 판독 포트의 제3 로컬 상호 접속 라인은 기록 포트의 제2 로컬 상호 접속 라인과 분리된다.
또 다른 양태에서, 컴퓨팅 디바이스는 프로세싱 디바이스 및 프로세싱 디바이스에 연결된 메모리 디바이스를 포함한다. 메모리 디바이스는 다수의 메모리 셀의 메모리 어레이를 포함한다. 각각의 메모리 셀은 기록 포트 및 판독 포트를 포함한다. 기록 포트는 제2 교차 결합된 인버터에 연결된 제1 교차 결합된 인버터를 포함하는 저장 유닛을 포함하고, 여기에서 제1 및 제2 교차 결합된 인버터는 제1 전원 신호 라인과 제2 전원 신호 라인 사이에 연결된다. 기록 포트는 제1 전원 신호 라인에 연결된 상호 접속 층의 제1 로컬 상호 접속 라인 및 제2 전원 신호 라인에 연결된 상호 접속 층의 제2 로컬 상호 접속 라인을 더 포함한다. 판독 포트는 패스 트랜지스터 및 패스 트랜지스터에 연결된 제1 단자, 기록 포트의 저장 유닛에 연결된 게이트 및 제2 전원 신호 라인에 연결된 제2 단자를 갖는 트랜지스터를 포함한다. 판독 포트는 제2 전원 신호 라인에 연결된 상호 접속 층의 제3 로컬 상호 접속 라인을 더 포함한다. 판독 포트의 제3 로컬 상호 접속 라인은 기록 포트의 제2 로컬 상호 접속 라인과 분리된다.
1) 본 개시의 실시형태에 따른 메모리 디바이스의 메모리 셀은, 기록 포트(write port) 및 판독 포트(read port)를 포함하고, 상기 기록 포트는, 제2 교차 결합된 인버터에 연결된 제1 교차 결합된 인버터를 포함하는 저장 유닛 - 상기 제1 및 제2 교차 결합된 인버터는 전원 신호 라인에 연결됨-; 및 상기 전원 신호 라인에 연결된 상호 접속 층(interconnect layer)의 제1 로컬 상호 접속 라인을 포함하고, 상기 판독 포트는, 상기 기록 포트의 상기 저장 유닛 및 상기 전원 신호 라인에 연결된 트랜지스터; 및 상기 전원 신호 라인에 연결된 상기 상호 접속 층의 제2 로컬 상호 접속 라인을 포함하고, 상기 판독 포트의 상기 제2 로컬 상호 접속 라인은 상기 기록 포트의 상기 제1 로컬 상호 접속 라인과 분리된다.
2) 본 개시의 실시형태에 따른 메모리 디바이스의 메모리 셀에 있어서, 상기 전원 신호 라인은 제1 전원 신호 라인을 포함하고; 상기 제1 및 제2 교차 결합된 인버터는 상기 제1 전원 신호 라인과 제2 전원 신호 라인 사이에 연결되고; 상기 기록 포트는 상기 제2 전원 신호 라인에 연결된 상기 상호 접속 층에 제3 로컬 상호 접속 라인을 더 포함한다.
3) 본 개시의 실시형태에 따른 메모리 디바이스의 메모리 셀은, WBL(write bit line) 신호 라인에 연결된 제1 단자, 상기 제1 교차 결합된 인버터에 연결된 제2 단자, 및 WWL(write word line) 신호 라인에 연결된 제1 게이트를 가지는 상기 기록 포트의 제1 패스 트랜지스터; WBLB(write bit line bar) 신호 라인에 연결된 제3 단자, 상기 제2 교차 결합된 인버터에 연결된 제4 단자, 및 상기 WWL 신호 라인에 연결된 제2 게이트를 가지는 상기 기록 포트의 제2 패스 트랜지스터; 및 RBL(read bit line) 신호 라인에 연결된 제5 단자, 상기 트랜지스터에 연결된 제6 단자, 및 RWL(read word line) 신호 라인에 연결된 제3 게이트를 가지는 상기 판독 포트의 제3 패스 트랜지스터를 더 포함한다.
4) 본 개시의 실시형태에 따른 메모리 디바이스의 메모리 셀에 있어서, 상기 기록 포트에서 상기 제1 패스 트랜지스터 및 상기 제2 패스 트랜지스터는 n형 트랜지스터를 각각 포함하고; 상기 판독 포트에서 상기 제3 패스 트랜지스터 및 상기 트랜지스터는 상기 n형 트랜지스터를 각각 포함한다.
5) 본 개시의 실시형태에 따른 메모리 디바이스의 메모리 셀에 있어서, 상기 WWL 신호 라인, 상기 WBL 신호 라인, 상기 WBLB 신호 라인, 상기 RWL 신호 라인, 상기 RBL 신호 라인, 상기 제1 전원 신호 라인, 및 상기 제2 전원 신호 라인은 제1 금속 층에 형성되고; 상기 메모리 셀의 제1 에지로부터 상기 메모리 셀의 반대편 제2 에지로의 상기 제1 금속 층의 레이아웃은, 상기 WWL 신호 라인-상기 제1 전원 신호 라인-상기 WBL 신호 라인-상기 제2 전원 신호 라인-상기 WBLB 신호 라인-상기 제1 전원 신호 라인-상기 WWL 신호 라인-상기 제1 전원 신호 라인-상기 RBL 신호 라인-상기 RWL 신호 라인을 포함한다.
6) 본 개시의 실시형태에 따른 메모리 디바이스의 메모리 셀에 있어서, 상기 WWL 신호 라인, 상기 WBL 신호 라인, 상기 WBLB 신호 라인, 상기 RWL 신호 라인, 상기 RBL 신호 라인, 상기 제1 전원 신호 라인, 및 상기 제2 전원 신호 라인은 제1 금속 층에 형성되고; 상기 메모리 셀의 제1 에지로부터 상기 메모리 셀의 반대편 제2 에지로의 상기 제1 금속 층의 레이아웃은, 상기 WWL 신호 라인-상기 제1 전원 신호 라인-상기 WBL 신호 라인-상기 제2 전원 신호 라인-상기 WBLB 신호 라인-상기 제1 전원 신호 라인-상기 WWL 신호 라인-상기 RBL 신호 라인-상기 제1 전원 신호 라인-상기 RWL 신호 라인을 포함한다.
7) 본 개시의 실시형태에 따른 메모리 디바이스의 메모리 셀에 있어서, 상기 기록 포트에서 상기 제1 패스 트랜지스터 및 상기 제2 패스 트랜지스터는 p형 트랜지스터를 각각 포함하고; 상기 판독 포트에서 상기 제3 패스 트랜지스터 및 상기 트랜지스터는 상기 p형 트랜지스터를 각각 포함한다.
8) 본 개시의 실시형태에 따른 메모리 디바이스의 메모리 셀에 있어서, 상기 WWL 신호 라인, 상기 WBL 신호 라인, 상기 WBLB 신호 라인, 상기 RWL 신호 라인, 상기 RBL 신호 라인, 상기 제1 전원 신호 라인, 및 상기 제2 전원 신호 라인은 제1 금속 층에 형성되고; 상기 메모리 셀의 제1 에지로부터 상기 메모리 셀의 반대편 제2 에지로의 상기 메모리 셀의 상기 제1 금속 층의 레이아웃은, 상기 WWL 신호 라인-상기 제2 전원 신호 라인-상기 WBL 신호 라인-상기 제1 전원 신호 라인-상기 WBLB 신호 라인-상기 제2 전원 신호 라인-상기 WWL 신호 라인-상기 RBL 신호 라인-상기 제2 전원 신호 라인-상기 RWL 신호 라인을 포함한다.
9) 본 개시의 실시형태에 따른 메모리 디바이스의 메모리 셀에 있어서, 상기 판독 포트에서 상기 트랜지스터는 풀다운 트랜지스터를 포함하고; 상기 제1 전원 신호 라인은 공급 전압 신호 라인을 포함하고; 상기 제2 전원 신호 라인은 기준 전압 신호 라인을 포함한다.
10) 본 개시의 실시형태에 따른 메모리 디바이스의 메모리 셀에 있어서, 상기 판독 포트에서 상기 트랜지스터는 풀업 트랜지스터를 포함하고; 상기 제1 전원 신호 라인은 기준 전압 신호 라인을 포함하고; 상기 제2 전원 신호 라인은 공급 전압 신호 라인을 포함한다.
11) 본 개시의 다른 실시형태에 따른 메모리 디바이스는, 행 선택 회로(row select circuit); 열 선택 회로(column select circuit); 및 상기 행 선택 회로 및 상기 열 선택 회로에 연결되고 복수의 메모리 셀을 포함하는 메모리 어레이를 포함하고, 상기 복수의 메모리 셀의 각각의 메모리 셀은 기록 포트 및 판독 포트를 포함하고, 상기 기록 포트는, 제2 교차 결합된 인버터에 연결된 제1 교차 결합된 인버터를 포함하는 저장 유닛 - 상기 제1 및 제2 교차 결합된 인버터는 제1 전원 신호 라인과 제2 전원 신호 라인 사이에 연결됨 -; 상기 제1 전원 신호 라인에 연결된 상호 접속 층의 제1 로컬 상호 접속 라인; 및 상기 제2 전원 신호 라인에 연결된 상기 상호 접속 층의 제2 로컬 상호 접속 라인을 포함하고, 상기 판독 포트는, 상기 기록 포트의 상기 저장 유닛 및 상기 제2 전원 신호 라인에 연결된 트랜지스터; 및 상기 제2 전원 신호 라인에 연결된 상기 상호 접속 층의 제3 로컬 상호 접속 라인을 포함하고, 상기 제3 로컬 상호 접속 라인은 상기 제2 로컬 상호 접속 라인으로부터 분리된다.
12) 본 개시의 다른 실시형태에 따른 메모리 디바이스는, WBL(write bit line) 신호 라인에 연결된 제1 단자, 상기 제1 교차 결합된 인버터에 연결된 제2 단자, 및 WWL(write word line) 신호 라인에 연결된 제1 게이트를 갖는 상기 기록 포트의 제1 패스 트랜지스터; WBLB(write bit line bar) 신호 라인에 연결된 제3 단자, 상기 제2 교차 결합된 인버터에 연결된 제4 단자, 및 상기 WWL 신호 라인에 연결된 제2 게이트를 갖는 상기 기록 포트의 제2 패스 트랜지스터; 및 RBL(read bit line) 신호 라인에 연결된 제5 단자, 상기 트랜지스터에 연결된 제6 단자, 및 RWL(read word line) 신호 라인에 연결된 제3 게이트를 갖는 상기 판독 포트의 제3 패스 트랜지스터를 더 포함한다.
13) 본 개시의 다른 실시형태에 따른 메모리 디바이스에 있어서, 상기 기록 포트에서 상기 제1 패스 트랜지스터 및 상기 제2 패스 트랜지스터는 n형 트랜지스터를 각각 포함하고; 상기 판독 포트에서 상기 제3 패스 트랜지스터 및 상기 트랜지스터는 상기 n형 트랜지스터를 각각 포함한다.
14) 본 개시의 다른 실시형태에 따른 메모리 디바이스에 있어서, 상기 기록 포트에서 상기 제1 패스 트랜지스터 및 상기 제2 패스 트랜지스터는 p형 트랜지스터를 각각 포함하고; 상기 판독 포트에서 상기 제3 패스 트랜지스터 및 상기 트랜지스터는 상기 p형 트랜지스터를 각각 포함한다.
15) 본 개시의 다른 실시형태에 따른 메모리 디바이스에 있어서, 상기 판독 포트에서 상기 트랜지스터는 풀다운 트랜지스터를 포함하고; 상기 제1 전원 신호 라인은 공급 전압 신호 라인을 포함하고; 상기 제2 전원 신호 라인은 기준 전압 신호 라인을 포함한다.
16) 본 개시의 다른 실시형태에 따른 메모리 디바이스에 있어서, 상기 판독 포트에서 상기 트랜지스터는 풀업 트랜지스터를 포함하고; 상기 제1 전원 신호 라인은 기준 전압 신호 라인을 포함하고; 상기 제2 전원 신호 라인은 공급 전압 신호 라인을 포함한다.
17) 본 개시의 또 다른 실시형태에 따른 컴퓨팅 디바이스는, 프로세싱 디바이스; 및 상기 프로세싱 디바이스에 동작 가능하게 연결된 메모리 디바이스를 포함하고, 상기 메모리 디바이스는 복수의 메모리 셀을 포함하는 메모리 어레이를 포함하고, 상기 복수의 메모리 셀의 각각의 메모리 셀은 기록 포트 및 판독 포트를 포함하고, 상기 기록 포트는, 제2 교차 결합된 인버터에 연결된 제1 교차 결합된 인버터를 포함하는 저장 유닛 - 상기 제1 및 제2 교차 결합된 인버터는 제1 전원 신호 라인과 제2 전원 신호 라인 사이에 연결됨-; 상기 제1 전원 신호 라인에 연결된 상호 접속 층의 제1 로컬 상호 접속 라인; 및 상기 제2 전원 신호 라인에 연결된 상기 상호 접속 층의 제2 로컬 상호 접속 라인을 포함하고, 상기 판독 포트는, 패스 트랜지스터; 상기 패스 트랜지스터에 연결된 제1 단자, 상기 기록 포트의 상기 저장 유닛에 연결된 게이트, 및 상기 제2 전원 신호 라인에 연결된 제2 단자를 가지는 트랜지스터; 및 상기 제2 전원 신호 라인에 연결된 상기 상호 접속 층의 제3 로컬 상호 접속 라인을 포함하고, 상기 제3 로컬 상호 접속 라인은 상기 제2 로컬 상호 접속 라인으로부터 분리된다.
18) 본 개시의 또 다른 실시형태에 따른 컴퓨팅 디바이스에 있어서, 상기 판독 포트에서 상기 트랜지스터는 풀다운 트랜지스터를 포함하고; 상기 제1 전원 신호 라인은 공급 전압 신호 라인을 포함하고; 상기 제2 전원 신호 라인은 기준 전압 신호 라인을 포함한다.
19) 본 개시의 또 다른 실시형태에 따른 컴퓨팅 디바이스에 있어서, 상기 판독 포트에서 상기 트랜지스터는 풀업 트랜지스터를 포함하고; 상기 제1 전원 신호 라인은 기준 전압 신호 라인을 포함하고; 상기 제2 전원 신호 라인은 공급 전압 신호 라인을 포함한다.
20) 본 개시의 또 다른 실시형태에 따른 컴퓨팅 디바이스에 있어서, 상기 메모리 디바이스는 SRAM(static random access memory)을 포함한다.
본 출원에 제공된 하나 이상의 양태의 설명 및 예시는 어떠한 방식으로든 청구되는 본 개시의 범위를 제한하거나 한정하도록 의도되지 않는다. 본 출원에 제공된 양태, 예시 및 세부 사항은 소유(possession)를 전달하고 다른 사람들이 청구된 개시의 최적의 형태를 만들고 사용하기에 충분한 것으로 고려된다. 청구된 개시는 본 출원에서 제공되는 임의의 양태, 예시 또는 세부 사항으로 제한되는 것으로 해석되어서는 안된다. 조합하여 또는 개별적으로 도시되고 설명되는지에 관계없이, 다양한 특징들(구조적 및 방법론적 모두)은 특정 특징들의 세트를 갖는 실시예를 생성하도록 선택적으로 포함되거나 생략되도록 의도된다. 본 출원의 설명 및 예시가 제공된 바와 같이, 당업자는 청구된 개시의 더 넓은 범위를 벗어나지 않는 본 출원에서 실시된 일반적인 발명 개념의 더 넓은 양태의 사상 내에 속하는 변형, 수정 및 대안적인 양태를 예상할 수 있다.

Claims (10)

  1. 메모리 디바이스의 메모리 셀로서,
    기록 포트(write port) 및 판독 포트(read port)를 포함하고,
    상기 기록 포트는,
    제2 교차 결합된 인버터에 연결된 제1 교차 결합된 인버터를 포함하는 저장 유닛 - 상기 제1 및 제2 교차 결합된 인버터는 제1 전원 신호 라인 및 제2 전원 신호 라인 사이에 연결됨 -;
    WBL(write bit line) 신호 라인에 연결된 제1 단자, 상기 제1 교차 결합된 인버터에 연결된 제2 단자, 및 WWL(write word line) 신호 라인에 연결된 제1 게이트를 가지는 제1 패스 트랜지스터;
    WBLB(write bit line bar) 신호 라인에 연결된 제3 단자, 상기 제2 교차 결합된 인버터에 연결된 제4 단자, 및 상기 WWL 신호 라인에 연결된 제2 게이트를 가지는 제2 패스 트랜지스터; 및
    상기 제1 전원 신호 라인에 연결된 상호 접속 층(interconnect layer)의 제1 로컬 상호 접속 라인
    을 포함하고,
    상기 판독 포트는,
    상기 제1 전원 신호 라인 및 상기 기록 포트의 상기 저장 유닛에 연결된 트랜지스터;
    RBL(read bit line) 신호 라인에 연결된 제5 단자, 상기 트랜지스터에 연결된 제6 단자, 및 RWL(read word line) 신호 라인에 연결된 제3 게이트를 가지는 제3 패스 트랜지스터; 및
    상기 제1 전원 신호 라인에 연결된 상기 상호 접속 층의 제2 로컬 상호 접속 라인
    을 포함하고,
    상기 판독 포트의 상기 제2 로컬 상호 접속 라인은 상기 기록 포트의 상기 제1 로컬 상호 접속 라인과 분리되고;
    상기 WWL 신호 라인, 상기 WBL 신호 라인, 상기 WBLB 신호 라인, 상기 RWL 신호 라인, 상기 RBL 신호 라인, 상기 제1 전원 신호 라인, 및 상기 제2 전원 신호 라인은 금속 층에 형성되고;
    상기 메모리 셀의 제1 에지로부터 상기 메모리 셀의 반대편 제2 에지로의 상기 금속 층의 레이아웃은, 상기 WWL 신호 라인-상기 제1 전원 신호 라인-상기 WBL 신호 라인-상기 제2 전원 신호 라인-상기 WBLB 신호 라인-상기 제1 전원 신호 라인-상기 WWL 신호 라인-상기 RBL 신호 라인-상기 제1 전원 신호 라인-상기 RWL 신호 라인을 포함하는 것인, 메모리 셀.
  2. 제1항에 있어서,
    상기 기록 포트는 상기 제2 전원 신호 라인에 연결된 상기 상호 접속 층의 제3 로컬 상호 접속 라인을 더 포함하는 것인, 메모리 셀.
  3. 제1항에 있어서,
    상기 제1 전원 신호 라인은 VSS 신호 라인이고, 상기 제2 전원 신호 라인은 VDD 신호 라인인 것인, 메모리 셀.
  4. 제1항에 있어서,
    상기 기록 포트에서 상기 제1 패스 트랜지스터 및 상기 제2 패스 트랜지스터는 n형 트랜지스터를 각각 포함하고;
    상기 판독 포트에서 상기 제3 패스 트랜지스터 및 상기 트랜지스터는 상기 n형 트랜지스터를 각각 포함하는 것인, 메모리 셀.
  5. 제1항에 있어서,
    상기 기록 포트에서 상기 제1 패스 트랜지스터 및 상기 제2 패스 트랜지스터는 p형 트랜지스터를 각각 포함하고;
    상기 판독 포트에서 상기 제3 패스 트랜지스터 및 상기 트랜지스터는 상기 p형 트랜지스터를 각각 포함하는 것인, 메모리 셀.
  6. 제4항에 있어서,
    상기 판독 포트에서 상기 트랜지스터는 풀다운 트랜지스터를 포함하고;
    상기 제1 전원 신호 라인은 기준 전압 신호 라인을 포함하고;
    상기 제2 전원 신호 라인은 공급 전압 신호 라인을 포함하는 것인, 메모리 셀.
  7. 제5항에 있어서,
    상기 판독 포트에서 상기 트랜지스터는 풀업 트랜지스터를 포함하고;
    상기 제1 전원 신호 라인은 공급 전압 신호 라인을 포함하고;
    상기 제2 전원 신호 라인은 기준 전압 신호 라인을 포함하는 것인, 메모리 셀.
  8. 메모리 디바이스로서,
    행 선택 회로(row select circuit);
    열 선택 회로(column select circuit); 및
    상기 행 선택 회로 및 상기 열 선택 회로에 연결되고 복수의 메모리 셀들을 포함하는 메모리 어레이
    를 포함하고,
    상기 복수의 메모리 셀들의 각각의 메모리 셀은 기록 포트 및 판독 포트를 포함하고,
    상기 기록 포트는,
    제2 교차 결합된 인버터에 연결된 제1 교차 결합된 인버터를 포함하는 저장 유닛 - 상기 제1 및 제2 교차 결합된 인버터는 제1 전원 신호 라인과 제2 전원 신호 라인 사이에 연결됨 -;
    WBL(write bit line) 신호 라인에 연결된 제1 단자, 상기 제1 교차 결합된 인버터에 연결된 제2 단자, 및 WWL(write word line) 신호 라인에 연결된 제1 게이트를 가지는 제1 패스 트랜지스터;
    WBLB(write bit line bar) 신호 라인에 연결된 제3 단자, 상기 제2 교차 결합된 인버터에 연결된 제4 단자, 및 상기 WWL 신호 라인에 연결된 제2 게이트를 가지는 제2 패스 트랜지스터;
    상기 제1 전원 신호 라인에 연결된 상호 접속 층의 제1 로컬 상호 접속 라인; 및
    상기 제2 전원 신호 라인에 연결된 상기 상호 접속 층의 제2 로컬 상호 접속 라인
    을 포함하고,
    상기 판독 포트는,
    상기 기록 포트의 상기 저장 유닛 및 상기 제2 전원 신호 라인에 연결된 트랜지스터;
    RBL(read bit line) 신호 라인에 연결된 제5 단자, 상기 트랜지스터에 연결된 제6 단자, 및 RWL(read word line) 신호 라인에 연결된 제3 게이트를 가지는 제3 패스 트랜지스터; 및
    상기 제2 전원 신호 라인에 연결된 상기 상호 접속 층의 제3 로컬 상호 접속 라인
    을 포함하고,
    상기 제3 로컬 상호 접속 라인은 상기 제2 로컬 상호 접속 라인으로부터 분리되고;
    상기 WWL 신호 라인, 상기 WBL 신호 라인, 상기 WBLB 신호 라인, 상기 RWL 신호 라인, 상기 RBL 신호 라인, 상기 제1 전원 신호 라인, 및 상기 제2 전원 신호 라인은 금속 층에 형성되고;
    각각의 메모리 셀의 제1 에지로부터 상기 메모리 셀의 반대편 제2 에지로의 상기 금속 층의 레이아웃은, 상기 WWL 신호 라인-상기 제2 전원 신호 라인-상기 WBL 신호 라인-상기 제1 전원 신호 라인-상기 WBLB 신호 라인-상기 제2 전원 신호 라인-상기 WWL 신호 라인-상기 RBL 신호 라인-상기 제2 전원 신호 라인-상기 RWL 신호 라인을 포함하는 것인, 메모리 디바이스.
  9. 컴퓨팅 디바이스로서,
    프로세싱 디바이스; 및
    상기 프로세싱 디바이스에 동작 가능하게 연결된 메모리 디바이스
    를 포함하고,
    상기 메모리 디바이스는 복수의 메모리 셀들을 포함하는 메모리 어레이를 포함하고,
    상기 복수의 메모리 셀들의 각각의 메모리 셀은 기록 포트 및 판독 포트를 포함하고,
    상기 기록 포트는,
    제2 교차 결합된 인버터에 연결된 제1 교차 결합된 인버터를 포함하는 저장 유닛 - 상기 제1 및 제2 교차 결합된 인버터는 제1 전원 신호 라인과 제2 전원 신호 라인 사이에 연결됨 -;
    WBL(write bit line) 신호 라인에 연결된 제1 단자, 상기 제1 교차 결합된 인버터에 연결된 제2 단자, 및 WWL(write word line) 신호 라인에 연결된 제1 게이트를 가지는 제1 패스 트랜지스터;
    WBLB(write bit line bar) 신호 라인에 연결된 제3 단자, 상기 제2 교차 결합된 인버터에 연결된 제4 단자, 및 상기 WWL 신호 라인에 연결된 제2 게이트를 가지는 제2 패스 트랜지스터;
    상기 제1 전원 신호 라인에 연결된 상호 접속 층의 제1 로컬 상호 접속 라인; 및
    상기 제2 전원 신호 라인에 연결된 상기 상호 접속 층의 제2 로컬 상호 접속 라인
    을 포함하고,
    상기 판독 포트는,
    상기 제2 전원 신호 라인에 연결된 제1 단자, 및 상기 기록 포트의 상기 저장 유닛에 연결된 게이트를 가지는 트랜지스터;
    RBL(read bit line) 신호 라인에 연결된 제5 단자, 상기 트랜지스터의 제2 단자에 연결된 제6 단자, 및 RWL(read word line) 신호 라인에 연결된 제3 게이트를 가지는 제3 패스 트랜지스터; 및
    상기 제2 전원 신호 라인에 연결된 상기 상호 접속 층의 제3 로컬 상호 접속 라인
    을 포함하고,
    상기 제3 로컬 상호 접속 라인은 상기 제2 로컬 상호 접속 라인으로부터 분리되고;
    상기 WWL 신호 라인, 상기 WBL 신호 라인, 상기 WBLB 신호 라인, 상기 RWL 신호 라인, 상기 RBL 신호 라인, 상기 제1 전원 신호 라인, 및 상기 제2 전원 신호 라인은 금속 층에 형성되고;
    각각의 메모리 셀의 제1 에지로부터 상기 메모리 셀의 반대편 제2 에지로의 상기 금속 층의 레이아웃은, 상기 WWL 신호 라인-상기 제2 전원 신호 라인-상기 WBL 신호 라인-상기 제1 전원 신호 라인-상기 WBLB 신호 라인-상기 제2 전원 신호 라인-상기 WWL 신호 라인-상기 RBL 신호 라인-상기 제2 전원 신호 라인-상기 RWL 신호 라인을 포함하는 것인, 컴퓨팅 디바이스.
  10. 제9항에 있어서,
    상기 메모리 디바이스는 SRAM(static random access memory)을 포함하는 것인, 컴퓨팅 디바이스.
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