KR101887263B1 - 정적 랜덤 액세스 메모리 셀 및 그 동작 방법 - Google Patents

정적 랜덤 액세스 메모리 셀 및 그 동작 방법 Download PDF

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Abstract

본 발명은 정적 랜덤 액세스 메모리 셀 및 그 동작 방법에 관한 것으로, 정적 랜덤 액세스 메모리 셀은 제1 및 제2 풀업(pull-up) 트랜지스터, 제1 내지 제4 풀다운(pull-down) 트랜지스터, 제1 및 제2 패스 게이트(pass-gate) 트랜지스터를 포함하고, 상기 제1 풀업 트랜지스터는, 제1 노드에서 상기 제1 풀업 트랜지스터의 드레인이 상기 제1 풀다운 트랜지스터의 드레인과 결합하고, 상기 제1 풀업 트랜지스터는, 제3 노드에서 상기 제1 풀업 트랜지스터의 게이트가 상기 제2 풀다운 트랜지스터의 게이트와 결합하고, 상기 제2 풀업 트랜지스터는, 제2 노드에서 상기 제2 풀업 트랜지스터의 드레인이 상기 제3 풀다운 트랜지스터의 드레인과 결합하고, 상기 제2 풀업 트랜지스터는, 제4 노드에서 상기 제2 풀업 트랜지스터의 게이트가 상기 제4 풀다운 트랜지스터의 게이트와 결합하고, 상기 제1 풀다운 트랜지스터는, 제5 노드에서 상기 제1 풀다운 트랜지스터의 소스가 상기 제1 패스 게이트 트랜지스터의 드레인 및 상기 제2 풀다운 트랜지스터의 드레인과 결합한다.

Description

정적 랜덤 액세스 메모리 셀 및 그 동작 방법{STATIC RANDOM ACCESS MEMORY CELL AND OPERATING METHOD THEREOF}
본 발명은 정적 랜덤 액세스 메모리 셀 및 그 동작 방법에 관한 것이다.
정적 랜덤 액세스 메모리(static random access memory, SRAM)은 일반적으로 집적회로에서 이용된다. SRAM 셀은 리프레싱(refreshing)할 필요 없이 데이터를 유지하는 유리한 특징을 갖는다. SRAM 셀은 다수의 트랜지스터(transistor)들을 포함할 수 있다. 예를 들어, SRAM은 트랜지스터들의 수에 따라 6-트랜지스터(6T) SRAM, 8-트랜지스터(8T) SRAM, 또는 10-트랜지스터(10T) SRAM으로 지칭된다. 예를 들어, SRAM은 트랜지스터들의 직렬 연결 방법에 따라 PNN 트랜지스터, PPN 트랜지스터 등으로 지칭된다. 트랜지스터는 전형적으로 비트를 저장하기 위한 데이터 래치를 형성한다. 트랜지스터에 대한 액세스를 제어하기 위해 트랜지스터들이 추가될 수 있다. SRAM 셀은 전형적으로 행과 열을 가진 어레이로 배열된다. SRAM 셀의 각 행은 현재의 SRAM 셀이 선택되었는지 아닌지를 결정하는 워드 라인에 연결된다. SRAM 셀의 각 열은 SRAM 셀에 비트를 기록하거나 SRAM 셀로부터 비트를 판독하기 위해 사용되는 비트 라인 (bit line, BL) 또는 상보 비트 라인에 연결된다.
최근, 6T SRAM에서 리드(read) 동작과 쓰기(write) 동작 간의 균형적으로 안정적인 리드 동작과 쓰기 동작을 제공하는 설계가 어려운 문제점이 대두 되었다. 이러한 문제점을 해결하기 위하여, 추가적인 트랜지스터를 사용하는 메모리 셀이 제안되었다.
차등(differential) 10T SRAM 셀은 리드 동작에서 리드 버퍼(read buffer)를 이용하여 리드 장애(disturbance)를 제거하고, 쓰기 동작에서 가로 방향의 워드 라인과 세로 방향의 워드 라인에 동시에 전력을 인가하여 선택된 셀의 저장 노드와 비트 라인 또는 상보 비트 라인을 연결 시키는 방식을 통하여 리드 장애의 발생을 억제하는 방안이 제안되었다. 그러나, 차등 10T SRAM 셀은 접근(access) 트랜지스터가 직렬로 연결되어 있어, 트랜지스터의 강도(strength)가 미약함으로, 전압이 쉽게 감소하거나 증가하지 않는 문제점을 포함한다. 또한, 차등 10T SRAM은 10개의 트랜지스터가 이용됨에 따라 공간 과부하(area overhead)가 발생하는 문제점을 포함한다.
PPN 기반 10T SRAM 셀은 쓰기 동작 시 nMOS(metal oxide semiconductor)와 pMOS가 직렬로 연결된 패스(path)를 통해 쓰기 전류가 흐름에 따라, 쓰기 전류가 감소하고, 전압 감소(drop) 인해 데이터가 전달되지 못해 쓰기 능력이 감소하는 문제점을 포함한다. 또한, PPN 기반 10T SRAM은 10개의 트랜지스터가 이용됨에 따라 공간 과부하(area overhead)가 발생하는 문제점을 포함한다.
본 발명의 다양한 실시 예에 따르면, 정적 랜덤 액세스 메모리 셀 및 그 동작 방법을 제공한다.
본 발명의 다양한 실시 예에 따른, 정적 랜덤 액세스 메모리 셀은 리드 동작 시, 풀다운(pull-down) 트랜지스터를 턴 오프(turn off) 함으로써, 리드 장애를 감소시키는 메모리 셀 및 그 동작 방법을 제공한다.
본 발명의 다양한 실시 예에 따른, 정적 랜덤 액세스 메모리 셀은 쓰기 동작 시, 풀다운 트랜지스터에 전압을 인가하여, 쓰기 능력을 향상시키는 메모리 셀 및 그 동작 방법을 제공한다.
본 발명의 다양한 실시 예에 따른 메모리 셀은 제1 및 제2 풀업(pull-up) 트랜지스터, 제1 내지 제4 풀다운(pull-down) 트랜지스터, 제1 및 제2 패스 게이트(pass-gate) 트랜지스터를 포함하고, 상기 제1 풀업 트랜지스터는, 제1 노드에서 상기 제1 풀업 트랜지스터의 드레인이 상기 제1 풀다운 트랜지스터의 드레인과 결합하고, 상기 제1 풀업 트랜지스터는, 제3 노드에서 상기 제1 풀업 트랜지스터의 게이트가 상기 제2 풀다운 트랜지스터의 게이트와 결합하고, 상기 제2 풀업 트랜지스터는, 제2 노드에서 상기 제2 풀업 트랜지스터의 드레인이 상기 제3 풀다운 트랜지스터의 드레인과 결합하고, 상기 제2 풀업 트랜지스터는, 제4 노드에서 상기 제2 풀업 트랜지스터의 게이트가 상기 제4 풀다운 트랜지스터의 게이트와 결합하고, 상기 제1 풀다운 트랜지스터는, 제5 노드에서 상기 제1 풀다운 트랜지스터의 소스가 상기 제1 패스 게이트 트랜지스터의 드레인 및 상기 제2 풀다운 트랜지스터의 드레인과 결합하고, 상기 제1 풀다운 트랜지스터는, 상기 제1 풀다운 트랜지스터의 게이트가 제1 워드 라인(word line)과 결합하고, 상기 제3 풀다운 트랜지스터는, 상기 제3 풀다운 트랜지스터의 게이트가 제2 워드 라인과 결합하고, 상기 제1 패스 게이트 트랜지스터는, 상기 제1 패스 게이트 트랜지스터의 게이트가 제3 워드 라인과 결합하고, 상기 제2 패스 게이트 트랜지스터는, 상기 제2 패스 게이트 트랜지스터의 게이트가 상기 제3 워드 라인과 결합하고, 상기 제1 패스 게이트 트랜지스터는, 상기 제1 패스 게이트 트랜지스터의 소스가 제1 비트 라인과 결합하고, 상기 제2 패스 게이트 트랜지스터는, 상기 제2 패스 게이트 트랜지스터의 드레인이 제2 비트 라인과 결합하는상기 제3 풀다운 트랜지스터는, 제6 노드에서 상기 제3 풀다운 트랜지스터의 소스가 상기 제2 패스 게이트 트랜지스터의 소스 및 상기 제4 풀다운 트랜지스터의 드레인이 결합한다.
본 발명의 다양한 실시 예들에 따르면, 메모리 셀은 리드 동작 시, 풀다운 트랜지스터를 턴 오프 함으로써, 리드 장애를 감소시키고, 쓰기 동작 시, 풀다운 트랜지스터에 전압을 인가하여 쓰기 능력을 향상시키고, 이용하는 트랜지스터들의 개수를 감소시킴으로써, 공간 과부하 문제를 해소하는 효과가 있다.
도 1은 본 발명의 다양한 실시 예들에 따른 메모리 셀을 도시한다.
도 2 및 도 3은 본 발명의 다양한 실시 예들에 따른 메모리 셀의 리드 동작을 도시한다.
도 4는 본 발명의 다양한 실시 예들에 따른 메모리 셀의 리드 동작 절차를 도시한다.
도 5는 본 발명의 다양한 실시 예들에 따른 메모리 셀의 쓰기 동작을 도시한다.
도 6은 본 발명의 다양한 실시 예들에 따른 메모리 셀의 쓰기 동작 절차를 도시한다.
이하, 본 문서의 다양한 실시 예들이 첨부된 도면을 참조하여 기재된다. 실시 예 및 이에 사용된 용어들은 본 문서에 기재된 기술을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 해당 실시 예의 다양한 변경, 균등물, 및/또는 대체물을 포함하는 것으로 이해되어야 한다.
하기에서 다양한 실시 예들을 설명에 있어 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다. 그리고 후술되는 용어들은 다양한 실시 예들에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 그러므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
도면의 설명과 관련하여, 유사한 구성요소에 대해서는 유사한 참조 부호가 사용될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함할 수 있다. 본 문서에서, "A 또는 B" 또는 "A 및/또는 B 중 적어도 하나" 등의 표현은 함께 나열된 항목들의 모든 가능한 조합을 포함할 수 있다. "제 1," "제 2," "첫째," 또는 "둘째," 등의 표현들은 해당 구성요소들을, 순서 또는 중요도에 상관없이 수식할 수 있고, 한 구성요소를 다른 구성요소와 구분하기 위해 사용될 뿐 해당 구성요소들을 한정하지 않는다. 어떤(예: 제 1) 구성요소가 다른(예: 제 2) 구성요소에 "(기능적으로 또는 전기적으로) 연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 상기 어떤 구성요소가 상기 다른 구성요소에 직접적으로 연결되거나, 다른 구성요소(예: 제 3 구성요소)를 통하여 연결될 수 있다.
본 명세서에서, "~하도록 구성된(또는 설정된)(configured to)"은 상황에 따라, 예를 들면, 하드웨어적 또는 소프트웨어적으로 "~에 적합한," "~하는 능력을 가지는," "~하도록 변경된," "~하도록 만들어진," "~를 할 수 있는," 또는 "~하도록 설계된"과 상호 호환적으로(interchangeably) 사용될 수 있다. 어떤 상황에서는, "~하도록 구성된 장치"라는 표현은, 그 장치가 다른 장치 또는 부품들과 함께 "~할 수 있는" 것을 의미할 수 있다. 예를 들면, 문구 "A, B, 및 C를 수행하도록 구성된(또는 설정된) 프로세서"는 해당 동작을 수행하기 위한 전용 프로세서(예: 임베디드 프로세서), 또는 메모리 장치에 저장된 하나 이상의 소프트웨어 프로그램들을 실행함으로써, 해당 동작들을 수행할 수 있는 범용 프로세서(예: CPU 또는 application processor)를 의미할 수 있다.
본 발명에 따른 다양한 실시 예들은 정적 랜덤 액세스 메모리 셀과 같은 메모리 셀과 관련하여 설명된다. 다만, 레이아웃의 균일성이 필요한 다른 회로 및 레이아웃에 다른 실시 예를 적용하는 것은 가능하다.
도 1은 본 발명의 다양한 실시 예들에 따른 메모리 셀을 도시한다. 도 1은 메모리 셀의 구성을 예시한다.
도 1을 참고하면, 메모리 셀 100은 제1 풀업(pull-up, PU) 트랜지스터 102-1, 제2 풀업 트랜지스터 102-2, 제1 풀다운(pull-down, PD) 트랜지스터 104-1, 제2 풀다운 트랜지스터 104-2, 제3 풀다운 트랜지스터 104-3, 제4 풀다운 트랜지스터 104-4, 제1 패스 게이트(pass-gate, PG) 트랜지스터 112-1 및 제2 패스 게이트 트랜지스터 112-2를 포함한다. 예를 들어, 8개의 트랜지스터들을 포함하는 메모리 셀은 8T(transistor) 정적 랜덤 액세스 메모리(static random access memory, SRAM) 셀로 지칭될 수 있다. 트랜지스터는 적어도 하나의 전극을 포함하고, 적어도 하나의 전극은 소스(source), 드레인(drain) 및 게이트(gate) 중 적어도 하나를 포함한다.
제1 풀업 트랜지스터 102-1 및 제2 풀업 트랜지스터 102-2는 PMOS(P-channel metal oxide semiconductor) 트랜지스터일 수 있다. 예를 들어, PMOS 트랜지스터는 P 타입 트랜지스터로 지칭될 수 있다. 제1 풀다운 트랜지스터 104-1, 제2 풀다운 트랜지스터 104-2, 제3 풀다운 트랜지스터 104-3 및 제4 풀다운 트랜지스터 104-4는 NMOS(N-channel metal oxide semiconductor) 트랜지스터일 수 있다. 예를 들어, NMOS 트랜지스터는 N 타입 트랜지스터로 지칭될 수 있다. 예를 들어, 제1 풀업 트랜지스터 102-1, 제1 풀다운 트랜지스터 104-1 및 제2 풀다운 트랜지스터 104-2가 직렬(serial)로 연결된 메모리 구조는 PNN 기반 메모리 셀로 지칭될 수 있다. 예를 들어, 메모리 셀 내에서 제1 풀업 트랜지스터 102-1이 좌측에 배치되고, 제2 풀업 트랜지스터 102-2가 우측에 배치될 경우, 제1 풀업 트랜지스터 102-1은 PUL(pull-up left) 트랜지스터로 지칭될 수 있고, 제2 풀업 트랜지스터 102-2는 PUR(pull-up right) 트랜지스터로 지칭될 수 있다. 예를 들어, 메모리 셀 내에서 제1 풀다운 트랜지스터 104-1이 좌측에 배치되고, 제3 풀다운 트랜지스터 104-3이 우측에 배치될 경우, 제1 풀다운 트랜지스터 104-1은 PDL(pull-down left) 트랜지스터로 지칭될 수 있고, 제2 풀다운 트랜지스터 104-2는 PDR(pull-down right) 트랜지스터로 지칭될 수 있다.
본 발명의 다양한 실시 예들에 따른 메모리 셀 100은 제1 노드 106-1에서 제1 풀업 트랜지스터 102-1의 드레인은 제1 풀다운 트랜지스터 104-1의 드레인과 전기적 또는 회로적으로 결합하고, 제4 노드 106-4에서 제1 풀업 트랜지스터 102-1의 게이트는 제2 풀다운 트랜지스터 104-2의 게이트와 전기적 또는 회로적으로 결합하고, 제2 노드 106-2에서 제2 풀업 트랜지스터 102-2의 드레인은 제3 풀다운 트랜지스터 104-3의 드레인과 전기적 또는 회로적으로 결합하고, 제3 노드 106-3에서 제2 풀업 트랜지스터 102-2의 게이트는 제4 풀다운 트랜지스터 106-4의 게이트와 결합하고, 제5 노드 106-5에서 제1 풀다운 트랜지스터 104-1의 소스와 제1 패스 게이트 트랜지스터 112-1의 드레인 및 제2 풀다운 트랜지스터 104-2의 드레인이 전기적 또는 회로적으로 결합하고, 제6 노드 106-6에서 제3 풀다운 트랜지스터 104-3의 소스와 제2 패스 게이트 트랜지스터 112-2의 소스 및 제4 풀다운 트랜지스터 104-4의 드레인이 전기적 또는 회로적으로 결합한다.
본 발명의 다양한 실시 예들에 따른 메모리 셀 100에서 제1 풀업 트랜지스터 102-1 및 제2 풀업 트랜지스터 102-2의 소스는 전원 전압(Vdd)에 결합 또는 연결되고, 제2 풀다운 트랜지스터 104-2 및 제4 풀다운 트랜지스터 104-4의 소스는 접지 전압(Vss)에 결합된다.
본 발명의 다양한 실시 예들에 따른 메모리 셀 100은 제1 풀다운 트랜지스터 104-1의 게이트가 제1 워드 라인(word line, WL) 110-1과 결합 또는 연결되고, 제1 풀다운 트랜지스터 104-1은 제1 워드 라인 110-1을 통하여 긍정(positive)을 나타내는 "1"을 입력 받거나, 부정(negative)를 나타내는 "0"을 입력 받을 수 있다.
본 발명의 다양한 실시 예들에 따른 메모리 셀 100은 제3 풀다운 트랜지스터 104-3의 게이트가 제2 워드 라인 110-2와 결합 또는 연결되고, 제3 풀다운 트랜지스터 104-3은 제2 워드 라인 110-2를 통하여 긍정을 나타내는 "1"을 입력 받거나, 부정을 나타내는 "0"을 입력 받을 수 있다.
본 발명의 다양한 실시 예들에 따른 메모리 셀 100은 제1 패스 게이트 트랜지스터 112-1의 게이트가 제3 워드 라인 110-3과 결합 또는 연결되고, 제2 패스 게이트 트랜지스터 112-2의 게이트가 제3 워드 라인 110-3과 결합 또는 연결될 수 있다. 제1 패스 게이트 트랜지스터 112-1과 제2 패스 게이트 트랜지스터 112-2는 제3 워드 라인 110-3을 통하여 긍정을 나타내는 "1"을 입력 받거나, 부정을 나타내는 "0"을 입력받을 수 있다.
본 발명의 다양한 실시 예들에 따른 메모리 셀 100은 제1 패스 게이트 트랜지스터 112-1의 소스가 제1 비트 라인(bit line, BL) 108-1과 결합 또는 연결되고, 제2 패스 게이트 트랜지스터 112-2의 드레인이 제2 비트 라인 108-2와 결합 또는 연결될 수 있다. 예를 들어, 제2 비트 라인은 상보 비트 라인으로 지칭될 수 있다.
본 발명의 다양한 실시 예들에 따른 메모리 셀 100에서 제1 노드 106-1이 제3 노드 106-3과 전기적 또는 회로적으로 결합하고, 제2 노드 106-2가 제4 노드 106-4과 전기적 또는 회로적으로 결합할 수 있다.
본 발명의 다양한 실시 예들에 따른 메모리 셀 100은 제1 비트 라인 108-1 또는 제2 비트 라인 108-2를 통하여 적어도 하나의 노드로부터의 전압 또는 전류를 방출(discharge)할 수 있다.
본 발명의 다양한 실시 예들에 따른 메모리 셀 100에서 제1 비트 라인 108-1 및/또는 제2 비트 라인 108-2는 세로로 연결 또는 결합되고, 제1 워드 라인 110-1 및 제2 워드 라인 110-2는 가로로 연결 또는 결합되고, 제3 워드 라인 110-3은 세로로 연결 또는 결합될 수 있다.
본 발명의 다양한 실시 예들에 따른 메모리 셀 100은 다수의 제어 신호들을 이용한다. 다수의 제어 신호들은 로우(row) 기반 신호들이 이용된다. 로우 기반 신호는 캐패시턴스(capacitance)가 적어 에너지 증가가 적다. 예를 들어, 캐패시턴스는 정전 용량으로 지칭될 수 있다.
본 발명의 다양한 실시 예들에 따른 메모리 셀 100은 쓰기 동작 시, 비선택(unselected) 열(column)에서 비트 라인 방출이 발생하므로, 쓰기 에너지 소비가 적다.
도 2는 본 발명의 다양한 실시 예들에 따른 메모리 셀의 리드 동작을 도시한다. 도 2는 메모리 셀의 리드(read) 동작 중 제1 비트 라인이 제1 비트 라인의 전압을 방출할 경우, 메모리 셀의 동작을 예시한다.
도 2를 참고하면, 메모리 셀 100은 제1 풀업 트랜지스터 102-1, 제2 풀업 트랜지스터 102-2, 제1 풀다운 트랜지스터 104-1, 제2 풀다운 트랜지스터 104-2, 제3 풀다운 트랜지스터 104-3, 제4 풀다운 트랜지스터 104-4, 제1 패스 게이트 트랜지스터 112-1 및 제2 패스 게이트 트랜지스터 112-2를 포함한다.
제1 비트 라인 108-1의 전압 또는 전류는 제1 패스 게이트 트랜지스터 112-1 및 제2 풀다운 트랜지스터 104-2를 통하여 제2 풀다운 트랜지스터 104-2의 소스를 통하여 방출된다. 예를 들어 제1 비트 라인 108-1의 전압 또는 전류는 제5 노드 106-5를 통하여 방출된다.
메모리 셀 100에서 제1 비트 라인 108-1의 전압 또는 전류가 방출될 경우, 제1 노드 106-1 및 제5 노드 106-5의 전압과 제2 노드 106-2의 전압은 상승할 수 있다. 예를 들어 제2 노드 106-2의 데이터 값이 "1"이고, 제1 비트 라인 108-1의 전압 또는 전류가 방출될 경우, 제2 노드 106-2의 데이터 값은 변경될 수 있다.
본 발명의 다양한 실시 예들에 따른 메모리 셀 100은 제1 비트 라인 108-1이 전압을 방출하고, 제1 노드 106-1의 데이터 값은 "0"이고, 제2 노드 106-2의 데이터 값은 "1"이다. 또한, 제1 워드 라인 110-1의 값은 "1"이고, 제3 워드 라인 110-3의 값은 "1"이다. 메모리 셀 100은 리드 동작 시, 제2 워드 라인 110-2를 통하여 "0"을 입력받아, 제3 풀다운 트랜지스터 104-3을 턴 오프한다. 메모리 셀 100에서 제3 풀다운 트랜지스터 104-3이 턴 오프되고, 제1 비트 라인 108-1이 전류 또는 전압을 방출할 경우, 제1 노드 106-1 및 제5 노드 106-5에서 전압은 상승한다. 다만, 제3 풀다운 트랜지스터 104-3이 턴 오프되어 제2 노드 106-2의 값은 변경(flip)되지 않는다. 따라서, 메모리 셀 100은 안정적으로 리드 동작을 수행할 수 있다.
본 발명의 다양한 실시 예들에 따른 메모리 셀 100에서 제1 비트 라인 108-1의 전압 또는 전류가 방출되고, 제2 워드 라인 110-2의 값이 "0"일 경우 제3 풀다운 트랜지스터 104-3 및 제4 풀다운 트랜지스터 104-4는 턴 오프 될 수 있다. 예를 들어, 제3 풀다운 트랜지스터 104-3 및 제4 풀다운 트랜지스터 104-4가 턴 오프 될 경우, 제3 풀다운 트랜지스터 104-3 및 제4 풀다운 트랜지스터 104-4와 연결 또는 결합되는 노드의 데이터 값 또는 전압은 변경되지 않는다.
본 발명의 다양한 실시 예들에 따른 메모리 셀 100은 제1 비트 라인 108-1의 전압이 방출되고, 제2 워드 라인 110-2의 값이 "0"일 경우, 제3 풀다운 트랜지스터 104-3이 턴 오프되어, 제2 노드의 데이터 값이 변경되는 리드 장애를 방지할 수 있다.
도 3은 본 발명의 다양한 실시 예들에 따른 메모리 셀의 리드 동작을 도시한다. 도 3은 메모리 셀의 리드(read) 동작 중 제2 비트 라인이 제2 비트 라인의 전압을 방출할 경우, 메모리 셀의 동작을 예시한다.
도 3을 참고하면, 메모리 셀 100은 제1 풀업 트랜지스터 102-1, 제2 풀업 트랜지스터 102-2, 제1 풀다운 트랜지스터 104-1, 제2 풀다운 트랜지스터 104-2, 제3 풀다운 트랜지스터 104-3, 제4 풀다운 트랜지스터 104-4, 제1 패스 게이트 트랜지스터 112-1 및 제2 패스 게이트 트랜지스터 112-2를 포함한다.
메모리 셀 100의 리드 동작 시, 제2 비트 라인 108-2의 전압 또는 전류는 제2 패스 게이트 트랜지스터 112-2 및 제4 풀다운 트랜지스터 104-4의 소스를 통하여 방출될 수 있다. 예를 들어, 제2 비트 라인 108-2의 전압 또는 전류는 제6 노드 106-6을 통하여 방출될 수 있다.
메모리 셀 100에서 제2 비트 라인 108-2의 전압 또는 전류가 방출될 경우, 제2 노드 106-2 및 제6 노드 106-6의 전압과 제1 노드 106-1의 전압은 상승할 수 있다. 예를 들어 제2 노드 106-2의 데이터 값이 "1"이고, 제1 비트 라인 108-2의 전압 또는 전류가 방출될 경우, 제2 노드 106-2의 데이터 값은 변경될 수 있다.
본 발명의 다양한 실시 예들에 따른 메모리 셀 100은 제2 비트 라인 108-2가 전압을 방출하고, 제1 노드 106-1의 데이터 값은 "0"이고, 제2 노드 106-2의 데이터 값은 "1"이다. 또한, 제1 워드 라인 110-1의 값은 "1"이고, 제3 워드 라인 110-3의 값은 "1"이다. 메모리 셀 100은 리드 동작 시, 제2 워드 라인 110-2를 통하여 "0"을 입력받아, 제3 풀다운 트랜지스터 104-3을 턴 오프한다. 메모리 셀 100에서 제3 풀다운 트랜지스터 104-3이 턴 오프되고, 제2 비트 라인 108-2가 전류 또는 전압을 방출할 경우, 제6 노드 106-6의 전압은 상승한다. 다만, 제3 풀다운 트랜지스터 104-3이 턴 오프되어 제2 노드 106-2의 값은 변경(flip)되지 않는다. 따라서, 메모리 셀 100은 안정적으로 리드 동작을 수행할 수 있다.
본 발명의 다양한 실시 예들에 따른 메모리 셀 100에서 제2 비트 라인 108-2의 전압 또는 전류가 방출되고, 제2 워드 라인 110-2의 값이 "0"일 경우 제2 풀다운 트랜지스터 104-2 및 제3 풀다운 트랜지스터 104-3은 턴 오프될 수 있다. 예를 들어, 제2 풀다운 트랜지스터 104-2 및 제3 풀다운 트랜지스터 104-3이 턴 오프될 경우, 제3 풀다운 트랜지스터 104-3과 연결 또는 결합되는 노드의 데이터 값 또는 전압은 변경되지 않는다.
본 발명의 다양한 실시 예들에 따른 메모리 셀 100은 제2 비트 라인 108-2의 전압이 방출되고, 제2 워드 라인 110-2의 값이 "0"일 경우, 제3 풀다운 트랜지스터 104-3이 턴 오프되어, 제2 노드의 데이터 값이 변경되는 리드 장애를 방지할 수 있다.
도 4는 본 발명의 다양한 실시 예들에 따른 메모리 셀의 리드 동작 절차를 도시한다. 도 4는 메모리 셀의 리드(read) 동작 중 제1 비트 라인 또는 제2 비트 라인에서 전압을 방출할 경우, 메모리 셀의 동작 절차를 예시한다.
도 4를 참고하면, 401단계에서 메모리 셀은 메모리 셀이 리드 동작을 수행 여부를 판단한다. 메모리 셀은 리드 동작을 수행하는 것으로 판단하는 경우, 403 단계로 진행하고, 리드 동작을 수행하지 않는 것으로 판단하는 경우, 해당 절차를 종료한다. 예를 들어, 메모리 셀은 리드 동작을 수행할 경우, 제1 비트 라인의 전압을 방출하거나 제2 비트 라인의 전압을 방출하면서 리드 동작을 수행할 수 있다.
본 발명의 다양한 실시 예들을 따른 메모리 셀은 제1 풀업 트랜지스터, 제2 풀업 트랜지스터, 제1 풀다운 트랜지스터, 제2 풀다운 트랜지스터, 제3 풀다운 트랜지스터, 제4 풀다운 트랜지스터, 제1 패스 게이트 트랜지스터 및 제2 패스 게이트 트랜지스터를 포함한다. 예를 들어, 메모리 셀은 8개의 트랜지스터들을 이용하는 8T 메모리 셀일 수 있다. 예를 들어, 메모리 셀은 제1 풀업 트랜지스터, 제1 풀다운 트랜지스터, 제2 풀다운 트랜지스터가 직렬로 연결되는 PNN 기반 메모리 셀일 수 있다.
403단계에서 메모리 셀은 제2 워드 라인의 입력 값을 "0"으로 결정한다. 제2 워드 라인의 입력 값이 "0"으로 결정된 경우, 제3 풀다운 트랜지스터는 턴 오프 된다. 예를 들어, 제3 풀다운 트랜지스터가 턴 오프된 경우, 메모리 셀은 제2 노드의 데이터 값에 대하여 제1 비트 라인 또는 제2 비트 라인의 전압 출력에 대한 영향을 방지할 수 있다.
405단계에서 메모리 셀은 제1 비트 라인의 전압이 출력되는지 여부를 판단한다. 예를 들어, 제1 비트 라인의 전압이 출력되는 경우, 제1 비트 라인의 출력 전압은 제1 노드의 전압, 제2 노드의 전압, 또는 제5 노드의 전압에 영향을 미칠 수 있다. 예를 들어, 제1 비트 라인의 전압이 출력되는 경우, 제1 비트 라인의 출력 전압에 의하여 제1 노드의 전압, 제2 노드의 전압, 또는 제5 노드의 전압은 상승할 수 있다. 예를 들어, 제1 비트 라인의 전압이 출력되지 않는 경우, 제2 비트 라인의 전압이 출력될 수 있다. 제2 비트 라인의 전압이 출력되는 경우, 제2 비트 라인의 전압 출력은 제2 노드 또는 제6 노드의 전압 값에 영향을 미칠 수 있다. 다만, 403 단계에서 제2 워드 라인의 입력 값을 "0"으로 결정 하였으므로, 제3 풀다운 트랜지스터는 턴오프 되고, 제3 풀다운 트랜지스터의 드레인이 연결되는 제2 노드의 전압 또는 데이터는 변경되지 않을 수 있다. 메모리 셀은 제1 비트 라인의 전압이 출력된 것으로 판단하는 경우, 407단계로 진행한다. 한편, 메모리 셀은 제1 비트 라인의 전압이 출력되지 않은 것으로 판단한 경우, 제2 비트 라인의 전압이 출력되는 것으로 판단하고 409단계로 진행한다.
407단계에서 메모리 셀의 제5 노드의 전압은 상승한다. 메모리 셀에서 제1 비트 라인의 전압이 방출되고, 제1 비트 라인의 전압이 방출되는 극상에 위치하는 제5 노드의 전압과 제 5노드와 연결되는 제1 노드의 전압은 상승된다. 다만, 403단계에서 제2 워드 라인의 값이 0으로 입력되고, 제3 풀다운 트랜지스터가 턴 오프됨에 따라, 제3 풀다운 트랜지스터의 드레인이 연결 또는 결합되는 제2 노드의 전압 또는 데이터 값은 유지된다.
409단계에서 메모리 셀의 제6 노드의 전압은 상승한다. 메모리 셀에서 제2 비트 라인의 전압이 방출되고, 제2 비트 라인의 전압이 방출되는 극상에 위치하는 제6 노드의 전압은 상승한다. 다만, 403단계에서 제2 워드 라인의 값이 0으로 입력되고, 제3 풀다운 트랜지스터가 턴 오프됨에 따라, 제3 풀다운 트랜지스터의 드레인이 연결 또는 결합되는 제2 노드의 전압 또는 데이터 값은 유지된다. 예를 들어, 메모리 셀의 리드 동작 시, 제3 풀다운 트랜지스터의 게이트가 연결되는 제2 워드 라인의 입력 값이 "0"으로 결정됨에 따라, 제3 풀다운 트랜지스터는 턴 오프됨에 따라 리드 동작 시, 제3 풀다운 트랜지스터의 드레인이 연결되는 제2 노드의 데이터 값으로 제1 비트 라인의 출력 또는 제2 비트 라인의 출력의 전압의 영향이 전달되는 것을 방지한다.
도 5는 본 발명의 다양한 실시 예들에 따른 메모리 셀의 쓰기 동작을 도시한다. 도 5는 본 발명의 다양한 실시 예들에 따른 메모리 셀에서 제1 노드 또는 제2 노드 중 어느 하나의 데이터 값이 1인 노드의 전압이 제1 비트 라인 또는 제2 비트 라인을 통해 방출되는 경우의 쓰기 동작에서 메모리 셀의 동작을 예시한다.
도 5를 참고하면, 메모리 셀 100은 제1 풀업 트랜지스터 102-1, 제2 풀업 트랜지스터 102-2, 제1 풀다운 트랜지스터 104-1, 제2 풀다운 트랜지스터 104-2, 제3 풀다운 트랜지스터 104-3, 제4 풀다운 트랜지스터 104-4, 제1 패스 게이트 트랜지스터 112-1 및 제2 패스 게이트 트랜지스터 112-2를 포함한다. 제1 풀업 트랜지스터 102-1, 제1 풀다운 트랜지스터 104-1 및 제2 풀다운 트랜지스터 104-2는 직렬로 연결된다. 또한, 제2 풀업 트랜지스터 102-2, 제3 풀다운 트랜지스터 104-3 및 제4 풀다운 트랜지스터 104-4는 직렬로 연결된다. 예를 들어, 직렬로 연결된 트랜지스터들은 쓰기 동작을 수행할 경우, 쓰기 능력(ability) 저하의 문제를 포함할 수 있다.
본 발명의 다양한 실시 예에 따른 메모리 셀 100은 제1 노드 106-1 또는 제2 노드 106-2에서 데이터 값을 1로 가지는 노드의 전압을 제1 비트 라인 108-1 또는 제2 비트 라인 108-2를 통하여 방출한다. 예를 들어, 제1 노드 106-1 및 제2 노드 106-2는 데이터를 저장하는 저장 노드로 지칭될 수 있다. 예를 들어, 메모리 셀 100은 제1 노드 106-1에서 데이터 값을 0으로, 제2 노드 106-2에서 데이터 값을 1로 가질 수 있다. 제1 노드 106-1에서 데이터 값이 0이고, 제2 노드 106-2에서 데이터 값이 1일 경우, 메모리 셀 100은 제2 비트 라인 108-2를 통하여 전압을 방출한다.
본 발명의 다양한 실시 예에 따른 메모리 셀 100은 제1 풀다운 트랜지스터 104-1의 드레인이 연결되는 제1 노드 106-1과 제3 풀다운 트랜지스터 104-3의 드레인이 연결되는 제2 노드 106-2 중 데이터 값을 0으로 저장하는 노드와 연결된 풀다운 트랜지스터를 턴 오프한다. 예를 들어, 제1 풀다운 트랜지스터 104-1의 드레인이 연결되는 제1 노드 106-1의 데이터 값이 0으로 저장된 경우, 제1 풀다운 트랜지스터 104-1을 턴 오프한다. 예를 들어, 제3 풀다운 트랜지스터 104-3의 드레인이 연결되는 제2 노드 106-2의 데이터 값이 0으로 저장된 경우, 제3 풀다운 트랜지스터 104-3을 턴 오프한다. 예를 들어, 메모리 셀은 제1 워드 라인 110-1 또는 제2 워드 라인 110-2에 입력 값을 "0"으로 결정함으로써, 제1 풀다운 트랜지스터 104-1 또는 제3 풀다운 트랜지스터 104-3을 턴 오프할 수 있다.
본 발명의 다양한 실시 예에 따른 메모리 셀 100은 제1 노드 106-1의 데이터 값이 0인 경우, 제1 풀다운 트랜지스터 104-1의 게이트에 연결 또는 결합되는 제1 워드 라인 110-1의 값을 0으로 결정한다. 예를 들어, 제1 워드 라인 110-1의 값이 0으로 결정되면, 제1 풀다운 트랜지스터 104-1는 턴 오프되고, 제1 노드 106-1의 데이터 값(예: 0)은 플로팅(floating) 상태로 변경된다. 플로팅된 제1 노드 106-1의 데이터 값은 쓰기 전류(Iwrite)에 의해 제2 노드 106-2의 전압이 감소되는 작용 및 쓰기 전류에 의해 제6 노드 106-6의 전압이 감소되는 작용 및 제1 워드 라인 110-1의 전압이 감소되는 작용에 결합(coupling)에 의해 부정 전압(negative voltage)로 변경됨으로써, 제2 풀업 트랜지스터의 강도(strength)가 크게 증가하고, 메모리 셀 100의 쓰기 동작이 실패한다.
따라서, 본 발명의 다양한 실시 예에 따른 메모리 셀 100은 제2 풀업 트랜지스터의 강도가 크게 증가하여 메모리 셀의 쓰기 동작이 실패하는 것을 방지하기 위하여 쓰기 동작 중 제1 워드 라인 110-1의 입력을 "0"에서 "1"로 변경하고, 제1 풀다운 트랜지스터 104-1을 턴 온 하여 노드 1의 전압을 0 이상으로 충전한다. 예를 들어, 메모리 셀 100에서 쓰기 동작 중 제1 워드 라인 110-1의 입력을 "0"에서 "1"로 변경하고, 제1 풀다운 트랜지스터 104-1을 턴 온한 경우, 제2 풀업 트랜지스터의 강도는 감소한다.
본 발명의 다양한 실시 예에 따른 메모리 셀 100은 쓰기 동작 시, 제1 워드 라인 110-1의 입력 값을 "0"에서 "1"로 전환하는 시점에 따라 로우-하프 선택 셀(row-half selected cell)의 일기 안정성을 결정할 수 있다.
본 발명의 다양한 실시 예에 따른 메모리 셀 100은 쓰기 동작 시, 로우-하프 선택 셀의 제1 비트 라인 108-1의 전압을 충분히 방출한 후, 제1 워드 라인 110-1의 입력 값을 "0"에서 "1"로 전환할 경우 리드 장애를 감소시킬 수 있다. 제1 워드 라인 110-1의 입력 값이 "0"에서 "1"로 전환될 경우, 제1 풀다운 트랜지스터는 턴 온 될 수 있다.
도 6은 본 발명의 다양한 실시 예들에 따른 메모리 셀의 쓰기 동작 절차를 도시한다. 도 6은 메모리 셀의 쓰기 동작 중 제1 비트 라인 또는 제2 비트 라인을 통하여 전압을 방출할 경우, 메모리 셀의 동작 절차를 예시한다.
도 6을 참고하면, 601단계에서 메모리 셀은 쓰기 동작을 수행 여부를 판단한다. 메모리 셀이 쓰기 동작을 수행할 경우 603단계로 진행하고, 메모리 셀이 쓰기 동작을 수행하지 않을 경우, 해당 절차를 종료한다. 본 발명의 다양한 실시 예들을 따른 메모리 셀은 제1 풀업 트랜지스터, 제2 풀업 트랜지스터, 제1 풀다운 트랜지스터, 제2 풀다운 트랜지스터, 제3 풀다운 트랜지스터, 제4 풀다운 트랜지스터, 제1 패스 게이트 트랜지스터 및 제2 패스 게이트 트랜지스터를 포함한다. 예를 들어, 메모리 셀은 8개의 트랜지스터들을 이용하는 8T 메모리 셀일 수 있다. 예를 들어, 메모리 셀은 제1 풀업 트랜지스터, 제1 풀다운 트랜지스터, 제2 풀다운 트랜지스터가 직렬로 연결되는 PNN 기반 메모리 셀일 수 있다.
603단계에서 메모리 셀은 제1 노드의 데이터 값이 "0"인지 여부를 판단한다. 본 발명의 다양한 실시 예들에 따른 메모리 셀은 제1 노드의 데이터 값이 0인 경우, 제1 풀다운 트랜지스터의 게이트에 연결된 제1 워드 라인의 입력 값을 0으로 설정하고, 605단계로 진행하고, 제1 노드의 데이터 값이 1인 경우, 제3 풀다운 트랜지스터의 게이트에 연결된 제2 워드 라인의 입력 값을 0으로 설정하고, 607단계로 진행한다.
605단계에서 메모리 셀은 제1 풀다운 트랜지스터를 턴 오프한다. 본 발명의 다양한 실시 예들에 따른 메모리 셀은 제1 풀다운 트랜지스터의 게이트에 연결 또는 결합되는 제1 워드 라인의 입력 값이 "0"일 경우 제1 풀다운 트랜지스터를 턴 오프 한다.
609단계에서 메모리 셀은 쓰기 동작을 수행한다. 메모리 셀은 제1 노드에 드레인이 연결되는 제1 풀다운 트랜지스터를 턴 오프하고 쓰기 동작을 수행한다. 제1 풀다운 트랜지스터의 게이트에 연결 또는 결합되는 제1 워드 라인의 입력 값이 0인 경우, 제1 노드가 플로팅 상태가 된다. 제1 노드가 플로팅 상태인 경우, 제1 노드의 전압이 부정 전압으로 변환된다. 제1 노드의 전압이 부정 전압인 경우, 제2 풀업 트랜지스터의 강도가 크게 증가하여 쓰기 실패가 발생할 수 있다.
611단계에서 메모리 셀은 쓰기 실패 발생 여부를 판단한다. 메모리 셀은 쓰기 동작 중 쓰기 실패가 발생할 경우, 제1 노드의 전압이 부정 전압으로 변환되어 쓰기 실패가 발생한 것으로 판단한다. 메모리 셀은 쓰기 동작 중 쓰기 실패가 발생하지 않을 경우, 609단계로 돌아가 쓰기 동작을 수행한다.
613단계에서 메모리 셀은 제1 워드 라인의 입력 값을 변경한다. 예를 들어, 메모리 셀은 제2 풀업 트랜지스터의 강도가 크게 증가하여 메모리 셀의 쓰기 동작이 실패하는 것을 방지하기 위하여 쓰기 동작 중 제1 워드 라인의 입력을 "0"에서 "1"로 변경하고, 제1 풀다운 트랜지스터를 턴 온 하여 노드 1의 전압을 0 이상으로 충전한다. 예를 들어, 메모리 셀에서 쓰기 동작 중 제1 워드 라인의 입력을 "0"에서 "1"로 변경하고, 제1 풀다운 트랜지스터를 턴 온 한경우, 제2 풀업 트랜지스터의 강도는 감소한다. 제2 풀업 트랜지스터의 강도가 감소하고, 제1 노드의 전압이 정상 전압으로 전환됨에 따라, 메모리 셀의 쓰기 능력은 향상된다. 메모리 셀은 제1 워드 라인의 입력 값을 변경하고, 메모리 셀의 쓰기 능력이 변경된 경우, 쓰기 동작을 수행하고, 쓰기 동작이 종료될 경우 해당 절차를 종료한다. 이어서, 607단계 이하 절차에 대하여 설명한다.
607단계에서 메모리 셀은 제3 풀다운 트랜지스터를 턴 오프한다. 본 발명의 다양한 실시 예들에 따른 메모리 셀은 제3 풀다운 트랜지스터의 게이트에 연결 또는 결합되는 제2 워드 라인의 입력 값이 "0"일 경우 제3 풀다운 트랜지스터를 턴 오프 한다.
615단계에서 메모리 셀은 쓰기 동작을 수행한다. 메모리 셀은 제2 노드에 드레인이 연결되는 제3 풀다운 트랜지스터를 턴 오프하고 쓰기 동작을 수행한다. 제1 풀다운 트랜지스터의 게이트에 연결 또는 결합되는 제2 워드 라인의 입력 값이 0인 경우, 제2 노드가 플로팅 상태가 된다. 제2 노드가 플로팅 상태인 경우, 제2 노드의 전압이 부정 전압으로 변환된다. 제2 노드의 전압이 부정 전압인 경우, 제1 풀업 트랜지스터의 강도가 크게 증가하여 쓰기 실패가 발생할 수 있다.
617단계에서 메모리 셀은 쓰기 실패 발생 여부를 판단한다. 메모리 셀은 쓰기 동작 중 쓰기 실패가 발생할 경우, 제2 노드의 전압이 부정 전압으로 변환되어 쓰기 실패가 발생한 것으로 판단한다. 메모리 셀은 쓰기 동작 중 쓰기 실패가 발생하지 않을 경우, 615단계로 돌아가 쓰기 동작을 수행한다.
619단계에서 메모리 셀은 제2 워드 라인의 입력 값을 변경한다. 예를 들어, 메모리 셀은 제1 풀업 트랜지스터의 강도가 크게 증가하여 메모리 셀의 쓰기 동작이 실패하는 것을 방지하기 위하여 쓰기 동작 중 제2 워드 라인의 입력을 "0"에서 "1"로 변경하고, 제3 풀다운 트랜지스터를 턴 온 하여 노드 2의 전압을 0 이상으로 충전한다. 예를 들어, 메모리 셀에서 쓰기 동작 중 제2 워드 라인의 입력을 "0"에서 "1"로 변경하고, 제3 풀다운 트랜지스터를 턴 온한 경우, 제1 풀업 트랜지스터의 강도는 감소한다. 제1 풀업 트랜지스터의 강도가 감소하고, 제2 노드의 전압이 정상 전압으로 전환됨에 따라, 메모리 셀의 쓰기 능력은 향상된다. 메모리 셀은 제2 워드 라인의 입력 값을 변경하고, 메모리 셀의 쓰기 능력이 변경된 경우, 쓰기 동작을 수행하고, 쓰기 동작이 종료될 경우 해당 절차를 종료한다.
본 발명의 다양한 실시 예들에 따른 메모리 셀은 제3 풀다운 트랜지스터가 제1 비트 라인이 전압을 출력하는 리드 동작의 경우, 제2 워드 라인의 값을 부정으로 입력 받고, 제2 노드는 제2 워드 라인의 값이 부정인 경우, 제2 노드의 데이터 값을 유지할 수 있다.
본 발명의 다양한 실시 예들에 따른 메모리 셀은 제3 풀다운 트랜지스터가 제2 비트 라인이 전압을 출력하는 리드 동작의 경우, 제2 워드 라인의 값을 부정으로 입력 받고, 제2 노드는 제2 워드 라인의 값이 부정인 경우, 제2 노드의 데이터 값을 유지할 수 있다.
본 발명의 다양한 실시 예들에 따른 메모리 셀은 제3 풀다운 트랜지스터의 게이트가 제2 워드 라인의 값을 부정으로 입력 받은 경우, 턴 오프된다.
본 발명의 다양한 실시 예들에 따른 제2 풀업 트랜지스터는 쓰기 동작 중 제1 풀다운 트랜지스터가 제1 워드 라인을 통하여 긍정의 값을 입력 받은 경우, 강도가 감소할 수 있다.
본 발명의 다양한 실시 예들에 따른 제1 노드는, 쓰기 동작에서 제1 노드의 데이터 값이 긍정 인 경우, 제1 비트 라인으로 전압을 출력하고, 제2 노드는, 쓰기 동작에서 제2 노드의 데이터 값이 긍정인 경우, 제2 비트 라인으로 전압을 출력할 수 있다.
본 발명의 다양한 실시 예들에 따른 제1 풀다운 트랜지스터는 쓰기 동작에서 제1 노드의 데이터 값이 부정인 경우, 턴 오프되고, 제2 풀다운 트랜지스터는 쓰기 동작에서 제2 노드의 데이터 값이 부정인 경우 턴 오프될 수 있다.
본 발명의 청구항 또는 명세서에 기재된 실시 예들에 따른 방법들은 하드웨어, 소프트웨어, 또는 하드웨어와 소프트웨어의 조합의 형태로 구현될(implemented) 수 있다.
그러한 소프트웨어는 컴퓨터 판독 가능 저장 매체에 저장될 수 있다. 컴퓨터 판독 가능 저장 매체는, 적어도 하나의 프로그램(소프트웨어 모듈), 전자 장치에서 적어도 하나의 프로세서에 의해 실행될 때 전자 장치가 본 발명의 방법을 실시하게 하는 명령어들(instructions)을 포함하는 적어도 하나의 프로그램을 저장한다.
이러한 소프트웨어는, 휘발성(volatile) 또는 (ROM: Read Only Memory)과 같은 불휘발성(non-volatile) 저장장치의 형태로, 또는 램(RAM: random access memory), 메모리 칩(memory chips), 장치 또는 집적 회로(integrated circuits)와 같은 메모리의 형태로, 또는 컴팩트 디스크 롬(CD-ROM: Compact Disc-ROM), 디지털 다목적 디스크(DVDs: Digital Versatile Discs), 자기 디스크(magnetic disk) 또는 자기 테이프(magnetic tape) 등과 같은 광학 또는 자기적 판독 가능 매체에, 저장될 수 있다.
저장 장치 및 저장 미디어는, 실행될 때 일 실시 예들을 구현하는 명령어들을 포함하는 프로그램 또는 프로그램들을 저장하기에 적절한 기계-판독 가능 저장 수단의 실시 예들이다. 실시 예들은 본 명세서의 청구항들 중 어느 하나에 청구된 바와 같은 장치 또는 방법을 구현하기 위한 코드를 포함하는 프로그램, 및 그러한 프로그램을 저장하는 기계-판독 가능 저장 매체를 제공한다. 나아가, 그러한 프로그램들은 유선 또는 무선 연결을 통해 전달되는 통신 신호와 같은 어떠한 매체에 의해 전자적으로 전달될 수 있으며, 실시 예들은 동등한 것을 적절히 포함한다.
상술한 구체적인 실시 예들에서, 발명에 포함되는 구성 요소는 제시된 구체적인 실시 예에 따라 단수 또는 복수로 표현되었다. 그러나, 단수 또는 복수의 표현은 설명의 편의를 위해 제시한 상황에 적합하게 선택된 것으로서, 상술한 실시 에들이 단수 또는 복수의 구성 요소에 제한되는 것은 아니며, 복수로 표현된 구성 요소라 하더라도 단수로 구성되거나, 단수로 표현된 구성 요소라 하더라도 복수로 이하, 본 문서의 다양한 실시 예들이 첨부된 도면을 참조하여 기재된다. 실시 예 및 이에 사용된 용어들은 본 문서에 기재된 기술을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 해당 실시 예의 다양한 변경, 균등물, 및/또는 대체물을 포함하는 것으로 이해되어야 한다.
하기에서 다양한 실시 예들을 설명에 있어 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다. 그리고 후술되는 용어들은 다양한 실시 예들에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 그러므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
도면의 설명과 관련하여, 유사한 구성요소에 대해서는 유사한 참조 부호가 사용될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함할 수 있다. 본 문서에서, "A 또는 B" 또는 "A 및/또는 B 중 적어도 하나" 등의 표현은 함께 나열된 항목들의 모든 가능한 조합을 포함할 수 있다. "제 1," "제 2," "첫째," 또는 "둘째," 등의 표현들은 해당 구성요소들을, 순서 또는 중요도에 상관없이 수식할 수 있고, 한 구성요소를 다른 구성요소와 구분하기 위해 사용될 뿐 해당 구성요소들을 한정하지 않는다. 어떤(예: 제 1) 구성요소가 다른(예: 제 2) 구성요소에 "(기능적으로 또는 전기적으로) 연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 상기 어떤 구성요소가 상기 다른 구성요소에 직접적으로 연결되거나, 다른 구성요소(예: 제 3 구성요소)를 통하여 연결될 수 있다.
본 명세서에서, "~하도록 구성된(또는 설정된)(configured to)"은 상황에 따라, 예를 들면, 하드웨어적 또는 소프트웨어적으로 "~에 적합한," "~하는 능력을 가지는," "~하도록 변경된," "~하도록 만들어진," "~를 할 수 있는," 또는 "~하도록 설계된"과 상호 호환적으로(interchangeably) 사용될 수 있다. 어떤 상황에서는, "~하도록 구성된 장치"라는 표현은, 그 장치가 다른 장치 또는 부품들과 함께 "~할 수 있는" 것을 의미할 수 있다. 예를 들면, 문구 "A, B, 및 C를 수행하도록 구성된(또는 설정된) 프로세서"는 해당 동작을 수행하기 위한 전용 프로세서(예: 임베디드 프로세서), 또는 메모리 장치에 저장된 하나 이상의 소프트웨어 프로그램들을 실행함으로써, 해당 동작들을 수행할 수 있는 범용 프로세서(예: CPU 또는 application processor)를 의미할 수 있다.
본 발명에 따른 다양한 실시 예들은 정적 랜덤 액세스 메모리 셀과 같은 메모리 셀과 관련하여 설명된다. 다만, 레이아웃의 균일성이 필요한 다른 회로 및 레이아웃에 다른 실시 예를 적용하는 것은 가능하다.
도 1은 본 발명의 다양한 실시 예들에 따른 메모리 셀을 도시한다. 도 1은 메모리 셀의 구성을 예시한다.
도 1을 참고하면, 메모리 셀 100은 제1 풀업(pull-up, PU) 트랜지스터 102-1, 제2 풀업 트랜지스터 102-2, 제1 풀다운(pull-down, PD) 트랜지스터 104-1, 제2 풀다운 트랜지스터 104-2, 제3 풀다운 트랜지스터 104-3, 제4 풀다운 트랜지스터 104-4, 제1 패스 게이트(pass-gate, PG) 트랜지스터 112-1 및 제2 패스 게이트 트랜지스터 112-2를 포함한다. 예를 들어, 8개의 트랜지스터들을 포함하는 메모리 셀은 8T(transistor) 정적 랜덤 액세스 메모리(static random access memory, SRAM) 셀로 지칭될 수 있다. 트랜지스터는 적어도 하나의 전극을 포함하고, 적어도 하나의 전극은 소스(source), 드레인(drain) 및 게이트(gate) 중 적어도 하나를 포함한다.
제1 풀업 트랜지스터 102-1 및 제2 풀업 트랜지스터 102-2는 PMOS(P-channel metal oxide semiconductor) 트랜지스터일 수 있다. 예를 들어, PMOS 트랜지스터는 P 타입 트랜지스터로 지칭될 수 있다. 제1 풀다운 트랜지스터 104-1, 제2 풀다운 트랜지스터 104-2, 제3 풀다운 트랜지스터 104-3 및 제4 풀다운 트랜지스터 104-4는 NMOS(N-channel metal oxide semiconductor) 트랜지스터일 수 있다. 예를 들어, NMOS 트랜지스터는 N 타입 트랜지스터로 지칭될 수 있다. 예를 들어, 제1 풀업 트랜지스터 102-1, 제1 풀다운 트랜지스터 104-1 및 제2 풀다운 트랜지스터 104-2가 직렬(serial)로 연결된 메모리 구조는 PNN 기반 메모리 셀로 지칭될 수 있다. 예를 들어, 메모리 셀 내에서 제1 풀업 트랜지스터 102-1이 좌측에 배치되고, 제2 풀업 트랜지스터 102-2가 우측에 배치될 경우, 제1 풀업 트랜지스터 102-1은 PUL(pull-up left) 트랜지스터로 지칭될 수 있고, 제2 풀업 트랜지스터 102-2는 PUR(pull-up right) 트랜지스터로 지칭될 수 있다. 예를 들어, 메모리 셀 내에서 제1 풀다운 트랜지스터 104-1이 좌측에 배치되고, 제3 풀다운 트랜지스터 104-3이 우측에 배치될 경우, 제1 풀다운 트랜지스터 104-1은 PDL(pull-down left) 트랜지스터로 지칭될 수 있고, 제2 풀다운 트랜지스터 104-2는 PDR(pull-down right) 트랜지스터로 지칭될 수 있다.
본 발명의 다양한 실시 예들에 따른 메모리 셀 100은 제1 노드 106-1에서 제1 풀업 트랜지스터 102-1의 드레인은 제1 풀다운 트랜지스터 104-1의 드레인과 전기적 또는 회로적으로 결합하고, 제3 노드 106-3에서 제1 풀업 트랜지스터 102-1의 게이트는 제2 풀다운 트랜지스터 104-2의 게이트와 전기적 또는 회로적으로 결합하고, 제2 노드 106-2에서 제2 풀업 트랜지스터 102-2의 드레인은 제3 풀다운 트랜지스터 104-3의 드레인과 전기적 또는 회로적으로 결합하고, 제4 노드 106-4에서 제2 풀업 트랜지스터 102-2의 게이트는 제4 풀다운 트랜지스터 106-4의 게이트와 결합하고, 제5 노드 106-5에서 제1 풀다운 트랜지스터 104-1의 소스와 제1 패스 게이트 트랜지스터 112-1의 드레인 및 제2 풀다운 트랜지스터 104-2의 드레인이 전기적 또는 회로적으로 결합하고, 제6 노드 106-6에서 제3 풀다운 트랜지스터 104-3의 소스와 제2 패스 게이트 트랜지스터 112-2의 소스 및 제4 풀다운 트랜지스터 104-4의 드레인이 전기적 또는 회로적으로 결합한다. 상술한 설명과 이하 설명에서 설명의 편의를 위하여 제1 노드 106-1, 제2 노드 106-2, 제3 노드 106-3 및 제4 노드 106-4로 나누어 설명 했으나, 제1 노드 106-1은 제4 노드 106-4와 동일한 노드이고, 제2 노드 106-2는 제3 노드 106-3과 동일한 노드이다. 예를 들어, 제1 노드 106-1의 전압이 1일 경우, 제4 노드 106-4의 전압은 1이다. 예를 들어, 제2 노드 106-2의 전압이 0일 경우, 제3 노드 106-3의 전압은 0이다. 예를 들어, 제1 노드 106-1, 제2 노드 106-2, 제3 노드 106-3, 제4 노드 106-4, 제5 노드 106-5 및 제6 노드 106-6은 메모리 셀에서 전류 또는 전압의 출력 시, 전류 또는 전압이 분리되는 분기점을 나타낸다.
본 발명의 다양한 실시 예들에 따른 메모리 셀 100에서 제1 풀업 트랜지스터 102-1 및 제2 풀업 트랜지스터 102-2의 소스는 전원 전압(Vdd)에 결합 또는 연결되고, 제2 풀다운 트랜지스터 104-2 및 제4 풀다운 트랜지스터 104-4의 소스는 접지 전압(Vss)에 결합된다.
본 발명의 다양한 실시 예들에 따른 메모리 셀 100은 제1 풀다운 트랜지스터 104-1의 게이트가 제1 워드 라인(word line, WL) 110-1과 결합 또는 연결되고, 제1 풀다운 트랜지스터 104-1은 제1 워드 라인 110-1을 통하여 긍정(positive)을 나타내는 "1"을 입력 받거나, 부정(negative)를 나타내는 "0"을 입력 받을 수 있다.
본 발명의 다양한 실시 예들에 따른 메모리 셀 100은 제3 풀다운 트랜지스터 104-3의 게이트가 제2 워드 라인 110-2와 결합 또는 연결되고, 제3 풀다운 트랜지스터 104-3은 제2 워드 라인 110-2를 통하여 긍정을 나타내는 "1"을 입력 받거나, 부정을 나타내는 "0"을 입력 받을 수 있다.
본 발명의 다양한 실시 예들에 따른 메모리 셀 100은 제1 패스 게이트 트랜지스터 112-1의 게이트가 제3 워드 라인 110-3과 결합 또는 연결되고, 제2 패스 게이트 트랜지스터 112-2의 게이트가 제3 워드 라인 110-3과 결합 또는 연결될 수 있다. 제1 패스 게이트 트랜지스터 112-1과 제2 패스 게이트 트랜지스터 112-2는 제3 워드 라인 110-3을 통하여 긍정을 나타내는 "1"을 입력 받거나, 부정을 나타내는 "0"을 입력 받을 수 있다.
본 발명의 다양한 실시 예들에 따른 메모리 셀 100은 제1 패스 게이트 트랜지스터 112-1의 소스가 제1 비트 라인(bit line, BL) 108-1과 결합 또는 연결되고, 제2 패스 게이트 트랜지스터 112-2의 드레인이 제2 비트 라인 108-2와 결합 또는 연결될 수 있다. 예를 들어, 제2 비트 라인은 상보 비트 라인으로 지칭될 수 있다.
본 발명의 다양한 실시 예들에 따른 메모리 셀 100에서 제1 노드 106-1이 제4 노드 106-4과 전기적 또는 회로적으로 결합하고, 제2 노드 106-2가 제3 노드 106-3과 전기적 또는 회로적으로 결합할 수 있다.
본 발명의 다양한 실시 예들에 따른 메모리 셀 100은 제1 비트 라인 108-1 또는 제2 비트 라인 108-2를 통하여 적어도 하나의 노드로부터의 전압 또는 전류를 출력(discharge)할 수 있다.
본 발명의 다양한 실시 예들에 따른 메모리 셀 100에서 제1 비트 라인 108-1 및/또는 제2 비트 라인 108-2는 세로로 연결 또는 결합되고, 제1 워드 라인 110-1 및 제2 워드 라인 110-2는 가로로 연결 또는 결합되고, 제3 워드 라인 110-3은 가로로 연결 또는 결합될 수 있다.
본 발명의 다양한 실시 예들에 따른 메모리 셀 100은 다수의 제어 신호들을 이용한다. 다수의 제어 신호들은 로우(row) 기반 신호들이 이용된다. 로우 기반 신호는 캐패시턴스(capacitance)가 적어 에너지 증가가 적다. 예를 들어, 캐패시턴스는 정전 용량으로 지칭될 수 있다.
도 2는 본 발명의 다양한 실시 예들에 따른 메모리 셀의 리드 동작을 도시한다. 도 2는 메모리 셀의 리드(read) 동작 중 제1 비트 라인이 제1 비트 라인의 전압을 출력할 경우, 메모리 셀의 동작을 예시한다.
도 2를 참고하면, 메모리 셀 100은 제1 풀업 트랜지스터 102-1, 제2 풀업 트랜지스터 102-2, 제1 풀다운 트랜지스터 104-1, 제2 풀다운 트랜지스터 104-2, 제3 풀다운 트랜지스터 104-3, 제4 풀다운 트랜지스터 104-4, 제1 패스 게이트 트랜지스터 112-1 및 제2 패스 게이트 트랜지스터 112-2를 포함한다.
제1 비트 라인 108-1의 전압 또는 전류는 제1 패스 게이트 트랜지스터 112-1 및 제2 풀다운 트랜지스터 104-2를 통하여 제2 풀다운 트랜지스터 104-2의 소스를 통하여 출력된다. 예를 들어 제1 비트 라인 108-1의 전압 또는 전류는 제5 노드 106-5를 통하여 출력된다.
메모리 셀 100에서 제1 비트 라인 108-1의 전압 또는 전류가 출력될 경우, 제1 노드 106-1 및 제5 노드 106-5의 전압은 상승할 수 있다. 예를 들어 제2 노드 106-2의 데이터 값이 "1"이고, 제1 비트 라인 108-1의 전압 또는 전류가 출력될 경우, 제1 노드 106-1 및 제5 노드 106-5의 데이터 값은 변경될 수 있다.
본 발명의 다양한 실시 예들에 따른 메모리 셀 100은 제1 비트 라인 108-1이 전압을 출력하고, 제1 노드 106-1의 데이터 값은 "0"이고, 제2 노드 106-2의 데이터 값은 "1"이다. 또한, 제1 워드 라인 110-1의 값은 "1"이고, 제3 워드 라인 110-3의 값은 "1"이다. 메모리 셀 100은 리드 동작 시, 제2 워드 라인 110-2를 통하여 "0"을 입력받아, 제3 풀다운 트랜지스터 104-3을 턴 오프한다. 메모리 셀 100에서 제3 풀다운 트랜지스터 104-3이 턴 오프되고, 제1 비트 라인 108-1이 전류 또는 전압을 출력할 경우, 제1 노드 106-1 및 제5 노드 106-5에서 전압은 상승한다. 다만, 제3 풀다운 트랜지스터 104-3이 턴 오프되어 제2 노드 106-2의 값은 변경(flip)되지 않는다. 따라서, 메모리 셀 100은 안정적으로 리드 동작을 수행할 수 있다.
본 발명의 다양한 실시 예들에 따른 메모리 셀 100에서 제1 비트 라인 108-1의 전압 또는 전류가 출력되고, 제2 워드 라인 110-2의 값이 "0"일 경우 제3 풀다운 트랜지스터 104-3 및 제4 풀다운 트랜지스터 104-4는 턴 오프 될 수 있다. 예를 들어, 제3 풀다운 트랜지스터 104-3 및 제4 풀다운 트랜지스터 104-4가 턴 오프 될 경우, 제3 풀다운 트랜지스터 104-3 및 제4 풀다운 트랜지스터 104-4와 연결 또는 결합되는 노드의 데이터 값 또는 전압은 변경되지 않는다.
본 발명의 다양한 실시 예들에 따른 메모리 셀 100은 제1 비트 라인 108-1의 전압이 출력되고, 제2 워드 라인 110-2의 값이 "0"일 경우, 제3 풀다운 트랜지스터 104-3이 턴 오프되어, 제2 노드의 데이터 값이 변경되는 리드 장애를 방지할 수 있다.
도 3은 본 발명의 다양한 실시 예들에 따른 메모리 셀의 리드 동작을 도시한다. 도 3은 메모리 셀의 리드(read) 동작 중 제2 비트 라인이 제2 비트 라인의 전압을 출력할 경우, 메모리 셀의 동작을 예시한다.
도 3을 참고하면, 메모리 셀 100은 제1 풀업 트랜지스터 102-1, 제2 풀업 트랜지스터 102-2, 제1 풀다운 트랜지스터 104-1, 제2 풀다운 트랜지스터 104-2, 제3 풀다운 트랜지스터 104-3, 제4 풀다운 트랜지스터 104-4, 제1 패스 게이트 트랜지스터 112-1 및 제2 패스 게이트 트랜지스터 112-2를 포함한다.
메모리 셀 100의 리드 동작 시, 제2 비트 라인 108-2의 전압 또는 전류는 제2 패스 게이트 트랜지스터 112-2 및 제4 풀다운 트랜지스터 104-4의 소스를 통하여 출력될 수 있다. 예를 들어, 제2 비트 라인 108-2의 전압 또는 전류는 제6 노드 106-6을 통하여 출력될 수 있다.
메모리 셀 100에서 제2 비트 라인 108-2의 전압 또는 전류가 출력될 경우, 제6 노드 106-6의 전압은 상승할 수 있다. 예를 들어 제2 노드 106-2의 데이터 값이 "1"이고, 제1 비트 라인 108-2의 전압 또는 전류가 출력될 경우, 제6 노드 106-6의 데이터 값은 변경될 수 있다.
본 발명의 다양한 실시 예들에 따른 메모리 셀 100은 제2 비트 라인 108-2가 전압을 출력하고, 제1 노드 106-1의 데이터 값은 "1"이고, 제2 노드 106-2의 데이터 값은 "0"이다. 또한, 제1 워드 라인 110-1의 값은 "1"이고, 제3 워드 라인 110-3의 값은 "1"이다. 메모리 셀 100은 리드 동작 시, 제2 워드 라인 110-2를 통하여 "0"을 입력받아, 제3 풀다운 트랜지스터 104-3을 턴 오프한다. 메모리 셀 100에서 제3 풀다운 트랜지스터 104-3이 턴 오프되고, 제2 비트 라인 108-2가 전류 또는 전압을 출력할 경우, 제6 노드 106-6의 전압은 상승한다. 다만, 제3 풀다운 트랜지스터 104-3이 턴 오프되어 제2 노드 106-2의 값은 변경(flip)되지 않는다. 따라서, 메모리 셀 100은 안정적으로 리드 동작을 수행할 수 있다.
본 발명의 다양한 실시 예들에 따른 메모리 셀 100에서 제2 비트 라인 108-2의 전압 또는 전류가 출력되고, 제2 워드 라인 110-2의 값이 "0"일 경우 제2 풀다운 트랜지스터 104-2 및 제3 풀다운 트랜지스터 104-3은 턴 오프될 수 있다. 예를 들어, 제2 풀다운 트랜지스터 104-2 및 제3 풀다운 트랜지스터 104-3이 턴 오프될 경우, 제3 풀다운 트랜지스터 104-3과 연결 또는 결합되는 노드의 데이터 값 또는 전압은 변경되지 않는다.
본 발명의 다양한 실시 예들에 따른 메모리 셀 100은 제2 비트 라인 108-2의 전압이 출력되고, 제2 워드 라인 110-2의 값이 "0"일 경우, 제3 풀다운 트랜지스터 104-3이 턴 오프되어, 제2 노드의 데이터 값이 변경되는 리드 장애를 방지할 수 있다.
도 4는 본 발명의 다양한 실시 예들에 따른 메모리 셀의 리드 동작 절차를 도시한다. 도 4는 메모리 셀의 리드 동작 중 제1 비트 라인 또는 제2 비트 라인에서 전압을 출력할 경우, 메모리 셀의 동작 절차를 예시한다.
도 4를 참고하면, 401단계에서 메모리 셀은 메모리 셀이 리드 동작을 수행 여부를 판단한다. 메모리 셀은 리드 동작을 수행하는 것으로 판단하는 경우, 403 단계로 진행하고, 리드 동작을 수행하지 않는 것으로 판단하는 경우, 해당 절차를 종료한다. 예를 들어, 메모리 셀은 리드 동작을 수행할 경우, 제1 비트 라인의 전압을 출력하거나 제2 비트 라인의 전압을 출력하면서 리드 동작을 수행할 수 있다.
본 발명의 다양한 실시 예들을 따른 메모리 셀은 제1 풀업 트랜지스터, 제2 풀업 트랜지스터, 제1 풀다운 트랜지스터, 제2 풀다운 트랜지스터, 제3 풀다운 트랜지스터, 제4 풀다운 트랜지스터, 제1 패스 게이트 트랜지스터 및 제2 패스 게이트 트랜지스터를 포함한다. 예를 들어, 메모리 셀은 8개의 트랜지스터들을 이용하는 8T 메모리 셀일 수 있다. 예를 들어, 메모리 셀은 제1 풀업 트랜지스터, 제1 풀다운 트랜지스터, 제2 풀다운 트랜지스터가 직렬로 연결되는 PNN 기반 메모리 셀일 수 있다.
403단계에서 메모리 셀은 제2 워드 라인의 입력 값을 "0"으로 결정한다. 제2 워드 라인의 입력 값이 "0"으로 결정된 경우, 제3 풀다운 트랜지스터는 턴 오프 된다. 예를 들어, 제3 풀다운 트랜지스터가 턴 오프된 경우, 메모리 셀은 제2 노드의 데이터 값에 대하여 제1 비트 라인 또는 제2 비트 라인의 전압 출력에 대한 영향을 방지할 수 있다.
405단계에서 메모리 셀은 제1 비트 라인의 전압이 출력되는지 여부를 판단한다. 예를 들어, 제1 비트 라인의 전압이 출력되는 경우, 제1 비트 라인의 출력 전압은 제1 노드의 전압 또는 제5 노드의 전압에 영향을 미칠 수 있다. 예를 들어, 제1 비트 라인의 전압이 출력되지 않는 경우, 제2 비트 라인의 전압이 출력될 수 있다. 제2 비트 라인의 전압이 출력되는 경우, 제2 비트 라인의 전압 출력은 제2 노드 또는 제6 노드의 전압 값에 영향을 미칠 수 있다. 다만, 403 단계에서 제2 워드 라인의 입력 값을 "0"으로 결정 하였으므로, 제3 풀다운 트랜지스터는 턴오프 되고, 제3 풀다운 트랜지스터의 드레인이 연결되는 제2 노드의 전압 또는 데이터는 변경되지 않을 수 있다. 메모리 셀은 제1 비트 라인의 전압이 출력된 것으로 판단하는 경우, 407단계로 진행한다. 한편, 메모리 셀은 제1 비트 라인의 전압이 출력되지 않은 것으로 판단한 경우, 제2 비트 라인의 전압이 출력되는 것으로 판단하고 409단계로 진행한다.
407단계에서 메모리 셀의 제5 노드의 전압은 상승한다. 메모리 셀에서 제1 비트 라인의 전압이 출력되고, 제1 비트 라인의 전압이 출력되는 극상에 위치하는 제5 노드의 전압과 제 5노드와 연결되는 제1 노드의 전압은 상승된다. 다만, 403단계에서 제2 워드 라인의 값이 "0"으로 입력되고, 제3 풀다운 트랜지스터가 턴 오프됨에 따라, 제3 풀다운 트랜지스터의 드레인이 연결 또는 결합되는 제2 노드의 전압 또는 데이터 값은 유지된다.
409단계에서 메모리 셀의 제6 노드의 전압은 상승한다. 메모리 셀에서 제2 비트 라인의 전압이 출력되고, 제2 비트 라인의 전압이 출력되는 극상에 위치하는 제6 노드의 전압은 상승한다. 다만, 403단계에서 제2 워드 라인의 값이 "0"으로 입력되고, 제3 풀다운 트랜지스터가 턴 오프됨에 따라, 제3 풀다운 트랜지스터의 드레인이 연결 또는 결합되는 제2 노드의 전압 또는 데이터 값은 유지된다. 예를 들어, 메모리 셀의 리드 동작 시, 제3 풀다운 트랜지스터의 게이트가 연결되는 제2 워드 라인의 입력 값이 "0"으로 결정됨에 따라, 제3 풀다운 트랜지스터는 턴 오프됨에 따라 리드 동작 시, 제3 풀다운 트랜지스터의 드레인이 연결되는 제2 노드의 데이터 값으로 제1 비트 라인의 출력 또는 제2 비트 라인의 출력의 전압의 영향이 전달되는 것을 방지한다.
도 5는 본 발명의 다양한 실시 예들에 따른 메모리 셀의 쓰기 동작을 도시한다. 도 5는 본 발명의 다양한 실시 예들에 따른 메모리 셀에서 제1 노드 또는 제2 노드 중 어느 하나의 데이터 값이 “1”인 노드의 전압이 제1 비트 라인 또는 제2 비트 라인을 통해 출력되는 경우의 쓰기 동작에서 메모리 셀의 동작을 예시한다.
도 5를 참고하면, 메모리 셀 100은 제1 풀업 트랜지스터 102-1, 제2 풀업 트랜지스터 102-2, 제1 풀다운 트랜지스터 104-1, 제2 풀다운 트랜지스터 104-2, 제3 풀다운 트랜지스터 104-3, 제4 풀다운 트랜지스터 104-4, 제1 패스 게이트 트랜지스터 112-1 및 제2 패스 게이트 트랜지스터 112-2를 포함한다. 제1 풀업 트랜지스터 102-1, 제1 풀다운 트랜지스터 104-1 및 제2 풀다운 트랜지스터 104-2는 직렬로 연결된다. 또한, 제2 풀업 트랜지스터 102-2, 제3 풀다운 트랜지스터 104-3 및 제4 풀다운 트랜지스터 104-4는 직렬로 연결된다. 예를 들어, 직렬로 연결된 트랜지스터들은 쓰기 동작을 수행할 경우, 쓰기 능력(ability) 저하의 문제를 포함할 수 있다.
본 발명의 다양한 실시 예에 따른 메모리 셀 100은 제1 노드 106-1 또는 제2 노드 106-2에서 데이터 값을 “1”로 가지는 노드의 전압을 제1 비트 라인 108-1 또는 제2 비트 라인 108-2를 통하여 출력한다. 예를 들어, 제1 노드 106-1 및 제2 노드 106-2는 데이터를 저장하는 저장 노드로 지칭될 수 있다. 예를 들어, 메모리 셀 100은 제1 노드 106-1에서 데이터 값을 0으로, 제2 노드 106-2에서 데이터 값을 1로 가질 수 있다. 제1 노드 106-1에서 데이터 값이 0이고, 제2 노드 106-2에서 데이터 값이 1일 경우, 메모리 셀 100은 제2 비트 라인 108-2를 통하여 전압을 출력한다.
본 발명의 다양한 실시 예에 따른 메모리 셀 100은 제1 풀다운 트랜지스터 104-1의 드레인이 연결되는 제1 노드 106-1과 제3 풀다운 트랜지스터 104-3의 드레인이 연결되는 제2 노드 106-2 중 데이터 값을 "0"으로 저장하는 노드와 연결된 풀다운 트랜지스터를 턴 오프한다. 예를 들어, 제1 풀다운 트랜지스터 104-1의 드레인이 연결되는 제1 노드 106-1의 데이터 값이 "0"으로 저장된 경우, 제1 풀다운 트랜지스터 104-1을 턴 오프한다. 예를 들어, 제3 풀다운 트랜지스터 104-3의 드레인이 연결되는 제2 노드 106-2의 데이터 값이 "0"으로 저장된 경우, 제3 풀다운 트랜지스터 104-3을 턴 오프한다. 예를 들어, 메모리 셀은 제1 워드 라인 110-1 또는 제2 워드 라인 110-2에 입력 값을 "0"으로 결정함으로써, 제1 풀다운 트랜지스터 104-1 또는 제3 풀다운 트랜지스터 104-3을 턴 오프할 수 있다.
본 발명의 다양한 실시 예에 따른 메모리 셀 100은 제1 노드 106-1의 데이터 값이 0인 경우, 제1 풀다운 트랜지스터 104-1의 게이트에 연결 또는 결합되는 제1 워드 라인 110-1의 값을 "0"으로 결정한다. 예를 들어, 제1 워드 라인 110-1의 값이 "0"으로 결정되면, 제1 풀다운 트랜지스터 104-1는 턴 오프되고, 제1 노드 106-1의 데이터 값(예: "0")은 플로팅(floating) 상태로 변경된다. 플로팅된 제1 노드 106-1의 데이터 값은 쓰기 전류(Iwrite)에 의해 제2 노드 106-2의 전압이 감소되는 작용 및 쓰기 전류에 의해 제6 노드 106-6의 전압이 감소되는 작용 및 제1 워드 라인 110-1의 전압이 감소되는 작용에 결합(coupling)에 의해 부정 전압(negative voltage)로 변경됨으로써, 제2 풀업 트랜지스터의 강도(strength)가 크게 증가하고, 메모리 셀 100의 쓰기 동작이 실패한다.
따라서, 본 발명의 다양한 실시 예에 따른 메모리 셀 100은 제2 풀업 트랜지스터의 강도가 크게 증가하여 메모리 셀의 쓰기 동작이 실패하는 것을 방지하기 위하여 쓰기 동작 중 제1 워드 라인 110-1의 입력을 "0"에서 "1"로 변경하고, 제1 풀다운 트랜지스터 104-1을 턴 온 하여 노드 1의 전압을 0 이상으로 충전한다. 예를 들어, 메모리 셀 100에서 쓰기 동작 중 제1 워드 라인 110-1의 입력을 "0"에서 "1"로 변경하고, 제1 풀다운 트랜지스터 104-1을 턴 온한 경우, 제2 풀업 트랜지스터의 강도는 감소한다.
본 발명의 다양한 실시 예에 따른 메모리 셀 100은 쓰기 동작 시, 제1 워드 라인 110-1의 입력 값을 "0"에서 "1"로 전환하는 시점에 따라 로우-하프 선택 셀(row-half selected cell)의 일기 안정성을 결정할 수 있다.
본 발명의 다양한 실시 예에 따른 메모리 셀 100은 쓰기 동작 시, 로우-하프 선택 셀의 제1 비트 라인 108-1의 전압을 충분히 출력한 후, 제1 워드 라인 110-1의 입력 값을 "0"에서 "1"로 전환할 경우 리드 장애를 감소시킬 수 있다. 제1 워드 라인 110-1의 입력 값이 "0"에서 "1"로 전환될 경우, 제1 풀다운 트랜지스터는 턴 온 될 수 있다.
도 6은 본 발명의 다양한 실시 예들에 따른 메모리 셀의 쓰기 동작 절차를 도시한다. 도 6은 메모리 셀의 쓰기 동작 중 제1 비트 라인 또는 제2 비트 라인을 통하여 전압을 출력할 경우, 메모리 셀의 동작 절차를 예시한다.
도 6을 참고하면, 601단계에서 메모리 셀은 쓰기 동작을 수행 여부를 판단한다. 메모리 셀이 쓰기 동작을 수행할 경우 603단계로 진행하고, 메모리 셀이 쓰기 동작을 수행하지 않을 경우, 해당 절차를 종료한다. 본 발명의 다양한 실시 예들을 따른 메모리 셀은 제1 풀업 트랜지스터, 제2 풀업 트랜지스터, 제1 풀다운 트랜지스터, 제2 풀다운 트랜지스터, 제3 풀다운 트랜지스터, 제4 풀다운 트랜지스터, 제1 패스 게이트 트랜지스터 및 제2 패스 게이트 트랜지스터를 포함한다. 예를 들어, 메모리 셀은 8개의 트랜지스터들을 이용하는 8T 메모리 셀일 수 있다. 예를 들어, 메모리 셀은 제1 풀업 트랜지스터, 제1 풀다운 트랜지스터, 제2 풀다운 트랜지스터가 직렬로 연결되는 PNN 기반 메모리 셀일 수 있다.
603단계에서 메모리 셀은 제1 노드의 데이터 값이 "0"인지 여부를 판단한다. 본 발명의 다양한 실시 예들에 따른 메모리 셀은 제1 노드의 데이터 값이 "0"인 경우, 제1 풀다운 트랜지스터의 게이트에 연결된 제1 워드 라인의 입력 값을 "0"으로 설정하고, 605단계로 진행하고, 제1 노드의 데이터 값이 1인 경우, 제3 풀다운 트랜지스터의 게이트에 연결된 제2 워드 라인의 입력 값을 "0"으로 설정하고, 607단계로 진행한다.
605단계에서 메모리 셀은 제1 풀다운 트랜지스터를 턴 오프한다. 본 발명의 다양한 실시 예들에 따른 메모리 셀은 제1 풀다운 트랜지스터의 게이트에 연결 또는 결합되는 제1 워드 라인의 입력 값이 "0"일 경우 제1 풀다운 트랜지스터를 턴 오프 한다.
609단계에서 메모리 셀은 쓰기 동작을 수행한다. 메모리 셀은 제1 노드에 드레인이 연결되는 제1 풀다운 트랜지스터를 턴 오프하고 쓰기 동작을 수행한다. 제1 풀다운 트랜지스터의 게이트에 연결 또는 결합되는 제1 워드 라인의 입력 값이 "0"인 경우, 제1 노드가 플로팅 상태가 된다. 제1 노드가 플로팅 상태인 경우, 제1 노드의 전압이 부정 전압으로 변환된다. 제1 노드의 전압이 부정 전압인 경우, 제2 풀업 트랜지스터의 강도가 크게 증가하여 쓰기 실패가 발생할 수 있다.
611단계에서 메모리 셀은 쓰기 실패 발생 여부를 판단한다. 메모리 셀은 쓰기 동작 중 쓰기 실패가 발생할 경우, 제1 노드의 전압이 부정 전압으로 변환되어 쓰기 실패가 발생한 것으로 판단한다. 메모리 셀이 쓰기 실패가 발생한 것으로 판단한 경우, 613단계를 진행한다. 다른 실시 예를 따라, 메모리 셀은 쓰기 동작 중 쓰기 실패가 발생하지 않을 경우, 해당 절차를 종료한다.
613단계에서 메모리 셀은 제1 워드 라인의 입력 값을 변경한다. 예를 들어, 메모리 셀은 제2 풀업 트랜지스터의 강도가 크게 증가하여 메모리 셀의 쓰기 동작이 실패하는 것을 방지하기 위하여 쓰기 동작 중 제1 워드 라인의 입력을 "0"에서 "1"로 변경하고, 제1 풀다운 트랜지스터를 턴 온 하여 노드 1의 전압을 0 이상으로 충전한다. 예를 들어, 메모리 셀에서 쓰기 동작 중 제1 워드 라인의 입력을 "0"에서 "1"로 변경하고, 제1 풀다운 트랜지스터를 턴 온 한경우, 제2 풀업 트랜지스터의 강도는 감소한다. 제2 풀업 트랜지스터의 강도가 감소하고, 제1 노드의 전압이 정상 전압으로 전환됨에 따라, 메모리 셀의 쓰기 능력은 향상된다. 메모리 셀은 제1 워드 라인의 입력 값을 변경하고, 메모리 셀의 쓰기 능력이 변경된 경우, 609단계로 돌아가 609단계에서 메모리 셀은 쓰기 동작을 수행하고, 611단계에서 메모리 셀은 쓰기 실패가 발생하지 않은 것으로 판단한 경우, 해당 절차를 종료한다.
이어서, 607단계 이하 절차에 대하여 설명한다. 607단계 이하 절차는 제2 노드의 데이터 값이 "0"인 경우를 예시한다.
607단계에서 메모리 셀은 제3 풀다운 트랜지스터를 턴 오프한다. 본 발명의 다양한 실시 예들에 따른 메모리 셀은 제3 풀다운 트랜지스터의 게이트에 연결 또는 결합되는 제2 워드 라인의 입력 값이 "0"일 경우 제3 풀다운 트랜지스터를 턴 오프 한다.
615단계에서 메모리 셀은 쓰기 동작을 수행한다. 메모리 셀은 제2 노드에 드레인이 연결되는 제3 풀다운 트랜지스터를 턴 오프하고 쓰기 동작을 수행한다. 제1 풀다운 트랜지스터의 게이트에 연결 또는 결합되는 제2 워드 라인의 입력 값이 "0"인 경우, 제2 노드가 플로팅 상태가 된다. 제2 노드가 플로팅 상태인 경우, 제2 노드의 전압이 부정 전압으로 변환된다. 제2 노드의 전압이 부정 전압인 경우, 제1 풀업 트랜지스터의 강도가 크게 증가하여 쓰기 실패가 발생할 수 있다.
617단계에서 메모리 셀은 쓰기 실패 발생 여부를 판단한다. 메모리 셀은 쓰기 동작 중 쓰기 실패가 발생할 경우, 제2 노드의 전압이 부정 전압으로 변환되어 쓰기 실패가 발생한 것으로 판단한다. 메모리 셀이 쓰기 실패가 발생한 것으로 판단한 경우, 619단계를 진행한다. 다른 실시 예를 따라, 메모리 셀은 쓰기 동작 중 쓰기 실패가 발생하지 않을 경우, 해당 절차를 종료한다.
619단계에서 메모리 셀은 제2 워드 라인의 입력 값을 변경한다. 예를 들어, 메모리 셀은 제1 풀업 트랜지스터의 강도가 크게 증가하여 메모리 셀의 쓰기 동작이 실패하는 것을 방지하기 위하여 쓰기 동작 중 제2 워드 라인의 입력을 "0"에서 "1"로 변경하고, 제3 풀다운 트랜지스터를 턴 온 하여 노드 2의 전압을 "0" 이상으로 충전한다. 예를 들어, 메모리 셀에서 쓰기 동작 중 제2 워드 라인의 입력을 "0"에서 "1"로 변경하고, 제3 풀다운 트랜지스터를 턴 온한 경우, 제1 풀업 트랜지스터의 강도는 감소한다. 제1 풀업 트랜지스터의 강도가 감소하고, 제2 노드의 전압이 정상 전압으로 전환됨에 따라, 메모리 셀의 쓰기 능력은 향상된다. 메모리 셀은 제2 워드 라인의 입력 값을 변경하고, 메모리 셀의 쓰기 능력이 변경된 경우, 615단계로 돌아가 615단계에서 메모리 셀은 쓰기 동작을 수행하고, 617단계에서 메모리 셀은 쓰기 실패가 발생하지 않은 것으로 판단한 경우, 해당 절차를 종료한다.
본 발명의 다양한 실시 예들에 따른 메모리 셀은 제3 풀다운 트랜지스터가 제1 비트 라인이 전압을 출력하는 리드 동작의 경우, 제2 워드 라인의 값을 부정으로 입력 받고, 제2 노드는 제2 워드 라인의 값이 부정인 경우, 제2 노드의 데이터 값을 유지할 수 있다.
본 발명의 다양한 실시 예들에 따른 메모리 셀은 제3 풀다운 트랜지스터가 제2 비트 라인이 전압을 출력하는 리드 동작의 경우, 제2 워드 라인의 값을 부정으로 입력 받고, 제2 노드는 제2 워드 라인의 값이 부정인 경우, 제2 노드의 데이터 값을 유지할 수 있다.
본 발명의 다양한 실시 예들에 따른 메모리 셀은 제3 풀다운 트랜지스터의 게이트가 제2 워드 라인의 값을 부정으로 입력 받은 경우, 턴 오프된다.
본 발명의 다양한 실시 예들에 따른 제2 풀업 트랜지스터는 쓰기 동작 중 제1 풀다운 트랜지스터가 제1 워드 라인을 통하여 긍정의 값을 입력 받은 경우, 강도가 감소할 수 있다.
본 발명의 다양한 실시 예들에 따른 제1 노드는, 쓰기 동작에서 제1 노드의 데이터 값이 긍정인 경우, 제1 비트 라인으로 전압을 출력하고, 제2 노드는, 쓰기 동작에서 제2 노드의 데이터 값이 긍정인 경우, 제2 비트 라인으로 전압을 출력할 수 있다.
본 발명의 다양한 실시 예들에 따른 제1 풀다운 트랜지스터는 쓰기 동작에서 제1 노드의 데이터 값이 부정인 경우, 턴 오프되고, 제2 풀다운 트랜지스터는 쓰기 동작에서 제2 노드의 데이터 값이 부정인 경우 턴 오프될 수 있다.
본 발명의 청구항 또는 명세서에 기재된 실시 예들에 따른 방법들은 하드웨어, 소프트웨어, 또는 하드웨어와 소프트웨어의 조합의 형태로 구현될(implemented) 수 있다.
그러한 소프트웨어는 컴퓨터 판독 가능 저장 매체에 저장될 수 있다. 컴퓨터 판독 가능 저장 매체는, 적어도 하나의 프로그램(소프트웨어 모듈), 전자 장치에서 적어도 하나의 프로세서에 의해 실행될 때 전자 장치가 본 발명의 방법을 실시하게 하는 명령어들(instructions)을 포함하는 적어도 하나의 프로그램을 저장한다.
이러한 소프트웨어는, 휘발성(volatile) 또는 (ROM: Read Only Memory)과 같은 불휘발성(non-volatile) 저장장치의 형태로, 또는 램(RAM: random access memory), 메모리 칩(memory chips), 장치 또는 집적 회로(integrated circuits)와 같은 메모리의 형태로, 또는 컴팩트 디스크 롬(CD-ROM: Compact Disc-ROM), 디지털 다목적 디스크(DVDs: Digital Versatile Discs), 자기 디스크(magnetic disk) 또는 자기 테이프(magnetic tape) 등과 같은 광학 또는 자기적 판독 가능 매체에, 저장될 수 있다.
저장 장치 및 저장 미디어는, 실행될 때 일 실시 예들을 구현하는 명령어들을 포함하는 프로그램 또는 프로그램들을 저장하기에 적절한 기계-판독 가능 저장 수단의 실시 예들이다. 실시 예들은 본 명세서의 청구항들 중 어느 하나에 청구된 바와 같은 장치 또는 방법을 구현하기 위한 코드를 포함하는 프로그램, 및 그러한 프로그램을 저장하는 기계-판독 가능 저장 매체를 제공한다. 나아가, 그러한 프로그램들은 유선 또는 무선 연결을 통해 전달되는 통신 신호와 같은 어떠한 매체에 의해 전자적으로 전달될 수 있으며, 실시 예들은 동등한 것을 적절히 포함한다.
상술한 구체적인 실시 예들에서, 발명에 포함되는 구성 요소는 제시된 구체적인 실시 예에 따라 단수 또는 복수로 표현되었다. 그러나, 단수 또는 복수의 표현은 설명의 편의를 위해 제시한 상황에 적합하게 선택된 것으로서, 상술한 실시 예들이 단수 또는 복수의 구성 요소에 제한되는 것은 아니며, 복수로 표현된 구성 요소라 하더라도 단수로 구성되거나, 단수로 표현된 구성 요소라 하더라도 복수로 구성될 수 있다.
한편 발명의 설명에서는 구체적인 실시 예에 관해 설명하였으나, 다양한 실시 예들이 내포하는 기술적 사상의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 아니되며 후술하는 청구범위뿐만 아니라 이 청구범위와 균등한 것들에 의해 정해져야 한다.

Claims (10)

  1. 메모리 셀에 있어서,
    제1 및 제2 풀업(pull-up) 트랜지스터, 제1 내지 제4 풀다운(pull-down) 트랜지스터, 제1 및 제2 패스 게이트(pass-gate) 트랜지스터를 포함하고,
    상기 제1 풀업 트랜지스터는, 제1 노드에서 상기 제1 풀업 트랜지스터의 드레인이 상기 제1 풀다운 트랜지스터의 드레인과 결합하고,
    상기 제1 풀업 트랜지스터는, 제3 노드에서 상기 제1 풀업 트랜지스터의 게이트가 상기 제2 풀다운 트랜지스터의 게이트와 결합하고,
    상기 제2 풀업 트랜지스터는, 제2 노드에서 상기 제2 풀업 트랜지스터의 드레인이 상기 제3 풀다운 트랜지스터의 드레인과 결합하고,
    상기 제2 풀업 트랜지스터는, 제4 노드에서 상기 제2 풀업 트랜지스터의 게이트가 상기 제4 풀다운 트랜지스터의 게이트와 결합하고,
    상기 제1 풀다운 트랜지스터는, 제5 노드에서 상기 제1 풀다운 트랜지스터의 소스가 상기 제1 패스 게이트 트랜지스터의 드레인 및 상기 제2 풀다운 트랜지스터의 드레인과 결합하고,
    상기 제3 풀다운 트랜지스터는, 제6 노드에서 상기 제3 풀다운 트랜지스터의 소스가 상기 제2 패스 게이트 트랜지스터의 소스 및 상기 제4 풀다운 트랜지스터의 드레인이 결합하고,
    상기 제1 풀다운 트랜지스터는, 상기 제1 풀다운 트랜지스터의 게이트가 제1 워드 라인(word line)과 결합하고,
    상기 제3 풀다운 트랜지스터는, 상기 제3 풀다운 트랜지스터의 게이트가 제2 워드 라인과 결합하고,
    상기 제1 패스 게이트 트랜지스터는, 상기 제1 패스 게이트 트랜지스터의 소스가 제1 비트 라인과 결합하고,
    상기 제2 패스 게이트 트랜지스터는, 상기 제2 패스 게이트 트랜지스터의 드레인이 제2 비트 라인과 결합하고,
    상기 제3 풀다운 트랜지스터는, 상기 제4 풀다운 트랜지스터를 통하여 상기 제2 비트라인이 출력(discharge)하는 리드 동작의 경우, 상기 제2 워드 라인의 값을 부정(negative)으로 입력 받아 턴 오프(turnoff) 되고,
    상기 제2 노드는, 상기 제3 풀다운 트랜지스터의 턴 오프 된 경우 상기 제2 비트라인이 출력하는 리드 동작에서 상기 제2 비트라인 출력으로부터의 영향을 방지하여 데이터 값을 유지하고,
    상기 제1 풀다운 트랜지스터는, 제1 쓰기 동작에서 상기 제1 비트 라인의 전압 값이 긍정인 경우, 상기 제1 워드 라인의 값을 부정으로 입력 받아 턴 오프되며,
    상기 제3 풀다운 트랜지스터는, 상기 제1 쓰기 동작에서 상기 제2 워드 라인의 값을 긍정으로 입력 받아 턴 온되고,
    상기 제1 풀다운 트랜지스터는, 제2 쓰기 동작에서 상기 제1 워드 라인의 값을 긍정으로 입력 받아 턴 온되며,
    상기 제3 풀다운 트랜지스터는, 상기 제2 쓰기 동작에서 상기 제2 비트 라인의 전압 값이 긍정인 경우, 상기 제2 워드 라인의 값을 부정으로 입력 받아 턴 오프되고,
    상기 제1 풀업 트랜지스터는, 상기 제2 쓰기 동작 중 상기 제1 워드 라인의 값이 유지되고, 상기 제3 풀다운 트랜지스터가 상기 제2 워드 라인의 값을 부정에서 긍정으로 변환 입력 받을 경우, 상기 제2 노드에 전압이 충전되어 강도가 감소하며,
    상기 제2 풀업 트랜지스터는, 상기 제1 쓰기 동작 중 상기 제2 워드 라인의 값이 유지되고, 상기 제1 풀다운 트랜지스터가 상기 제1 워드 라인의 값을 부정에서 긍정으로 변환 입력 받을 경우, 상기 제1 노드에 전압이 충전되어 강도가 감소하는 메모리 셀.
  2. 제1 항에 있어서,
    상기 제1 패스 게이트 트랜지스터는, 상기 제1 패스 게이트 트랜지스터의 게이트가 제3 워드 라인과 결합하고,
    상기 제2 패스 게이트 트랜지스터는, 상기 제2 패스 게이트 트랜지스터의 게이트가 상기 제3 워드 라인과 결합하는 메모리 셀.
  3. 제 2항에 있어서,
    상기 제3 풀다운 트랜지스터는, 상기 제1 비트라인이 출력(discharge)하는 리드(read) 동작의 경우, 상기 제2 워드 라인의 값을 부정(negative)으로 입력받고,
    상기 제2 노드는, 상기 제2 워드 라인의 값이 부정인 경우, 상기 제2 노드의 데이터 값을 유지하는 메모리 셀.
  4. 삭제
  5. 삭제
  6. 삭제
  7. 삭제
  8. 제1 항에 있어서,
    상기 제1 노드는, 쓰기(write) 동작에서 상기 제1 노드의 데이터 값이 긍정(positive)인 경우, 제1 비트 라인으로 전압을 출력하고,
    상기 제2 노드는, 상기 쓰기 동작에서 상기 제2 노드의 데이터 값이 긍정인 경우, 제2 비트 라인으로 전압을 출력하는 메모리 셀.
  9. 삭제
  10. 제1 항에 있어서,
    상기 제1 노드는, 상기 제4 노드와 결합하고, 상기 제4 노드와 동일한 전압을 가지고,
    상기 제2 노드는, 상기 제3 노드와 결합하고, 상기 제3 노드와 동일한 전압을 가지는 메모리 셀.
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Yeonbae Chung,‘An advanced embedded SRAM cell with expanded read/write stability and leakage reduction’, Journal of IKEEE, Vol. 16, Issue 3, 2012.*

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