KR101791728B1

KR101791728B1 - 메모리 아키텍처

Info

Publication number: KR101791728B1
Application number: KR1020140182395A
Authority: KR
Inventors: 아툴 카토치; 코막 마이클 오코넬
Original assignee: 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Priority date: 2014-08-15
Filing date: 2014-12-17
Publication date: 2017-10-30
Also published as: US20200051597A1; US10789994B2; CN105788622A; CN105788622B; KR20160021006A; TWI578321B; US20180197582A1; US9916874B2; US20160049182A1; US10468075B2; TW201606775A

Abstract

메모리 매크로(memory macro)는 복수의 열들; 및 복수의 스위칭 회로들을 포함한다. 복수의 열들 중에 있는 열은 열 내의 복수의 메모리 셀들에 대응하는 복수의 전압 공급 노드들을 포함한다. 복수의 스위칭 회로들 중에 있는 스위칭 회로는 복수의 열들 중에 있는 열에 대응하고, 제 1 전압 소스의 제 1 전압 값 또는 제 2 전압 소스의 제 2 전압 값을 전압 공급 노드들에 선택적으로 제공하도록 구성된다. 제 1 전압 값 및 제 2 전압 값은 미리 결정된 전압 값만큼 차이난다.

Description

메모리 아키텍처{MEMORY ARCHITECTURE}

본 발명은 메모리 아키텍처에 관한 것이다.

몇몇 접근법에서, 메모리 셀들이 이전 기술 노드들보다 더 진보된 기술 노드들에 의해 제조됨에 따라, 메모리 셀들의 공급 전압은 이전 노드들의 공급 전압에 비해 감소된 값으로 동작한다. 따라서, 메모리 셀들의 판독 안정성이 우려를 불러일으킨다.

본 발명의 실시형태에 따르면, 복수의 열(column)들; 및 복수의 스위칭 회로들을 포함하고, 상기 복수의 열들 중에 있는 열은 상기 열 내의 복수의 메모리 셀들에 대응하는 복수의 전압 공급 노드들을 포함하고, 상기 복수의 스위칭 회로들 중에 있는 스위칭 회로는, 상기 복수의 열들 중에 있는 열에 대응하고, 제1 전압 소스의 제1 전압값 또는 제2 전압 소스의 제2 전압값을 상기 전압 공급 노드들에 선택적으로 제공하도록 구성되고, 상기 제1 전압값 및 상기 제2 전압값은 미리 결정된 전압값만큼 차이가 나는 것인, 메모리 매크로가 제공된다.

본 발명의 다른 실시형태에 따르면, 메모리 매크로 내의 선택 회로에 의해 선택적으로 선택되는 복수의 열(column)들에 기초하여, 기록 동작 하의 메모리 셀을 갖는 열에 제1 전압값을 제공하는 단계; 및 상기 복수의 열들 중 나머지 열들에 상기 제1 전압값과 상이한 제2 전압값을 제공하는 단계를 포함하는, 방법이 제공된다.

본 발명의 또 다른 실시형태에 따르면, 제1 전압 소스로부터 제1 전압을 수신하고 상기 메모리 매크로의 메모리 셀들에 제어 신호들을 제공하도록 구성되는 구동 회로; 복수의 열(column)들; 및 복수의 스위칭 회로들을 포함하고, 상기 복수의 열들 중에 있는 열은 상기 열 내의 복수의 메모리 셀들에 대응하는 복수의 전압 공급 노드들을 갖고, 상기 복수의 스위칭 회로들 중에 있는 스위칭 회로는, 상기 복수의 열들 중에 있는 열에 대응하고, 제1 전압값 또는 제2 전압 소스의 제2 전압값을 상기 전압 공급 노드들에 선택적으로 제공하도록 구성되는 것인, 메모리 매크로가 제공된다.

본 개시의 하나 이상의 실시예들의 세부사항은 이하의 설명과 첨부 도면에서 제시된다. 다른 피처(feature)들과 이점들은 상세한 설명, 도면, 및 청구범위로부터 명확하게 될 것이다.
도 1은 몇몇 실시예들에 따른 메모리 셀의 도면이다.
도 2는 몇몇 실시예들에 따른 도 1에서의 복수의 메모리 셀들을 구비한 메모리 매크로(memory macro)의 도면이다.
도 3은 몇몇 실시예들에 따른 도 2에서의 메모리 매크로에 사용되는 선택 회로의 도면이다.
도 4는 몇몇 실시예들에 따른 도 2에서의 메모리 매크로의 동작들을 설명하는 파형의 그래프이다.
여러 도면에서 유사한 도면부호는 유사한 엘리먼트를 나타낸다.

도면들에 도시된 실시예들 또는 실시예들은 특정 랭귀지(language)를 사용하여 이하 개시된다. 그러나, 실시예들 또는 실시예들은 제한을 의도하지 않는다는 것이 이해될 것이다. 개시된 실시예에서의 모든 변경 및 수정, 그리고 본 명세서에 개시된 원리의 모든 추가적인 적용은 당업자에게 일반적으로 발생하는 것으로 예상된다.

몇몇 실시예들은 이하의 피처들 및/또는 이점들 중 하나 또는 그 조합을 갖는다. 몇몇 실시예들에서, 메모리 매크로는 셀 공급 전압이라 불리는 제 1 공급 전압 및 주변부 공급 전압이라 불리는 제 2 공급 전압을 포함한다. 주변부 공급 전압은 워드 라인 구동기(word line driver)를 포함하는 주변 회로에서 사용된다. 메모리 매크로 내의 메모리 셀들은 그 동작들에 따르는 주변부 공급 전압 또는 셀 공급 전압을 수신한다. 셀 공급 전압의 값은 미리 결정된 양만큼 주변부 공급 전압의 값보다 높다.

몇몇 실시예들에서, 기록 동작 하에서의 메모리 셀은, 기록 동작 하에서의 메모리 셀과 동일한 워드 라인에 연결되는 메모리 셀로의 더미 리드(dummy read)를 초래한다. 몇몇 실시예들에서, 기록 동작 하에서의 메모리 셀을 구비하는 열(column)들에서의 메모리 셀들은 주변부 공급 전압을 수신한다. 반대로, 더미 리드 하에서의 메모리 셀을 구비하는 열들에서의 메모리 셀들은 메모리 셀 전압을 수신한다. 따라서, 셀 공급 전압과 주변부 공급 전압의 값 모두는 다른 접근법들에 비해 낮아지거나 규모가 작아질 수 있다. 또한, 능동 및 누설 전력 감소도 달성된다.

메모리 셀

도 1은 몇몇 실시예들에 따른 메모리 셀(100)의 회로도이다.

메모리 셀(100)은, 2개의 P-타입 금속 산화물 반도체(PMOS: P-type metal oxide semiconductor) 트랜지스터(P1 및 P2)와 4개의 N-타입 금속 산화물 반도체(NMOS: N-type metal oxide semiconductor) 트랜지스터(N1, N2, N3, 및 N4)를 포함한다. 트랜지스터들(P1, P2, N1, 및 N2)은 크로스 래치(cross latch) 또는 크로스-커플형 인버터(cross-coupled inverter)들을 형성한다. 트랜지스터들(P1 및 N1)은 제 1 인버터를 형성하고, 트랜지스터들(P2 및 N2)은 제 2 인버터를 형성한다. 트랜지스터들(P1 및 N1)의 드레인들은 함께 연결되어 노드(node)(ND)를 형성한다. 트랜지스터들(P2 및 N2)의 드레인들은 함께 연결되어 노드(node)(NDB)를 형성한다. 트랜지스터들(P1 및 N1)의 게이트들은 트랜지스터들(P2 및 N2)의 드레인들에 함께 연결된다. 트랜지스터들(P2 및 N2)의 게이트들은 트랜지스터들(P1 및 N1)의 드레인들에 함께 연결된다. 트랜지스터들(P1 및 P2)의 소스들은 공급 전압(VDDI)을 갖는 노드(NVDDI)(도시되지 않음)로서 함께 연결된다. 트랜지스터들(N1 및 N2)의 소스들은 공급 전압(VSSI)을 갖는 노드(NVSSI)(도시되지 않음)로서 연결된다.

워드 라인(WL: word line)은 메모리 셀(100)의 트랜지스터들(N3 및 N4) 각각의 게이트와 연결된다. 메모리 어레이(memory array)에서, 워드 라인(WL)은 메모리 셀들의 행(row)에서 복수의 메모리 셀들(100)의 트랜지스터들(N3 및 N4)의 게이트들과 연결된다. 워드 라인(WL) 상의 신호는 대응하는 노드들(ND 및 NDB)에 기록되고 대응하는 노드들(ND 및 NDB)로부터 판독될 비트 라인(bit line)들(BL 및 BLB) 상의 데이터를 위해 트랜지스터들(N3 및 N4)을 제어하기 때문에, 워드 라인(WL)은 기록 제어 라인(write control line)이라고도 불린다.

트랜지스터(N3) 및 트랜지스터(N4) 각각은 패스 게이트 트랜지스터(pass gate transistor)라고 불린다. 트랜지스터들(N3 및 N4)의 드레인들은 각각 비트 라인들(BL 및 BLB)의 쌍에 연결된다. 메모리 어레이에서, 비트 라인들(BL 및 BLB)은 메모리 어레이의 열(column)에서 복수의 메모리 셀들(100)의 트랜지스터들(N3 및 N4)의 각각의 드레인에 연결된다. 비트 라인들(BL 및 BLB) 상에 전송되는 데이터는 대응하는 노드들(ND 및 NDB)에 기록되거나 대응하는 노드들(ND 및 NDB)로부터 판독되기 때문에, 비트 라인들(BL 및 BLB) 각각은 기록 데이터 라인(write data line)이라고도 불린다.

메모리 셀(100)의 기록 동작에서, 메모리 셀(100)에 기록될 데이터는 비트 라인들(BL 및 BLB)에 인가된다. 이어서, 트랜지스터들(N3 및 N4)을 턴온(turn on)하기 위해, 워드 라인(WL)이 기동된다(activated). 따라서, 비트 라인들(BL 및 BLB) 상의 데이터는 대응하는 노드들(ND 및 NDB)로 전송되어 저장된다.

예시를 위해, 로우(low) 논리 값 및 하이(high) 논리 값이 각각 노드들(ND 및 NDB)에 기록된다. 따라서, 대응하는 로우 논리 값 및 하이 논리 값은 대응하는 노드들(ND 및 NDB)로 전송될 비트 라인들(BL 및 BLB)에 인가된다. 몇몇 실시예들에서, 비트 라인들(BL 및 BLB) 모두는 하이 논리 값으로 프리차지된다(pre-charged). 프리차지(pre-charge)는 기록(writing) 전에 하이 논리 값으로의 차징(charging)을 나타낸다. 이어서, 로우 논리 값을 갖도록 기준 공급 전압(VSS) 또는 접지(ground)로 비트 라인(BL)이 풀링(pulled)된다. 이어서, 비트 라인(BL 및 BLB) 상의 로우 논리 값들이 각각 노드들(ND 및 NDB)로 전송된다.

메모리 셀(100)의 판독 동작에서, 트랜지스터(N3 및 N4)를 턴 온하기 위해 워드 라인(WL)이 기동된다. 따라서, 노드들(ND 및 NDB) 상에 저장된 데이터는 비트 라인들(BL 및 BLB)로 전송된다. 이어서, 비트 라인들(BL 및 BLB) 상의 데이터는 노드들(ND 및 NDB)에 저장된 데이터를 표시하도록 프로세싱된다.

예시를 위해, 로우 논리 값 및 하이 논리 값이 각각 노드들(ND 및 NDB)에 저장된다. 몇몇 실시예들에서, 비트 라인들(BL 및 BLB) 모두는 하이 논리 값으로 프리차지된다. 트랜지스터들(N3 및 N4)을 턴온하기 위해 워드 라인(WL)이 기동된다. 노드(ND) 상의 로우 논리 값은 비트 라인(BL)이 논리적으로 로우가 되게 한다. 반대로, 비트 라인(BLB)은 하이 논리 값으로 유지된다. 실질적으로, 노드들(ND 및 NDB)에 저장된 데이터는 각각 비트라인들(BL 및 BLB)로 전송된다. 이어서, 비트 라인들(BL 및 BLB) 상의 로우 논리 값 및 하이 논리 값은 각각 노드들(ND 및 NDB)에 저장된 데이터를 드러내도록 프로세싱된다.

메모리 매크로

도 2는 몇몇 실시예들에 따른 메모리 매크로(200)의 도면이다. 메모리 매크로(200)는 N개의 행의 메모리 셀들(100)과 열들(C[1-1], C[2-1], C[1-2], 및 C[2-2])로서 라벨링된 4개의 열들의 메모리 셀들(100)을 구비한 어레이로 배열된 복수의 메모리 셀들(100)을 포함한다. 열들(C[1-1] 및 C[2-1])은, 도 3을 참조하여 설명한 바와 같이 멀티플렉서(300)와 연결되는 제 1 그룹에 속한다. 마찬가지로, 열들(C[1-2], 및 C[2-2])은 제 2 그룹에 속하고, 또한 도 3을 참조하여 설명하였다. 4개의 열들은 예시를 위해 사용된다. 상이한 수의 열들이 본 개시의 고려된 범위 내에 있다. 예컨대 몇몇 실시예들에서, 2개보다 많은 그룹들 및/또는 그룹 내에 더 많은 열들이 있다.

워드 라인들(WL[1] 내지 WL[N]) 각각은 도 1에서의 워드 라인(WL) 및 메모리 매크로(200)의 메모리 셀들(100)의 행에 대응한다. N은 N개의 행들을 포함하는 메모리 매크로(200)를 나타내는 정수(integer number)이다. 워드 라인 구동기(210)는 워드 라인들(WL[1] 내지 WL[N])에 신호들을 제공한다. 워드 라인 구동기(210)는 메모리 매크로(200)의 N개의 행들에 대응하는 구동기들(210-1 내지 210-N)을 포함한다. 구동기들(210-1 내지 210-N)은 각각 한 쌍의 인버터들을 포함한다. 구동기들(210-1 내지 210-N)을 형성하는 한 쌍의 인버터들 대신 다른 회로들이 본 개시의 고려된 범위 내에 있다.

몇몇 실시예들에서, 워드 라인 구동기(210) 내의 회로들은 공급 전압으로서 노드(NPVDD)(도시되지 않음) 상에서 주변부 전압(PVDD)을 수신하고, 기준 공급 전압으로서 노드(NVSS)(도시되지 않음) 상에서 전압(VSS)을 수신한다. 워드 라인 구동기(210)는 이어서 하이 논리 값을 위한 전압값으로서 전압(PVDD)을 워드 라인들(WL[1] 내지 WL[N])로 제공한다.

열들(C[1-1] 및 C[2-1]) 내지 대응하는 비트 라인들(BL[1-1], BLB[1-1] 및 BL[2-1], BLB[2-1])은 도 3을 참조하여 설명하게 될 도 3의 멀티플렉서(300)와 연결된다. 마찬가지로, 열들(C[1-2], 및 C[2-2])은, 도 3을 참조하여 또한 설명하게 될 도 3에서 논의되는 다른 멀티플렉서(300')(도시되지 않음)와 연결된다. 몇몇 실시예들에서, 대응하는 멀티플렉서(300 및 300')에 기초하여, 열들(C[1-1] 및 C[1-2])의 비트 라인들(BL[1-1], BLB[1-1] 및 BL[1-2], BLB[1-2])이 동시에 선택되고, 열들(C[2-1], 및 C[2-2])의 비트 라인들(BL[2-1], BLB[2-1] 및 BL[2-2], BLB[2-2])이 동시에 선택된다.

PMOS 트랜지스터들(P[1-1,RB] 및 P[1-1,WB])은 열(C[1-1])의 일부이다. PMOS 트랜지스터들(P[2-1,RB] 및 P[2-1,WB])은 열(C[2-1])의 일부이다. PMOS 트랜지스터들(P[1-2,RB] 및 P[1-2,WB])은 열(C[1-2])의 일부이다. PMOS 트랜지스터들(P[2-2,RB] 및 P[2-2,WB])은 열(C[2-2])의 일부이다. 한 쌍의 트랜지스터들(P[1-1,RB]과 P[1-1,WB], P[2-1,RB]과 P[2-1,WB], P[1-2,RB]과 P[1-2,WB], P[2-2,RB]과 P[2-2,WB])은 각각 전압(PVDD) 또는 전압(CVDD) 사이에서 메모리 매크로(200)의 대응하는 열로 스위칭하기 위한 스위칭 회로로 불린다. 다른 스위칭 회로들이 본 개시의 고려된 범위 내에 있다.

트랜지스터들(P[1-1,RB] 및 P[1-1,WB])의 드레인들은 전압(VDDI[1-1])을 갖는 노드(NVDDI[1-1])(라벨링되지 않음)를 통해 열(C[1-1])의 메모리 셀들(100[1-1,1] 내지 100[1-1,N])의 노드들(NVDDI)에 연결된다. 트랜지스터들(P[1-2,RB] 및 P[1-2,WB])의 드레인들은 전압(VDDI[1-2])을 갖는 노드(NVDD[1-2])(라벨링되지 않음)를 통해 열(C[1-2])의 메모리 셀들(100[1-2,1] 내지 100[1-2,N])의 노드들(NVDDI)에 연결된다. 트랜지스터들(P[2-1,RB] 및 P[2-1,WB])의 드레인들은 전압(VDDI[2-1])을 갖는 노드(NVDD[2-1])(라벨링되지 않음)를 통해 열(C[2-1])의 메모리 셀들(100[2-1,1] 내지 100[2-1,N])의 노드들(NVDDI)에 연결된다. 트랜지스터들(P[2-2,RB] 및 P[2-2,WB])의 드레인들은 전압(VDDI[2-2])을 갖는 노드(NVDD[2-2])(라벨링되지 않음)를 통해 열(C[2-2])의 메모리 셀들(100[2-2,1] 내지 100[2-2,N])의 노드들(NVDDI)에 연결된다.

트랜지스터들(P[1-1,RB], P[1-2, RB], P[2-1, RB], 및 P[2-2, RB])의 소스들은 전압(CVDD)을 갖는 노드(NCVDD)(라벨링되지 않음)에 연결된다. 트랜지스터들(P[1-1,WB], P[1-2,WB], P[2-1,WB], 및 P[2-2,WB])의 소스들은 전압(PVDD)을 갖는 노드(NPVDD)(라벨링되지 않음)에 연결된다.

트랜지스터들(P[1-1,RB] 및 P[1-2, RB])의 게이트들은 신호(RB[1])를 수신한다. 트랜지스터들(P[1-1,WB] 및 P[1-2,WB])의 게이트들은 신호(WB[1])를 수신한다. 트랜지스터들(P[2-1,RB] 및 P[2-2, RB])의 게이트들은 신호(RB[2])를 수신한다. 트랜지스터들(P[2-1,WB] 및 P[2-2,WB])의 게이트들은 신호(WB[2])를 수신한다. 신호들(RB[1],WB[1], RB[2], 및 WB[2])은 단순함을 위해 도시되지 않는 대응하는 신호 소스들에 의해 제공된다.

신호들(RB[1] 및 WB[1])은 대응하는 트랜지스터들(P[1-1,RB] 및 P[1-1,WB])을 턴 온 또는 턴 오프한다. 몇몇 실시예들에서, 신호들(RB[1] 및 WB[1])은 각각 서로의 논리적 역이다. 그 결과, 트랜지스터(P[1-1,RB])가 온일 때, 트랜지스터(P[1-1,WB])는 오프이고, 그 반대도 가능하다. 예를 들어, 신호(RB[1])가 논리적으로 로우일 때, 트랜지스터(P[1-1, RB])는 온이다. 동시에, 신호(WB[1])가 논리적으로 하이이고, 트랜지스터(P[1-1,WB])는 오프이다.

PMOS 트랜지스터들(P[1-1,RB] 및 P[1-1,WB])은 노드(NVDDI[1-1])를 통해 메모리 셀들(100[1-1,1] 내지 100[1-1,N])의 노드들(NVDDI)에 전압(CVDD) 또는 전압(PVDD) 중 어느 하나를 제공하는데 이용된다. 예를 들어, 트랜지스터(P[1-1,RB])가 온이고 트랜지스터(P[1-1,WB])가 오프일 때, 트랜지스터(P[1-1,RB])의 소스에서의 전압(CVDD)이 메모리 셀들(100[1-1,1] 내지 100[1-1,N)의 노드들(NVDDI)에 연결된 노드(NVDD[1-1])인 트랜지스터(P[1-1,RB])의 드레인에 전달된다. 유효하게는, 메모리 셀들(100[1-1,1] 내지 100[1-1,N])의 노드들(NVDDI)은 각각 전압(CVDD)을 갖는다.

대조적으로, 트랜지스터(P[1-1,WB])가 온이고 트랜지스터(P[1-1,RB])가 오프일 때, 트랜지스터(P[1-1,WB])의 소스에서의 전압(PVDD)이 메모리 셀들(100[1-1,1] 내지 100[1-1,N])의 노드들(NVDDI)에 연결된 노드(NVDD[1-1])인 트랜지스터(P[1-1,WB])의 드레인에 전달된다. 유효하게는, 메모리 셀들(100[1-1,1] 내지 100[1-1,N])의 노드들(NVDDI)은 각각 전압(PVDD)을 갖는다.

몇몇 실시예들에서, 전압(CVDD)은 50mV와 같은 미리 결정된 전압(ΔV) 만큼 전압(PVDD)보다 더 높다. 몇몇 실시예들에서, 전압(ΔV)은 통계적 모델, 몬테 칼로 시뮬레이션, 이미 결정된 수율 값 등에서 이용된 것들과 같은 다양한 팩터들에 의존하여 변동하는 선택된 메모리 셀들의 수에 기초한 시뮬레이션을 통해 획득된다. 예를 들어, 50mV와 같은 전압(ΔV)의 값은, 6σ 통계적 모델에 기초하여, 99.99%의 수율이 메모리 매크로(200)에 대해 생성되도록 선택된다. 다른 수들의 σ 및/또는 수율 값들이 선택될 수 있고, 본 발명의 고려된 범위 내에 있다. 몇몇 실시예들에서, 전압(CVDD)은 셀 전압이라 불리고, 전압(PVDD)은 주변부 전압이라 불린다.

열(C[1-1])을 참조한 위의 설명들은 예시를 위한 것이며, 메모리 매크로(200)의 다른 열들에 응용 가능하다.

멀티플렉싱

도 3은 몇몇 실시예들에 따라, 멀티플렉서(300)의 형태의 선택 회로의 도면이다. 선택 신호(YDEC)에 기초하여, 멀티플렉서(300)는 열(C[1-1])의 비트 라인들의 쌍(BL[1-1], BLB[1-1]) 또는 열(C[2-1])의 비트 라인들의 쌍(BL[2-1], BLB[2-1])을 선택하여 데이터 라인들의 대응하는 쌍(DL[1], DLB[1])에 데이터를 제공하는데 이용된다.

다른 선택 회로, 예를 들어, 멀티플렉서(300)와 유사한 멀티플렉서(300')(도시되지 않음)는 열(C[1-2])의 비트 라인들의 쌍(BL[1-2], BLB[1-2]) 또는 열(C[2-2])의 비트 라인들의 쌍(BL[2-2], BLB[2-2])을 선택하여 데이터 라인들의 대응하는 쌍(DL[2](도시되지 않음), DLB[2](도시되지 않음))에 데이터를 제공하는데 이용된다.

대응하는 멀티플렉서(300 또는 300')에 연결되는 2개의 열들은 예시를 위한 것이며, 2의 멀티플렉싱이라 불린다. 멀티플렉서에 연결되는 상이한 수의 열들이 본 개시의 고려된 범위 내에 있다. 즉, 2와 상이한 수의 멀티플렉싱이 본 개시의 고려된 범위 내에 있다. 예를 들어, 3의 멀티플렉싱 아키텍처에서, 메모리 매크로(200)는 트랜지스터들(P[1-1,RB] 및 P[1-1,WB])을 갖는 열(C[1-1])과 유사한 방식으로 구성되는 트랜지스터들(P[3-1,RB](도시되지 않음) 및 P[3-1,WB](도시되지 않음))을 갖는 열(C[3-1])(도시되지 않음)을 포함한다. 또한, 비트 라인들(BL[3-1](도시되지 않음) 및 BLB[3-1](도시되지 않음))은 멀티플렉서(300)와 연결된 비트 라인들(BL[1-1] 및 BLB[1-1])과 유사한 방식으로 멀티플렉서(300)에 연결된다. 유효하게는, 멀티플렉서(300)는 데이터 라인들의 쌍(DL[1] 및 DLB[1])에 데이터를 제공하기 위해 비트 라인들의 쌍들(BL[1-1] 및 BLB[1-1], BL[2-1] 및 BLB[2-1], 또는 BL[3-1] 및 BLB[3-1]) 중 하나를 선택한다.

다른 예로서, 3의 멀티플렉싱 아키텍처에서, 메모리 매크로(200)는 또한 트랜지스터들(P[1-2,RB] 및 P[1-2,WB])을 갖는 열(C[1-2])과 유사한 방식으로 구성되는 트랜지스터들(P[3-2,RB] (도시되지 않음) 및 P[3-2,WB](도시되지 않음))을 갖는 열(C[3-2])(도시되지 않음)을 포함한다. 또한, 비트 라인들(BL[3-2](도시되지 않음) 및 BLB[3-2](도시되지 않음))은 멀티플렉서(300')와 연결된 비트 라인들(BL[1-2] 및 BLB[1-2])과 유사한 방식으로 멀티플렉서(300')와 연결된다. 유효하게는, 멀티플렉서(300')는 데이터 라인들의 쌍(DL[2](도시되지 않음) 및 DLB[2](도시되지 않음))에 데이터를 제공하기 위해 비트 라인들의 쌍들(BL[1-2] 및 BLB[1-2], BL[2-2] 및 BLB[2-2], 또는 BL[3-2] 및 BLB[3-2]) 중 하나를 선택한다.

도 2의 메모리 매크로(200)에서 이용되는 2개의 멀티플렉서들(300 및 300')은 예시를 위한 것이다. 상이한 수의 멀티플렉서들이 본 개시의 고려된 범위 내에 있다. 멀티플렉서들의 수는 메모리 매크로(200)의 멀티플렉싱 아키텍처 및 열들의 수에 의존한다. 예를 들어, 메모리 매크로(200)가 4의 멀티플렉싱 아키텍처와 더불어 64개의 열들을 포함하는 경우, 16(=64/4)개의 멀티플렉서들이 이용될 것이다.

파형들

몇몇 실시예들에서, 기록 동작 하에서의 메모리 셀은, 기록 동작 하에서의 메모리 셀과 동일한 워드 라인에 연결되는 메모리 셀로의 더미 리드(dummy read)를 초래한다. 예시를 위해, 정수(i)는 1과 N 간의 수이다. 메모리 셀(100[1-1,i])이 기록 동작 하에 있는 경우, 워드 라인(WL[i])은 기록 동작 동안 기동되고, 예를 들어, 메모리 셀들(100[2-1, i], 100[1-2,i], 및 100[2-2,i])을 포함하는 워드 라인(WL[i])에 연결된 메모리 셀들에 대한 더미 리드를 야기한다.

몇몇 실시예들에서, 기록 동작 하에 있는 메모리 셀을 갖는 열에서의 메모리 셀은 주변부 전압(PVDD)을 수신하도록 구성된다. 또한, 더미 판독 하의 메모리 셀을 갖는 열에서의 메모리 셀은 전압(CVDD)을 수신하도록 구성된다. 몇몇 실시예들에서, CVDD = PVDD + ΔV이다. 유효하게는, 더미 리드 하에 있는 메모리 셀을 갖는 열에서의 메모리 셀들은 주변부 전압(PVDD)의 전압 값보다 높은 전압 값(ΔV)을 수신한다. 그 결과, 셀 상의 방해(disturb)가 아래에서 설명되는 바와 같이 감소되고 및/또는 방지된다.

도 4는 몇몇 실시예들에 따른 파형들(400)의 그래프이다. 파형들(400)은 도 3의 멀티플렉서(300)를 참조하여 열들(C[1-1] 및 C[2-1])의 동작들을 예시한다. 열들(C[1-2] 및 C[2-2])을 포함하는 다른 열들의 동작들이 유사하다.

예시를 위해, 기간(T10) 내의 기간(T10_WL) 동안, 워드 라인(WL[1])은 하이 논리 값으로 기동되고, 열(C[1-1])의 메모리 셀(100[1-1,1])은 기록 동작 하에 있다. 워드 라인(WL[1])이 액티브(active)이고, 워드 라인(WL[1])이 열(C[2-1])의 메모리 셀(100[2-1,1])에 또한 연결되기 때문에, 메모리 셀(100[2-1,1])은 더미 리드 동작 하에 있다. 유효하게는, 메모리 셀(100[1-1,1])은 기록 동작 하에 있고, 메모리 셀(100[2-1,1])은 더미 리드 동작 하에 있다.

신호들을 참조하면, 기간(T10)에서, 신호(RB[1-1])는 하이 논리 값으로 인가된다. 그 결과, 트랜지스터(P[1-1,RB])는 턴 오프되고, 개방 회로로서 작동하고, 노드(NVDDI[1-1])에 어떠한 전기적 효과도 주지 않는다. 대조적으로, 신호(WB[1-1])는 로우 논리 값으로 인가되고, 트랜지스터(P[1-1,WB])는 이에 따라 턴 온된다. 그 결과, 트랜지스터(P[1-1,WB])의 소스에서의 전압(PVDD)은 열(C[1-1])의 메모리 셀들의 노드들(NVDDI)에 연결되는 노드(NVDDI[1-1])에 전달된다. 결과적으로, 열(C[1-1])의 메모리 셀들의 노드들(NVDDI)은 전압(PVDD)을 수신한다. 유효하게는, 메모리 셀(100[1-1,1])의 노드(NVDDI)는 전압(PVDD)을 수신한다.

열(C[2-1])을 참조하면, 기간(T10) 내에서, 신호(WB[2-1])가 하이 논리 값으로 인가된다. 그 결과, 트랜지스터(P[2-1,WB])는 턴 오프되고, 개방 회로로서 작동하고, 노드(NVDDI[2-1])에 어떠한 전기적 효과도 주지 않는다. 대조적으로, 신호(RB[2-1])는 로우 논리 값으로 인가되고, 트랜지스터(P[2-1,RB])는 턴 온된다. 그 결과, 트랜지스터(P[2-1,RB])의 소스에서 전압(CVDD)은 열(C[2-1])의 메모리 셀의 노드들(NVDDI)에 연결되는 노드(NVDDI[2-1])에 전달된다. 결과적으로, 열(C[2-1])의 메모리 셀들(100[2-1,1] 내지 100[2-1,N])의 노드들(NVDDI)은 전압(CVDD)을 수신한다. 즉, 메모리 셀(100[2-1,1])의 노드(NVDDI)는 전압(CVDD)을 수신한다.

몇몇 실시예들에서, 기록 동작 하에 있는 메모리 셀의 동일한 워드 라인(WL[1])에 연결되는 메모리 셀들은 더미 리드 조건 하에 있다. 3 또는 그 초과의 멀티플렉싱을 갖는 실시예들에서, 열(C[2-1])의 트랜지스터들(P[2-1,RB] 및 P[2-1,WB])에 대응하고 더미 리드 조건 하의 메모리 또는 메모리 셀을 갖는 열들에 있는 트랜지스터들은 열(C[2-1])의 트랜지스터들(P[2-1,RB] 및 P[2-1,WB])과 유사한 방식으로 구성된다. 그 결과, 더미 리드 조건 하의 메모리 셀을 갖는 열들에서의 메모리 셀들의 노드들(NVDDI)은 전압(CVDD)을 수신한다. 예를 들어, 열(C[3-1])(도시되지 않음)을 갖는 3의 멀티플렉싱 아키텍처에서, 예를 들어, 트랜지스터들(P[3-1,RB](도시되지 않음) 및 P[3-1,WB](도시되지 않음))은, 열들(C[3-1])의 메모리 셀들의 노드들(NVDDI)이 전압(CVDD)을 수신하도록 구성된다.

기간(T20) 내의 기간(T20_WL) 동안, 워드 라인(WL[1])이 하이 논리 값으로 기동되고, 열(C[2-1])의 메모리 셀(100[2-1,1])은 기록 동작 하에 있다. 워드 라인(WL_1)이 액티브이고 워드 라인(WL_1)이 또한 열(C[1-1])의 메모리 셀(100[1-1,1])에 연결되기 때문에, 메모리 셀(100[1-1,1])은 더미 리드 동작 하에 있다. 즉, 메모리 셀(100[2-1,1])이 기록 동작 하에 있고, 메모리 셀(100[1-1,1])은 더미 리드 동작 하에 있다.

신호들을 참조하면, 기간(T20)에서, 신호(RB[2-1])는 하이 논리 값으로 인가된다. 그 결과, 트랜지스터(P[2-1,RB])는 턴 오프되고, 개방 회로로서 작동하고, 노드(NVDDI[2-1])에 어떠한 전기적 효과도 주지 않는다. 대조적으로, 신호(WB[2-1])는 로우 논리 값을 갖고 인가되고, 트랜지스터(P[2-1,WB])는 이에 따라 턴 온된다. 그 결과, 트랜지스터(P[2-1,WB])의 소스에서의 전압(PVDD)은 노드(NVDDI[2-1])에 전달된다. 결과적으로, 트랜지스터(P[2-1,WB])의 노드(NVDDI)는 전압(PVDD)을 수신한다.

열(C[1-1])을 참조하면, 기간(T20) 내에서, 신호(WB[1-1])가 하이 논리 값으로 인가된다. 그 결과, 트랜지스터(P[1-1,WB])는 턴 오프되고, 개방 회로로서 작동하고, 노드(NVDDI[1-1])에 어떠한 전기적 효과도 주지 않는다. 대조적으로, 신호(RB[1-1])는 로우 논리 값으로 인가되고, 트랜지스터(P[1-1,RB])는 턴 온된다. 그 결과, 트랜지스터(P[1-1,RB])의 소스에서의 전압(CVDD)은 열(C[1-1])의 메모리 셀들의 노드들(NVDDI)에 연결되는 노드(NVDDI[1-1])에 전달된다. 유효하게는, 열(C[1-1])의 메모리 셀들(100[1-1,1] 내지 100[1-1,N])의 노드(NVDDI)은 전압(CVDD)을 수신한다. 즉, 메모리 셀(100[1-1,1])의 노드(NVDDI)는 전압(CVDD)을 수신한다.

몇몇 실시예들에서, 기록 동작 하에 있는 메모리의 동일한 워드 라인(WL[1])에 연결되는 메모리 셀들은 더미 리드 조건 하에 있다. 3 또는 그 초과의 멀티플렉싱을 갖는 몇몇 실시예들에서, 열(C[1-1])의 트랜지스터들(P[1-1,RB] 및 P[1-1,WB])에 대응하고 더미 리드 조건 하의 메모리 셀을 갖는 열들에 있는 트랜지스터들은 열(C[1-1])의 트랜지스터들(P[1-1,RB] 및 P[1-1,WB])과 유사한 방식으로 구성된다. 그 결과, 더미 리드 조건 하의 메모리 셀을 갖는 열들의 메모리 셀들의 노드들(NVDDI)은 전압(CVDD)을 수신한다. 예를 들어, 열(C[3-1])(도시되지 않음)을 갖는 3의 멀티플렉싱 아키텍처에서, 예를 들어, 트랜지스터들(P[3-1, RB](도시되지 않음) 및P[3-1,WB](도시되지 않음))은, 열들(C[3-1])의 메모리 셀들의 노드들(NVDDI)이 전압(CVDD)을 수신하도록 구성된다.

기간(T30)에서, 워드 라인(WL[1])이 로우 논리 값을 으로 인가되고 메모리 매크로(200)는 대기 모드에 있다.

기간(T30) 이후, 노드들(NVDD[1-1] 및 NVDD[2-1])은 기준 전압(VSS)으로 천이하고, 메모리 매크로(200)는 셧다운 모드로 천이한다.

본 개시의 다양한 실시예들은 다른 접근법들보다 유리하다. 예를 들어, 메모리 매크로(200)의 스위칭 회로에 기초하여, 메모리 매크로(200)는 다른 접근법들에서 대응하는 전압들(CVDD 및 PVDD)보다 더 낮은 양자의 전압들(CVDD 및 PVDD)로 계속 기능한다. 예를 들어, 몇몇 다른 접근법들에서, 전압(PVDD)이 추가로 낮아지지만, 전압(CVDD)은 일정한 값으로 유지될 필요가 있고 전압(PVDD)이 낮춰진 정도까지 낮춰질 수 없거나, 대응하는 메모리 매크로는 적절히 기능하지 않을 것이다. 대조적으로, 본 개시의 다양한 실시예들에서, 양자의 전압들(CVDD 및 PVDD)이 낮춰질 수 있고, 메모리 매크로(200)는 적절히 계속 기능한다. 다른 예를 들면, 본 개시의 다양한 실시예들에서, 워드 라인 구동기(210)를 포함한 메모리 매크로(200)의 주변부 회로들은 전압(PVDD)에 있는 반면에, 메모리 매크로(200)의 메모리 셀들(100)은 전압(CVDD)에 있다. 추가로, 워드 라인 구동기(210)는 하이 논리 값으로서 전압(PVDD)을 워드 라인(WL)에 제공한다. 대조적으로, 워드 라인(WL)에 대해 하이 논리 전압 값으로서 전압(CVDD)을 갖는 접근법들에서, 전압(CVDD)은 낮춰질 수 없을 수 있거나, 대응하는 메모리 매크로가 적절히 기능하지 않을 것이다. 그 결과, 다른 접근법들에서, 메모리 매크로(200)를 이용하는 시스템이 대기 모드에 있는 경우조차도, 시스템은 비교적 하이 전압(CVDD)을 여전히 이용한다. 대조적으로, 본 발명의 다양한 실시예들에서, 워드 라인 구동기(210)가 전압(PVDD)에 의해 전력공급되고 워드 라인(WL)에 대한 하이 논리 값으로서 전압(PVDD)을 제공하기 때문에, 양자의 전압(PVDD 및 CVDD)은 낮춰질 수 있다. 결과적으로, 본 개시의 다양한 실시예들에서, 메모리 매크로(200)를 이용하는 시스템은, 대기 모드에 있을 때, 다른 접근법보다 더 적은 (대기)전류를 이용한다. 다른 방식으로 설명하면, 본 개시의 (대기 모드에서의) 누설 전류는 다른 접근법들에 비해 감소된다. 또한, 메모리 매크로(200)의 양자의 전압들(PVDD 및 CVDD)은 다른 접근법들에 비해 낮춰지기 때문에, 접지와 전압(PVDD 및/또는 CVDD) 간의 스위칭에 의해 야기되는 액티브 전류는 또한 다른 접근법들에 비해 낮춰진다.

몇몇 실시예들에서, 기록 동작 하의 메모리 셀을 갖는 열에서의 메모리 셀들은 전압(PVDD)을 수신하도록 구성된다. 그 결과, 메모리 셀로의 기록은, 기록 동작 하의 메모리 셀이 전압(CVDD)을 수신하는 접근법들에 비해 더 쉽다.

예시를 위해, 메모리 셀(100)과 같은 메모리 셀이 더미 리드 조건 하에 있다. 또한, 메모리 셀의 노드(VDDI)는 전압(CVDD)에 있고, 워드 라인(WL)은 하이 논리 값으로서 전압(PVDD)을 갖고 기동되고, 노드들(ND)은 로우 논리 값을 저장하고, 대응하는 노드(NDB)는 하이 논리 값을 저장하고, 양자의 비트 라인들(BL 및 BLB)은 하이 논리 값으로 프리-차지된다. 비트 라인(BL)이 논리적으로 하이이기 때문에, 노드(ND)는 비트 라인(BL)의 하이 논리 값으로 풀링(pull)된다. 즉, 노드(ND) 상의 전압 값은 증가되고, 노드(ND)는 전압 범프를 갖는다. 전압 범프가 비교적 하이이고 및/또는 메모리 셀의 전압(VDD)이 비교적 로우일 때, 노드(ND)의 데이터는 플립된다. 다른 방식으로 설명하면, 메모리 셀은 방해된다. 본 개시의 다양한 실시예들에 따라, 워드 라인 구동기(210)는 워드 라인(WL)의 하이 논리 값에 대한 값으로서 대응하는 워드 라인(WL)에 전압(PVDD)을 제공한다. 전압(PVDD)이 메모리 셀의 노드(VDDI)에서 전압(CVDD)보다 낮기 때문에, 메모리 셀의 트랜지스터(N3)는 약화되고 트랜지스터(N3)의 턴-온 전류(Ion)(라벨링되지 않음)는 워드 라인(WL)이 전압(CVDD)을 수신하는 상황에 비해 적다. 그 결과, 노드(ND)의 전압 범프는 감소된다. 유효하게는, 메모리 셀의 방해 조건에 대한 기회가 감소되고 및/또는 제거된다. 결과적으로, 본 개시의 다양한 실시예들은 다른 접근법들보다 유리하다.

몇몇 실시예들에서, 메모리 매크로(memory macro)는 복수의 열들; 및 복수의 스위칭 회로들을 포함한다. 복수의 열들 중에 있는 열은 열 내의 복수의 메모리 셀들에 대응하는 복수의 전압 공급 노드들을 포함한다. 복수의 스위칭 회로들 중에 있는 스위칭 회로는 복수의 열들 중에 있는 열에 대응하고, 제 1 전압 소스의 제 1 전압 값 또는 제 2 전압 소스의 제 2 전압 값을 전압 공급 노드들에 선택적으로 제공하도록 구성된다. 제 1 전압 값 및 제 2 전압 값은 미리 결정된 전압 값만큼 차이난다.

몇몇 실시예들은 방법에 관한 것이다. 메모리 매크로 내의 선택 회로에 의해 선택적으로 선택되는 복수의 열들에 기초하여, 기록 동작 하의 메모리 셀을 갖는 열에는 제 1 전압 값이 제공된다. 복수의 열들 중 나머지 열들에는 제 1 전압 값과 상이한 제 2 전압 값이 제공된다.

몇몇 실시예들에서, 메모리 매크로는 구동 회로, 복수의 열들 및 복수의 스위칭 회로들을 포함한다. 구동 회로는 제 1 전압 소스로부터 제 1 전압을 수신하고 메모리 매크로의 메모리 셀들에 제어 신호들을 제공하도록 구성된다. 복수의 열들 중에 있는 열은 열 내의 복수의 메모리 셀들에 대응하는 복수의 전압 공급 노드들을 갖는다. 복수의 스위칭 회로들 중에 있는 스위칭 회로는 복수의 열들 중에 있는 열에 대응하고, 제 1 전압 값 또는 제 2 전압 소스의 제 2 전압 값을 전압 공급 노드들에 선택적으로 제공하도록 구성된다.

다수의 실시예들이 설명되었다. 그럼에도, 다양한 변형들이 본 개시의 사상 및 범위로부터 벗어남 없이 이루어질 수 있다는 것이 이해될 것이다. 예를 들어, 특정한 도펀트 타입(예를 들어, N-타입 또는 P-타입 금속 산화물 반도체(NMOS 또는 PMOS))으로서 도시되는 다양한 트랜지스터들은 예시 목적을 위한 것이다. 본 개시의 실시예들은 특정한 타입으로 제한되지 않는다. 특정한 트랜지스터에 대해 상이한 도펀트 타입들을 선택하는 것은 다양한 실시예들의 범위 내에 있다. 위의 설명에서 이용되는 다양한 신호들의 로우 또는 하이 논리 값도 또한 예시를 위한 것이다. 다양한 실시예들은, 신호는 기동되고 및/또는 기동되지 않을 때 특정한 논리 값으로 제한되지 않는다. 상이한 논리 값들을 선택하는 것은 다양한 실시예들의 범위 내에 있다. 다양한 실시예들에서, 트랜지스터는 스위치로서 기능한다. 트랜지스터 대신 이용되는 스위칭 회로가 다양한 실시예들의 범위 내에 있다. 다양한 실시예들에서, 트랜지스터의 소스는 드레인으로서 구성될 수 있고 드레인은 소스로서 구성될 수 있다.

위의 예시들은 예시적인 단계들을 포함하지만, 단계들은 도시된 순서로 반드시 수행될 필요는 없다. 단계들은 개시된 실시예들의 사상 및 범위에 따라, 적절히 부가되고, 대체되고, 순서가 변경되고 및/또는 제거될 수 있다.

Claims

메모리 매크로(memory macro) 회로에 있어서,
복수의 열(column)들; 및
복수의 스위칭 회로들을 포함하고,
상기 복수의 열들 중에 있는 열은 상기 열 내의 복수의 메모리 셀들에 대응하는 복수의 전압 공급 노드들을 포함하고,
상기 복수의 스위칭 회로들 중에 있는 스위칭 회로는, 상기 복수의 열들 중에 있는 열에 대응하고, 제1 전압 소스의 제1 전압값 또는 제2 전압 소스의 제2 전압값을 상기 전압 공급 노드들에 선택적으로 제공하도록 구성되고,
상기 복수의 열들 중에 있는 제1 열 내의 제1 메모리 셀은, 상기 제1 메모리 셀이 기록 동작 하에 있을 때 상기 제1 전압 소스의 제1 전압값을 갖도록 구성되고,
상기 복수의 열들 중에 있는 제2 열 내의 제2 메모리 셀은, 상기 제1 메모리 셀이 기록 동작 하에 있을 때 상기 제2 전압 소스의 제2 전압값을 갖도록 구성되며, 상기 제2 메모리 셀은 상기 제1 열 내의 제1 메모리 셀과 동일한 워드 라인에 연결되고, 상기 제1 전압값은 상기 제2 전압값보다 낮으며, 상기 제1 전압값과 상기 제2 전압값 간의 차이는 시뮬레이션에 기초하여 계산되는 것인, 메모리 매크로 회로.
제1항에 있어서,
상기 스위칭 회로는,
제1 소스, 제1 게이트, 및 제1 드레인을 갖는 제1 P-타입 트랜지스터; 및
제2 소스, 제2 게이트, 및 제2 드레인을 갖는 제2 P-타입 트랜지스터
를 포함하고,
상기 제1 드레인 및 상기 제2 드레인은 전압 공급 전압 노드들에 연결되고,
상기 제1 소스는 상기 제1 전압 소스와 연결되고,
상기 제2 소스는 상기 제2 전압 소스와 연결되고,
상기 제1 게이트는 제1 제어 신호를 수신하도록 구성되고,
상기 제2 게이트는 상기 제1 제어 신호와 상이한 제2 제어 신호를 수신하도록 구성되는 것인, 메모리 매크로 회로.
제2항에 있어서,
상기 제1 제어 신호와 상기 제2 제어 신호는 서로 논리 역인 것인, 메모리 매크로 회로.
제1항에 있어서,
상기 메모리 매크로의 메모리 셀들에 제어 신호들을 제공하고, 상기 제1 전압 소스를 수신하도록 구성되는 구동 회로를 포함하는, 메모리 매크로 회로.
제1항에 있어서,
복수의 워드 라인들을 포함하고,
상기 복수의 워드 라인들 중에 있는 워드 라인은 상기 메모리 매크로의 복수의 행(row)들 중에 있는 행에 대응하고,
상기 복수의 워드 라인들은 상기 복수의 워드 라인들의 하이 논리값에 대한 전압값으로서 상기 제1 전압값을 수신하도록 구성되는 것인, 메모리 매크로 회로.
삭제
삭제
방법에 있어서,
메모리 매크로 내의 선택 회로에 의해 선택적으로 선택되는 복수의 열(column)들에 기초하여,
기록 동작 하의 제1 메모리 셀을 갖는 제1 열에 제1 전압값을 제공하는 단계; 및
상기 제1 메모리 셀이 기록 동작 하에 있을 때, 상기 제1 열 내의 제1 메모리 셀과 동일한 워드 라인에 연결된 제2 메모리 셀을 갖는 제2 열에 제2 전압값을 제공하는 단계를 포함하고, 상기 제1 전압값은 상기 제2 전압값보다 낮으며, 상기 제1 전압값과 상기 제2 전압값 간의 차이는 시뮬레이션에 기초하여 계산되는 것인, 방법.
제8항에 있어서,
상기 기록 동작 하의 제1 메모리 셀을 갖는 제1 열에 제1 전압값을 제공하는 단계는, 제1 트랜지스터를 턴 온하고 제2 트랜지스터를 턴 오프하는 단계를 포함하고,
상기 제1 트랜지스터 및 상기 제2 트랜지스터는 상기 제1 열 내의 복수의 메모리 셀들의 공급 전압 노드들에 연결되는 것인, 방법.
메모리 매크로 회로에 있어서,
제1 전압 소스로부터 제1 전압을 수신하고 상기 메모리 매크로의 메모리 셀들에 제어 신호들을 제공하도록 구성되는 구동 회로;
복수의 열(column)들; 및
복수의 스위칭 회로들을 포함하고,
상기 복수의 열들 중에 있는 열은 상기 열 내의 복수의 메모리 셀들에 대응하는 복수의 전압 공급 노드들을 갖고,
상기 복수의 스위칭 회로들 중에 있는 스위칭 회로는, 상기 복수의 열들 중에 있는 열에 대응하고, 상기 제1 전압 또는 제2 전압 소스의 제2 전압을 상기 전압 공급 노드들에 선택적으로 제공하도록 구성되고,
상기 복수의 열들 중에 있는 제1 열 내의 제1 메모리 셀은, 상기 제1 메모리 셀이 기록 동작 하에 있을 때 상기 제1 전압 소스의 제1 전압을 갖도록 구성되고,
상기 복수의 열들 중에 있는 제2 열 내의 제2 메모리 셀은, 상기 제1 메모리 셀이 기록 동작 하에 있을 때 상기 제2 전압 소스의 제2 전압을 갖도록 구성되고, 상기 제2 메모리 셀은 상기 제1 열 내의 제1 메모리 셀과 동일한 워드 라인에 연결되며, 상기 제1 전압은 상기 제2 전압보다 낮고, 상기 제1 전압과 상기 제2 전압 간의 차이는 시뮬레이션에 기초하여 계산되는 것인, 메모리 매크로 회로.
삭제
삭제
삭제
삭제
삭제
삭제
삭제
삭제
삭제
삭제