CN105788622B - 存储器结构 - Google Patents

存储器结构 Download PDF

Info

Publication number
CN105788622B
CN105788622B CN201410830586.4A CN201410830586A CN105788622B CN 105788622 B CN105788622 B CN 105788622B CN 201410830586 A CN201410830586 A CN 201410830586A CN 105788622 B CN105788622 B CN 105788622B
Authority
CN
China
Prior art keywords
voltage
storage unit
transistor
column
wordline
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201410830586.4A
Other languages
English (en)
Other versions
CN105788622A (zh
Inventor
欧图尔·卡图契
科马克·迈克尔·欧康诺
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN105788622A publication Critical patent/CN105788622A/zh
Application granted granted Critical
Publication of CN105788622B publication Critical patent/CN105788622B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G11C11/418—Address circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G11C11/419—Read-write [R-W] circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/106—Data output latches

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Static Random-Access Memory (AREA)
  • Dram (AREA)

Abstract

本发明提供了一种存储器结构。存储器宏包括多列以及多个切换电路。多列中的一列具有与该列中的多个存储单元相对应的多个电源电压节点。多个切换电路中的一个切换电路对应于多列中的一列并且被配置为选择性地将第一电压源的第一电压值或第二电压源的第二电压值提供给电源电压节点。第一电压值和第二电压值相差预定的电压值。

Description

存储器结构
技术领域
本发明一般地涉及半导体技术领域，更具体地涉及存储器。
背景技术
在一些方法中，随着比先前的技术节点更为先进的技术节点来制造存储单元，相比于之前节点的工作电压，存储单元的供电电压以降低的电压值进行工作。因此，存储单元的读稳定性受到关注。
发明内容
为了解决现有技术中所存在的缺陷，根据本发明的一方面，提供了一种存储器宏，包括：多列；以及多个切换电路，其中，所述多列中的一列包括对应于该列中的多个存储单元的多个电源电压节点；所述多个切换电路中的一个切换电路对应于所述多列中的一列并且被配置为选择性地将第一电压源的第一电压值或第二电压源的第二电压值提供给所述电源电压节点；和所述第一电压值和所述第二电压值相差预定的电压值。
在该存储器宏中，所述切换电路包括：第一P型晶体管，具有第一源极、第一栅极和第一漏极；和第二P型晶体管，具有第二源极、第二栅极和第二漏极；所述第一漏极和所述第二漏极连接至所述电源电压节点；所述第一源极与所述第一电压源连接；所述第二源极与所述第二电压源连接；所述第一栅极被配置为接收第一控制信号；以及所述第二栅极被配置为接收第二控制信号，所述第二控制信号不同于所述第一控制信号。
在该存储器宏中，所述第一控制信号和所述第二控制信号互为逻辑反。
该存储器宏包括驱动电路，所述驱动电路被配置为：向所述存储器宏中的各存储单元提供控制信号；以及接收所述第一电压源。
该存储器宏包括：多根字线，其中，所述多根字线中的一根字线对应于所述存储器宏的多行中的一行；以及所述多根字线被配置为接收所述第一电压值，以作为所述多根字线的高逻辑值的电压值。
在该存储器宏中，所述第一电压值低于所述第二电压值。
该存储器宏包括：第一存储单元，位于第一列中，并且被配置为当所述第一存储单元处于写操作时，具有所述第一电压源的第一电压值；以及第二存储单元，位于第二列中，并且被配置为当所述第一存储单元处于写操作时，具有所述第二电压源的第二电压值。
根据本发明的另一方面，提供了一种方法，包括：基于由存储器宏中的选择电路而选择性地选取的多列，将第一电压值提供给具有处于写操作的存储单元的一列；以及将不同于所述第一电压值的第二电压值提供给所述多列中的剩余列。
在该方法中，所述第一电压值和所述第二电压值相差预定的电压值。
在该方法中，所述第一电压值低于所述第二电压值。
在该方法中，将所述第一电压值提供给具有处于写操作的所述存储单元的所述列包括使第一晶体管导通而使第二晶体管截止；以及所述第一晶体管和所述第二晶体管与所述列中的多个存储单元的电源电压节点连接。
在该方法中，将不同于所述第一电压值的所述第二电压值提供给所述多列中的剩余列包括：对于所述多列中剩余的每一列，使第三晶体管导通而使第四晶体管截止；以及所述第三晶体管和所述第四晶体管与所述多列中剩余的每一列的多个存储单元的电源电压节点连接。
在该方法中，基于仿真计算所述第一电压值和所述第二电压值之间的差值。
根据本发明的又一方面，提供了一种存储器宏，包括：驱动电路，被配置为从第一电压源处接收第一电压，并且向所述存储器宏中的各存储单元提供控制信号；多列；以及多个切换电路，其中，所述多列中的一列具有对应于该列中的多个存储单元的多个电源电压节点；和所述多个切换电路中的一个切换电路对应于所述多列中的一列，并且被配置为选择性地将所述第一电压或第二电压源的第二电压提供给所述电源电压节点。
在该存储器宏中，所述第一电压源被配置为具有在第一电压处的第一电压值；所述第二电压源被配置为具有在第二电压处的第二电压值；所述第一电压值低于所述第二电压值。
在该存储器宏中，所述多个切换电路中的所述切换电路包括：第一P型晶体管，具有第一源极、第一栅极和第一漏极；和第二P型晶体管，具有第二源极、第二栅极和第二漏极；所述第一漏极和所述第二漏极连接至所述电源电压节点；所述第一源极与所述第一电压源连接；所述第二源极与所述第二电压源连接；所述第一栅极被配置为接收第一控制信号；以及所述第二栅极被配置为接收不同于所述第一控制信号的第二控制信号。
在该存储器宏中，所述第一控制信号和所述第二控制信号互为逻辑反。
该存储器宏包括：多根字线，其中，所述多根字线中的一根字线对应于所述存储器宏的多行中的一行；以及所述多根字线被配置为接收所述控制信号。
该存储器宏，包括：多根字线，其中，所述多根字线中的一根字线对应于所述存储器宏的多行中的一行；以及所述多根字线被配置为接收所述第一电压值，以作为所述多根字线的高逻辑值。
该存储器宏包括：第一存储单元，位于第一列中，并且被配置为在所述第一存储单元处于写操作时，具有所述第一电压源的第一电压值；以及第二存储单元，位于第二列中，并且被配置为在所述第一存储单元处于写操作时，具有所述第二电压源的第二电压值，其中，所述第一电压值低于所述第二电压值。
附图说明
在以下附图和描述中给出本发明的一个或多个实施例的具体细节。根据描述、附图和权利要求，其他特征和优势是显而易见的。
图1是根据一些实施例的存储单元的示意图。
图2是根据一些实施例的具有多个图1中的存储单元的存储器宏的示意图。
图3是根据一些实施例的在图2的存储器宏中使用的选择电路的示意图。
图4是示出根据一些实施例的图2的存储器宏的各项操作的波形图。
不同附图中的类似的相同标号表示相同的元件。
具体实施方式
下文中使用特定语言公开了附图中示出的实施例或实例。然而，应理解，这些实施例或实例并不意在进行限制。如相关领域的技术人员通常会想到的，对所公开的实施例的任何改变和修改，并且对本文档所公开的原理的任何进一步的应用都是预期的。
一些实施例具备以下特征和/或优势的一种或它们的组合。在一些实施例中，存储器宏包括称为单元电源电压的第一电源电压以及称为外围电源电压的第二电源电压。外围电源电压用于包括字线驱动器的外围电路。存储器宏中的存储单元根据它们的操作而接收单元电源电压或外围电源电压。单元电源电压的数值比外围电源电压的数值高出预定的量。
在一些实施例中，处于写操作的存储单元会引起对与处于写操作的存储单元连接至同一字线的各存储单元的伪读取。在一些实施例中，具有处于写操作状态的存储单元的列中的存储单元接收外围电源电压。相反，具有处于伪读取状态的存储单元列中的存储单元接收存储单元电压。因此，与其他方法相比，单元电源电压和外围电源电压的数值都可降低或按比例减小。此外，还实现了降低有功功率和漏电流功率。
存储单元
图1是根据一些实施例的存储单元100的电路图。
存储单元100包括两个P型金属氧化物半导体(PMOS)晶体管P1和P2以及四个N型金属氧化物半导体(NMOS)晶体管N1、N2、N3和N4。晶体管P1、P2、N1和N2形成交叉锁存器或交叉耦合反相器。晶体管P1和N1形成第一反相器而晶体管P2和N2形成第二反相器。晶体管P1和N1的漏极连接在一起并且形成节点ND。晶体管P2和N2的漏极连接在一起并且形成节点NDB。晶体管P1和N1的栅极连接在一起并且连接至晶体管P2和N2的漏极。晶体管P2和N2的栅极连接在一起并且连接至晶体管P1和N1的漏极。晶体管P1和P2的源极连接在一起，作为具有电源电压VDDI的节点NVDDI(未示出)。连接晶体管N1和N2以作为具有电源电压VSSI的节点NVSSI(未示出)。
字线WL与存储单元100的晶体管N3和N4中每个晶体管的栅极连接。在存储器阵列中，字线WL与一行存储单元中的多个存储单元100的晶体管N3和N4的栅极连接。因为字线WL上的信号控制晶体管N3和N4以使位线BL和BLB上的数据写入相应的节点ND和NDB或从相应的节点ND和NDB读出，所以字线WL还被称为写入控制线。
晶体管N3和N4中的每个晶体管均被称为传输门晶体管。晶体管N3和N4的漏极分别连接至位线对中的位线BL和BLB。在存储器阵列中，位线BL和BLB连接至一列存储器阵列中的多个存储单元100的晶体管N3和N4的每个晶体管的漏极。因为位线BL和BLB所承载的数据被写入相应的节点ND和NDB和从相应的节点ND和NDB读出，所以位线BL和BLB中的每一根也被称为写入数据线。
在存储单元100的写操作过程中，将要写入存储单元100的数据施加至位线BL和BLB。然后，激活字线WL以使晶体管N3和N4导通。因此，位线BL和BLB上的数据被传输至并且被存储在相应的节点ND和NDB。
为了进行说明，低逻辑值和高逻辑值分别被写入节点ND和NDB。因此，相应的低逻辑值和高逻辑值被施加至位线BL和BLB，以传输至相应的节点ND和NDB。在一些实施例中，位线BL和BLB都被预充电至高逻辑值。预充电是指在写入之前充电至高逻辑值。然后，将位线BL拉至接地电压或参照电源电压VSS以具有低逻辑值。之后，位线BL和BLB上的低逻辑值分别传输至节点ND和NDB。
在存储器100的读操作中，激活字线WL以使晶体管N3和N4导通。因此，存储在节点ND和NDB上的数据传输至位线BL和BLB。然后，处理位线BL和BLB上的数据以指示存储在节点ND和NDB上的数据。
为了进行说明，低逻辑值和高逻辑值分别存储在节点ND和NDB上。在一些实施例中，位线BL和BLB均被预充电至高逻辑值。激活字线以使晶体管N3和N4导通。节点ND处的低逻辑值使得位线BL为逻辑低。相反，位线BLB保持在高逻辑值。有效地，存储在节点ND和NDB处的数据分别传输至位线BL和BLB。然后，处理位线BL和BLB上的低逻辑值和高逻辑值以显示分别存储在节点ND和NDB处的数据。
存储器宏
图2是根据一些实施例的存储器宏200的示意图。存储器宏200包括按照阵列进行布置的多个存储单元100，该阵列具有N行存储单元100以及标示为列C[1-1]、C[2-1]、C[1-2]和C[2-2]的四列存储单元100。如参照图3所说明的，列C[1-1]和C[2-1]属于与多路复用器300连接的第一组。类似地，列C[1-2]和C[2-2]属于第二组，并且也参照图3进行说明。四列用于说明。不同列数都在本发明的预期范围内。例如，在一些实施例中，存在两个以上的组和/或一组中的更多列。
每根字线WL[1]至WL[N]都对应于图1中的字线WL以及存储器宏200中的一行存储单元100。N为表明存储器宏200包括N行的整数。字线驱动器210提供信号给字线WL[1]至WL[N]。字线驱动器210包括与存储器宏200中的N行相对应的驱动器210-1至210-N。驱动器210-1至210-N均包括一对反相器。代替形成驱动器210-1至210-N的成反相器，其他电路都在本发明的预期范围内。
在一些实施例中，字线驱动器210中的电路接收节点NPVDD(未示出)处的外围电压PVDD，作为电源电压，并且接收节点NVSS处的电压VSS，作为参照电源电压。字线驱动器210转而将电压PVDD(作为高逻辑值的电压值)提供给字线WL[1]至WL[N]。
列C[1-1]和C[2-1]通过相应的位线BL[1-1]、BLB[1-1]和BL[2-1]、BLB[2-1]与图3中的多路复用器300连接，将参照图3对其进行说明。类似地，列C[1-2]和C[2-2]与图3中讨论的另一多路复用器300’(未示出)连接，也参照图3对其进行说明。在一些实施例中，基于相应的多路复用器300和300’，会同时选择列C[1-1]和C[1-2]中的位线BL[1-1]、BLB[1-1]和BL[1-2]、BLB[1-2]，同时地，会同时选择列C[2-1]和C[2-2]中的位线BL[2-1]、BLB[2-1]和BL[2-2]、BLB[2-2]。
PMOS晶体管P[1-1,RB]和P[1-1,WB]是列C[1-1]的一部分。PMOS晶体管P[2-1,RB]和P[2-1,WB]是列C[2-1]的一部分。PMOS晶体管P[1-2,RB]和P[1-2,WB]是列C[1-2]的一部分。PMOS晶体管P[2-2,RB]和P[2-2,WB]是列C[2-2]的一部分。多对晶体管P[1-1,RB]与P[1-1,WB]、P[2-1,RB]与P[2-1,WB]、P[1-2,RB]与P[1-2,WB]、P[2-2,RB]与P[2-2,WB]均被称为切换电路，从而其进行切换使得电压PVDD或电压CVDD提供给存储器宏200中相应列。其他切换电路都在本发明的预期范围内。
晶体管P[1-1,RB]和P[1-1,WB]的漏极通过具有电压VDDI[1-1]的节点NVDDI[1-1](未标出)与列C[1-1]中的存储单元100[1-1,1]至100[1-1,N]的节点NVDDI连接。晶体管P[1-2,RB]和P[1-2,WB]的漏极通过具有电压VDDI[1-2]的节点NVDDI[1-2](未标出)与列C[1-2]中的存储单元100[1-2,1]至100[1-2,N]的节点NVDDI连接。晶体管P[2-1,RB]和P[2-1,WB]的漏极通过具有电压VDDI[2-1]的节点NVDDI[2-1](未标出)与列C[2-1]中的存储单元100[2-1,1]至100[2-1,N]的节点NVDDI连接。晶体管P[2-2,RB]和P[2-2,WB]的漏极通过具有电压VDDI[2-2]的节点NVDDI[2-2](未标出)与列C[2-2]中的存储单元100[2-2,1]至100[2-2,N]的节点NVDDI连接。
晶体管P[1-1,RB]、P[1-2,RB]、P[2-1,RB]和P[2-2,RB]的源极与具有电压CVDD的节点NCVDD(未标出)连接。晶体管P[1-1,WB]、P[1-2,WB]、P[2-1,WB]和P[2-2,WB]的源极与具有电压PVDD的节点NPVDD(未标出)连接。
晶体管P[1-1,RB]和P[1-2,RB]的栅极接收信号RB[1]。晶体管P[1-1,WB]和P[1-2,WB]的栅极接收信号WB[1]。晶体管P[2-1,RB]和P[2-2,RB]的栅极接收信号RB[2]。晶体管P[2-1,WB]和P[2-2,WB]的栅极接收信号WB[2]。由相应的信号源提供信号RB[1]、WB[1]、RB[2]和WB[2]，出于简化，未示出信号源。
信号RB[1]和WB[1]将相应的晶体管P[1-1,RB]和P[1-1,WB]导通或截止。在一些实施例中，信号RB[1]和WB[1]为彼此相反的逻辑反相信号。因此，当晶体管P[1-1,RB]导通，晶体管P[1-1,WB]截止，反之亦然。例如，当信号RB[1]为逻辑低，晶体管P[1-1,RB]导通。同时，信号WB[1]为逻辑高，从而晶体管P[1-1,WB]截止。
PMOS晶体管P[1-1,RB]和P[1-1,WB]用于通过节点NVDDI[1-1]将电压CVDD或电压PVDD提供给存储单元100[1-1,1]至100[1-1,N]的节点NVDDI。例如，当晶体管P[1-1,RB]导通而晶体管P[1-1,WB]截止时，晶体管P[1-1,RB]源极处的电压CVDD传输至晶体管P[1-1,RB]的漏极，而该晶体管的漏极是与存储单元100[1-1,1]至100[1-1,N]的节点NVDDI连接的节点NVDDI[1-1]。有效地，存储单元100[1-1,1]至100[1-1,N]的节点NVDDI均具有电压CVDD。
相反，当晶体管P[1-1,WB]导通而P[1-1,RB]截止时，晶体管P[1-1,WB]源极处的电压PVDD传输至晶体管P[1-1,WB]的漏极，而该晶体管的漏极是与存储单元100[1-1,1]至100[1-1,N]的节点NVDDI连接的节点NVDDI[1-1]。有效地，存储单元100[1-1,1]至100[1-1,N]的节点NVDDI均具有电压PVDD。
在一些实施例中，电压CVDD比电压PVDD高出预定的电压ΔV，诸如，50mV。在一些实施例中，通过基于数个所选的存储单元的仿真获得电压ΔV，该电压ΔV根据各种因素(诸如，统计模型中所使用的蒙特卡洛模拟、预定的产值等)而变化。例如，选择电压ΔV的数值(诸如，50mv)，使得基于6σ统计模型，存储器宏200的产率达到99.99％。可选择其他数量的σ和/或产值，并且都在本发明的预期范围内。在一些实施例中，电压CVDD被称为单元电压，而电压PVDD被称为外围电压。
以上参照列C[1-1]所做的解释是为了说明，也可应用于存储器宏200的其他列。
多路复用
图3是根据一些实施例的多路复用器300形式的选择电路的示意图。基于选择信号YDEC，多路复用器300用于选择列C[1-1]中的位线对BL[1-1]、BLB[1-1]或列C[2-1]中的位线对BL[2-1]、BLB[2-1]，以将数据提供给相应的数据线对DL[1]、DLB[1]。
另一选择电路，例如类似于多路复用器300的多路复用器300’(未示出)用于选择列C[1-2]中的位线对BL[1-2]、BLB[1-2]或列C[2-2]中的位线对BL[2-2]、BLB[2-2]，以将数据提供给相应的数据线对DL[2](未示出)、DLB[2](未示出)。
与相应的多路复用器300或300’连接的两列是为了说明，因此被称为两路复用。与多路复用器连接的不同列数都在本发明的预期范围内。换言之，多路复用的路数(而不是二路复用)也在本发明的预期范围内。例如，在三路复用的结构中，存储器宏200包括列C[3-1](未示出)，该列所具有的晶体管P[3-1,RB](未示出)和P[3-1,WB](未示出)以类似于具有晶体管P[1-1,RB]和P[1-1,WB]的列C[1-1]的方式进行配置。此外，以类似于位线BL[1-1]和BLB[1-1]与多路复用器300连接的方式，将位线BL[3-1](未示出)和BLB[3-1](未示出)与多路复用器300连接。有效地，多路复用器300选择多对位线BL[1-1]与BLB[1-1]、BL[2-1]与BLB[2-1]、以及BL[3-1]与BLB[3-1]中的一对，以将数据提供给数据线对DL[1]和DLB[1]。
作为又一实例，在三路复用结构中，存储器宏200还包括列C[3-2](未示出)，该列具有的晶体管P[3-2,RB](未示出)和P[3-2,WB](未示出)以与具有晶体管P[1-2,RB]和P[1-2,WB]的列C[1-2]类似的方式进行配置。此外，以类似于位线BL[1-2]和BLB[1-2]与多路复用器300’连接的方式，将位线BL[3-2](未示出)和BLB[3-2](未示出)与多路复用器300’连接。有效地，多路复用器300’选择多对位线BL[1-2]与BLB[1-2]、BL[2-2]与BLB[2-2]以及BL[3-2]与BLB[3-2]中的一对，以将数据提供给数据线对DL[2]和DLB[2]。
在图2的存储器宏200中使用的两个多路复用器300’是为了说明。不同个数的多路复用器都在本发明的预期范围内。多路复用器的个数取决于存储器宏200的列数和多路复用结构。例如，如果存储器宏200包括具有四路复用结构的64列，则将使用16个多路复用器(＝64/4)。
波形
在一些实施例中，写操作下的存储单元会引起对连接至与该写操作下的存储单元相同的字线的各存储单元进行伪读取。为了进行说明，整数i是介于1和N之间的数字。例如，如果存储单元100[1-1,i]处于写操作，则字线WL[i]在该写操作过程中被激活并且引起对连接至字线WL[i]的各存储单元(包括存储单元100[2-1,i]、100[1-2,i]和100[2-2,i])进行伪读取。
在一些实施例中，在具有处于写操作状态的存储单元的一列中的存储单元被配置为接收外围电压PVDD。此外，在具有处于伪读取状态的存储单元的一列中的存储单元被配置为接收外围电压CVDD。在一些实施例中，CVDD＝PVDD+ΔV。有效地，在具有处于伪读取状态的存储单元的一列中的存储单元接收比外围电压PVDD高ΔV的电压值。因此，如下所说明的，降低和/或避免了对该单元的干扰。
图4是根据一些实施例的波形图400。波形400参照图3中的多路复用器300示出了列C[1-1]和C[2-1]的操作。包括列C[1-2]和C[2-2]的其他列的操作是类似的。
为了进行说明，在周期T10的周期T10_WL期间，用高逻辑值将字线WL[1]激活，并且列C[1-1]中的存储单元100[1-1,1]处于写操作状态。因为字线WL[1]被激活，并且字线WL[1]还与列C[2-1]中的存储单元100[2-1,1]连接，所以存储单元100[2-1,1]处于伪读取操作状态。有效地，存储单元100[1-1,1]处于写操作状态，而存储单元100[2-1,1]处于伪读取操作状态。
关于周期T10内的信号，施加具有高逻辑值的信号RB[1-1]。因此，晶体管P[1-1，RB]截止，形成开路，并且对节点NVDDI[1-1]没有电影响。相反，施加具有低逻辑值的信号WB[1-1]，从而晶体管P[1-1,WB]导通。因此，晶体管P[1-1,WB]的源极处的电压PVDD传输至与列C[1-1]中的存储单元的节点NVDDI连接的节点NVDDI[1-1]。因此，列C[1-1]中的存储单元的节点NVDDI接收电压PVDD。实际上，存储单元100[1-1,1]的节点NVDDI接收电压PVDD。
关于列C[2-1]，在周期T10内，施加具有高逻辑值的信号WB[2-1]。因此，晶体管P[2-1,WB]截止，形成开路，并且对节点NVDDI[2-1]没有电影响。相反，施加具有低逻辑值的信号RB[2-1]，从而晶体管P[2-1,RB]导通。因此，晶体管P[2-1，RB]的源极处的电压CVDD传输至与列C[2-1]中的存储单元的节点NVDDI连接的节点NVDDI[2-1]。因此，列C[2-1]中的存储单元100[2-1,1]至100[2-1,N]的节点NVDDI接收电压CVDD。换言之，存储单元100[2-1,1]的节点NVDDI接收电压CVDD。
在一些实施例中，连接至与处于写操作状态的存储单元相同的字线WL[1]的各存储单元处于伪读取状态。在三路复用或更多路复用的实施例中，晶体管对应于列C[2-1]中的晶体管P[2-1,RB]和P[2-1,WB]晶体管并且位于具有处于伪读取状态的存储单元的列中，该晶体管以类似于列C[2-1]中的晶体管P[2-1,RB]和P[2-1,WB]的方式进行配置。因此，具有处于伪读取状态的存储单元的列的各存储单元的节点NVDDI接收电压CVDD。例如，在具有列C[3-1](未示出)的三路复用结构中，对例如晶体管P[3-1,RB](未示出)和P[3-1,WB](未示出)进行配置，使得列C[3-1]中的存储单元的节点NVDDI接收电压CVDD。
在周期T20的T20_WL期间，用高逻辑值将字线WL[1]激活，并且列C[2-1]中的存储单元100[2-1,1]处于写操作状态。因为字线WL[1]被激活，并且字线WL[1]还与列C[1-1]中的存储单元100[1-1,1]连接，所以存储单元100[1-1,1]处于伪读取操作状态。换言之，存储单元100[2-1,1]处于写操作，而存储单元100[1-1,1]处于伪读取操作状态。
关于周期T20内的信号，施加具有高逻辑值的信号RB[2-1]。因此，晶体管P[2-1，RB]截止，形成开路，并且对节点NVDDI[2-1]没有电影响。相反，施加具有低逻辑值的信号WB[2-1]，从而晶体管P[2-1,WB]导通。因此，晶体管P[2-1,WB]的源极处的电压PVDD传输至节点NVDDI[2-1]。因此，晶体管P[2-1,WB]的节点NVDDI接收电压PVDD。
关于列C[1-1]，在周期T20内，施加具有高逻辑值的信号WB[1-1]。因此，晶体管P[1-1,WB]截止，形成开路，并且对节点NVDDI[1-1]没有电影响。相反，施加具有低逻辑值的信号RB[1-1]，从而晶体管P[1-1,RB]导通。因此，晶体管P[1-1，RB]的源极处的电压CVDD传输至与列C[1-1]中的存储单元的节点NVDDI连接的节点NVDDI[1-1]。实际上，列C[1-1]中的存储单元100[1-1,1]至100[1-1,N]的节点NVDDI接收电压CVDD。换言之，存储单元100[1-1,1]的节点NVDDI接收电压CVDD。
在一些实施例中，连接至与处于写操作下的存储单元相同的字线WL[1]的各存储单元处于伪读取状态。在三路复用或更多路复用的实施例中，晶体管对应于列C[1-1]中的晶体管P[1-1,RB]和晶体管P[1-1,WB]并且位于具有处于伪读取状态的存储单元的列中，该晶体管以类似于列C[1-1]中的晶体管P[1-1,RB]和P[1-1,WB]的方式进行配置。因此，位于存储单元处于伪读取状态的列中的各存储单元的节点NVDDI接收电压CVDD。例如，在具有列C[3-1](未示出)的三路复用结构中，对例如晶体管P[3-1,RB](未示出)和P[3-1,WB](未示出)进行配置，使得列C[3-1]中的存储单元的节点NVDDI接收电压CVDD。
在周期T30中，因为字线WL[1]施加有低逻辑值，所以存储器宏200处于待命模式。
在周期T30后，节点NVDDI[1-1]和NVDDI[2-1]转换至参照电压VSS，因此存储器宏200转换至关闭模式。
本发明的各个实施例优于其他方法。例如，基于存储器宏200的切换电路，存储器宏200在均低于其他方法中的相应电压CVDD和PVDD的电压CVDD和PVDD下继续工作。例如，在一些其他实施例中，尽管电压PVDD可被进一步降低，但电压CVDD需要保持在某一数值，并且不能降至电压PVDD降低的程度，否则相应的存储器宏将不能正常工作。相反，在本发明的各个实施例中，电压CVDD和PVDD均可降低，而存储器宏200继续正常工作。又例如，在本发明的各个实施例中，存储器宏200的外围电路(包括字线驱动器210)处于电压PVDD，而存储器宏200中的存储单元100处于电压CVDD。此外，字线驱动器210向字线WL提供作为高逻辑值的电压PVDD。相反，在将电压CVDD作为字线WL的高逻辑值的方法中，电压CVDD不能降低，否则相应的存储器宏无法正常工作。因此，在这些实施例中，即使使用存储器宏200的系统处在待命模式，该系统仍然使用相对高的电压CVDD。相反，在本发明的各个实施例中，由于字线驱动器210由电压PVDD供电，并且将PVDD作为高逻辑值提供给字线WL，所以电压PVDD和CVDD均可降低。因此，在本发明的各个实施例中，使用存储器宏200的系统在处于待命模式时，比其他方法要使用较小(待命)的电流。换种方式解释，相比于其他方法，本发明的漏电流(处于待命模式)降低。此外，相比于其他方法，存储器宏200的电压PVDD和CVDD均可降低，所以相比于其他方法，由接地电压与电压PVDD和/或CVDD之间的切换所引起的有功电流也会降低。
在一些实施例中，具有处于写操作状态的存储单元的列中的各存储单元被配置为接收电压PVDD。因此，与处于写操作的存储单元接收电压CVDD的方法相比，对存储单元写入更容易。
为了进行说明，存储单元(诸如存储单元100)处于伪读取状态。此外，该存储单元的节点VDDI处于电压CVDD，激活字线WL以具有作为高逻辑值的PVDD，节点ND存储低逻辑值，相应的节点NDB存储高逻辑值，并且位线BL和BLB均预充电至高逻辑值。因为位线BL为逻辑高，所以节点ND被拉向位线BL的高逻辑值。换言之，节点ND处的电压值增大，因此节点ND具有电压冲击(voltage bump)。当电压冲击相对较高和/或存储单元的电压VDD相对较低时，节点ND处的数据会翻转。换种方式解释，存储单元受到干扰。根据本发明的各个实施例，字线驱动器210向相应的字线WL提供电压PVDD以作为字线WL的逻辑高值的数值。因为电压PVDD低于存储单元的节点VDDI处的电压CVDD，所以与字线WL接收电压CVDD的情况相比，存储单元的晶体管N3变弱，晶体管N3的导通电流Ion(未标出)较小。因此，节点ND处的电压冲击降低。实际上，存储单元出现干扰情况的可能性会降低和/或消除。因此，本发明的各个实施例优于其他方法。
在一些实施例中，存储器宏包括多列和多个切换电路。多列中的一列具有与该列中多个存储单元相对应的多个电源电压节点。多个切换电路中的一个切换电路对应于多列中的一列并且被配置为选择性地将第一电压源的电压值或第二电压源的电压值提供给电源电压节点。第一电压值和第二电压值相差预定的电压值。
一些实施例涉及一种方法。基于由存储器宏中的选择电路选择性选取的多列，具有处于写操作的存储单元的一列提供有第一电压值。对该多列中的剩余列提供不同于第一电压值的第二电压值。
在一些实施例中，一种存储器宏包括驱动电路、多列以及多个切换电路。驱动电路被配置为接收来自第一电压源的第一电压并且提供控制信号给存储器宏中的各存储单元。多列中的一列具有对应于该列中多个存储单元的多个电源电压节点。多个切换电路中的一个切换电路对应于多列中的一列，并且被配置为选择性地将第一电压或第二电压源的第二电压提供给电源电压节点。
已对数个实施例做了描述。然而，应理解，在不背离本发明的精神和范围的情况下，可做出各种变化。例如，被视为特定掺杂剂类型的各种晶体管(例如，N型或P型金属氧化物半导体(NMOS或PMOS))出于说明的目的。本发明的实施例不限于具体类型。为特定的晶体管选择不同的掺杂剂类型都在各个实施例的范围内。以上描述中使用的各种信号的低或高逻辑值也是为了说明。当激活和/或禁用信号时，各个实施例不限于特定逻辑值。选择不同的逻辑值都在各个实施例的范围内。在不同实施例中，晶体管用作开关。取代晶体管使用的开关电路在各个实施例的范围内。在各个实施例中，晶体管的源极可被配置为漏极，而漏极可被配置为源极。
以上说明包括示例性的步骤，但是这些步骤不必按照所示顺序执行。根据公开的实施例的精神和范围，可适当地添加、替换各步骤，改变它们的顺序和/或将它们删除。

Claims (15)

1.一种存储器宏，包括：
多列存储单元；以及
多个切换电路，
其中，
所述多列存储单元中的一列包括对应于该列中的多个存储单元的多个电源电压节点；
所述多个切换电路中的一个切换电路对应于所述多列存储单元中的一列并且被配置为选择性地将第一电压源的第一电压或第二电压源的第二电压提供给所述多个电源电压节点；和
所述第一电压和所述第二电压相差预定的电压值，并且所述第一电压低于所述第二电压；以及
当选择所述多列存储单元中的一列处在写操作模式下时，所述多列存储单元中剩余列处在相应的伪读操作模式，并且所述第一电压被提供给处在所述写操作模式下的所述多列存储单元中的一列，所述第二电压被提供给所述多列存储单元中的剩余列。
2.根据权利要求1所述的存储器宏，其中，
所述多个切换电路中的一个切换电路包括：
第一P型晶体管，具有第一源极、第一栅极和第一漏极；和
第二P型晶体管，具有第二源极、第二栅极和第二漏极；
所述第一漏极和所述第二漏极连接至所述多个电源电压节点；
所述第一源极与所述第一电压源连接；
所述第二源极与所述第二电压源连接；
所述第一栅极被配置为接收第一控制信号；以及
所述第二栅极被配置为接收第二控制信号，所述第二控制信号不同于所述第一控制信号。
3.根据权利要求2所述的存储器宏，其中，
所述第一控制信号和所述第二控制信号互为逻辑反。
4.根据权利要求1所述的存储器宏，包括：
多根字线，
其中，
所述多根字线中的一根字线对应于所述存储器宏的多行存储单元中的一行；以及
所述多根字线被配置为接收所述第一电压，以作为所述多根字线的高逻辑值的电压。
5.根据权利要求1所述的存储器宏，包括：
第一存储单元，位于第一列中，并且被配置为当所述第一存储单元处于写操作模式时，具有所述第一电压源的所述第一电压；以及
第二存储单元，位于第二列中，并且被配置为当所述第一存储单元处于写操作模式时，具有所述第二电压源的所述第二电压。
6.一种存储器的工作方法，包括：
基于由存储器宏中的选择电路而选择性地选取的多列存储单元，
将第一电压提供给具有处于写操作模式的一列存储单元；
将不同于所述第一电压的第二电压提供给所述多列存储单元中的剩余列，所述第一电压和所述第二电压相差预定的电压值，并且所述第一电压低于所述第二电压；以及
当所述存储单元的所述一列处在所述写操作模式下，使所述多列存储单元中的所述剩余列处在相应的伪读操作模式。
7.根据权利要求6所述的方法，其中，
将所述第一电压提供给具有处于写操作模式的所述存储单元的所述一列包括使第一晶体管导通而使第二晶体管截止；以及
所述第一晶体管的一端和所述第二晶体管的一端与所述一列中的多个存储单元的电源电压节点连接，所述第一晶体管的另一端与具有所述第一电压的第一电压源连接，所述第二晶体管的另一端与具有所述第二电压的第二电压源连接。
8.根据权利要求7所述的方法，其中，
将不同于所述第一电压的所述第二电压提供给所述多列存储单元中的剩余列包括：对于所述多列存储单元中剩余的每一列，使第三晶体管导通而使第四晶体管截止；以及
所述第三晶体管的一端和所述第四晶体管的一端与所述多列存储单元中剩余的每一列的多个存储单元的电源电压节点连接，所述第三晶体管的另一端与具有所述第二电压的所述第二电压源连接，所述第四晶体管的另一端与具有所述第一电压的所述第一电压源连接。
9.根据权利要求6所述的方法，其中，基于仿真计算所述第一电压和所述第二电压之间的差值。
10.一种存储器宏，包括：
驱动电路，被配置为从第一电压源处接收第一电压，并且向所述存储器宏中的各存储单元提供控制信号；
多列存储单元；以及
多个切换电路，
其中，
所述多列存储单元中的一列具有对应于该列中的多个存储单元的多个电源电压节点；和
所述多个切换电路中的一个切换电路对应于所述多列存储单元中的一列，并且被配置为选择性地将所述第一电压或第二电压源的第二电压提供给所述多个电源电压节点，其中，所述第一电压低于所述第二电压；以及
当选择所述多列存储单元中的一列处在写操作模式下时，所述多列存储单元中剩余的列处在相应的伪读工作模式，并且所述第一电压被提供给处在所述写操作模式下的所述多列存储单元中的一列，所述第二电压被提供给所述多列存储单元中剩余的列。
11.根据权利要求10所述的存储器宏，其中，
所述多个切换电路中的一个切换电路包括：
第一P型晶体管，具有第一源极、第一栅极和第一漏极；和
第二P型晶体管，具有第二源极、第二栅极和第二漏极；
所述第一漏极和所述第二漏极连接至所述多个电源电压节点；
所述第一源极与所述第一电压源连接；
所述第二源极与所述第二电压源连接；
所述第一栅极被配置为接收第一控制信号；以及
所述第二栅极被配置为接收不同于所述第一控制信号的第二控制信号。
12.根据权利要求11所述的存储器宏，其中，
所述第一控制信号和所述第二控制信号互为逻辑反。
13.根据权利要求10所述的存储器宏，包括：
多根字线，
其中，
所述多根字线中的一根字线对应于所述存储器宏的多行存储单元中的一行；以及
所述多根字线被配置为接收所述控制信号。
14.根据权利要求10所述的存储器宏，包括：
多根字线，
其中，
所述多根字线中的一根字线对应于所述存储器宏的多行存储单元中的一行；以及
所述多根字线被配置为接收所述第一电压，以作为所述多根字线的高逻辑值。
15.根据权利要求10所述的存储器宏，包括：
第一存储单元，位于第一列中，并且被配置为在所述第一存储单元处于写操作模式时，所述第一电压源的所述第一电压提供至所述第一存储单元；以及
第二存储单元，位于第二列中，并且被配置为在所述第一存储单元处于写操作模式时，所述第二电压源的所述第二电压提供至所述第二存储单元，
其中，
所述第一电压低于所述第二电压。
CN201410830586.4A 2014-08-15 2014-12-26 存储器结构 Active CN105788622B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US14/461,156 2014-08-15
US14/461,156 US9916874B2 (en) 2014-08-15 2014-08-15 Memory architecture having first and second voltages

Publications (2)

Publication Number Publication Date
CN105788622A CN105788622A (zh) 2016-07-20
CN105788622B true CN105788622B (zh) 2019-01-08

Family

ID=55302629

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201410830586.4A Active CN105788622B (zh) 2014-08-15 2014-12-26 存储器结构

Country Status (4)

Country Link
US (3) US9916874B2 (zh)
KR (1) KR101791728B1 (zh)
CN (1) CN105788622B (zh)
TW (1) TWI578321B (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR3077677B1 (fr) * 2018-02-06 2020-03-06 Stmicroelectronics (Rousset) Sas Procede de precharge d'une alimentation de circuit integre, et circuit integre correspondant
US10892008B2 (en) * 2018-06-15 2021-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Multi word line assertion
DE102019115978B4 (de) 2018-06-15 2022-03-31 Taiwan Semiconductor Manufacturing Co., Ltd. Aktivierung mehrerer wortleitungen

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080159014A1 (en) * 2006-12-28 2008-07-03 Stmicroelectronics Sa Sram memory device with improved write operation and method thereof
US20090207650A1 (en) * 2008-02-18 2009-08-20 Braceras George M System and method for integrating dynamic leakage reduction with write-assisted sram architecture
US7586806B2 (en) * 2007-08-27 2009-09-08 International Business Machines Corporation SRAM active write assist method for improved operational margins
US7679948B2 (en) * 2008-06-05 2010-03-16 Sun Microsystems, Inc. Write and read assist circuit for SRAM with power recycling
US20100128541A1 (en) * 2008-11-21 2010-05-27 Russell Andrew C Integrated circuit having memory with configurable read/write operations and method therefor
CN102105941A (zh) * 2008-08-01 2011-06-22 松下电器产业株式会社 半导体存储装置
CN102347070A (zh) * 2010-07-26 2012-02-08 台湾积体电路制造股份有限公司 电荷回收电路

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100313494B1 (ko) * 1998-05-07 2001-12-20 김영환 저전력정적램(sram)
US6724648B2 (en) * 2002-04-05 2004-04-20 Intel Corporation SRAM array with dynamic voltage for reducing active leakage power
US6654277B1 (en) * 2002-05-14 2003-11-25 International Business Machines Corp. SRAM with improved noise sensitivity
US6791864B2 (en) * 2003-01-06 2004-09-14 Texas Instruments Incorporated Column voltage control for write
US7020041B2 (en) * 2003-12-18 2006-03-28 Intel Corporation Method and apparatus to clamp SRAM supply voltage
JP4553185B2 (ja) * 2004-09-15 2010-09-29 ルネサスエレクトロニクス株式会社 半導体集積回路装置
US7236408B2 (en) * 2005-07-19 2007-06-26 International Business Machines Corporation Electronic circuit having variable biasing
US7313032B2 (en) * 2005-11-29 2007-12-25 International Business Machines Corporation SRAM voltage control for improved operational margins
JP4865360B2 (ja) * 2006-03-01 2012-02-01 パナソニック株式会社 半導体記憶装置
US7468903B2 (en) * 2006-11-13 2008-12-23 Taiwan Semiconductor Manufacturing Co., Ltd. Circuits for improving read and write margins in multi-port SRAMS
WO2008069277A1 (ja) * 2006-12-07 2008-06-12 National Institute Of Advanced Industrial Science And Technology Ｓｒａｍ装置
US7701755B2 (en) * 2007-01-02 2010-04-20 Taiwan Semiconductor Manufacturing Co., Ltd. Memory having improved power design
US7613031B2 (en) * 2007-09-17 2009-11-03 Micron Technology, Inc. System, apparatus, and method to increase read and write stability of scaled SRAM memory cells
US7551508B2 (en) * 2007-11-16 2009-06-23 International Business Machines Corporation Energy efficient storage device using per-element selectable power supply voltages
US7733687B2 (en) * 2008-02-20 2010-06-08 Taiwan Semiconductor Manufacturing Company, Ltd. WAK devices in SRAM cells for improving VCCMIN
US8243541B2 (en) * 2008-12-19 2012-08-14 Oracle America, Inc. Methods and apparatuses for improving reduced power operations in embedded memory arrays
US8315117B2 (en) * 2009-03-31 2012-11-20 Freescale Semiconductor, Inc. Integrated circuit memory having assisted access and method therefor
US8004907B2 (en) * 2009-06-05 2011-08-23 Freescale Semiconductor, Inc. SRAM with read and write assist
US8270241B2 (en) * 2010-02-16 2012-09-18 Taiwan Semiconductor Manufacturing Company, Ltd. Y-decode controlled dual rail memory
KR101152524B1 (ko) 2010-05-04 2012-06-01 경북대학교 산학협력단 Ｓｒａｍ
US8576611B2 (en) * 2010-07-08 2013-11-05 Taiwan Semiconductor Manufacturing Company, Ltd. Memory with regulated ground nodes
US8305827B2 (en) * 2010-07-13 2012-11-06 Taiwan Semiconductor Manufacturing Company, Ltd. Dual rail memory
TWI443807B (zh) * 2010-10-08 2014-07-01 Univ Nat Chiao Tung 可容忍閘極崩毀之功率閘結構
KR20120037187A (ko) 2010-10-11 2012-04-19 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그의 동작 방법
US9007815B2 (en) * 2012-01-27 2015-04-14 Taiwan Semiconductor Manufacturing Co., Ltd. Method and apparatus for switching power in a dual rail memory
KR102088808B1 (ko) * 2013-04-19 2020-03-13 삼성전자주식회사 듀얼 파워 레일을 포함하는 시스템 온 칩 및 그것의 전압 공급 방법

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080159014A1 (en) * 2006-12-28 2008-07-03 Stmicroelectronics Sa Sram memory device with improved write operation and method thereof
US7586806B2 (en) * 2007-08-27 2009-09-08 International Business Machines Corporation SRAM active write assist method for improved operational margins
US20090207650A1 (en) * 2008-02-18 2009-08-20 Braceras George M System and method for integrating dynamic leakage reduction with write-assisted sram architecture
US7679948B2 (en) * 2008-06-05 2010-03-16 Sun Microsystems, Inc. Write and read assist circuit for SRAM with power recycling
CN102105941A (zh) * 2008-08-01 2011-06-22 松下电器产业株式会社 半导体存储装置
US20100128541A1 (en) * 2008-11-21 2010-05-27 Russell Andrew C Integrated circuit having memory with configurable read/write operations and method therefor
CN102347070A (zh) * 2010-07-26 2012-02-08 台湾积体电路制造股份有限公司 电荷回收电路

Also Published As

Publication number Publication date
CN105788622A (zh) 2016-07-20
TWI578321B (zh) 2017-04-11
US9916874B2 (en) 2018-03-13
US10468075B2 (en) 2019-11-05
US20200051597A1 (en) 2020-02-13
US20180197582A1 (en) 2018-07-12
KR20160021006A (ko) 2016-02-24
KR101791728B1 (ko) 2017-10-30
TW201606775A (zh) 2016-02-16
US10789994B2 (en) 2020-09-29
US20160049182A1 (en) 2016-02-18

Similar Documents

Publication Publication Date Title
CN103226970B (zh) 用于双轨存储器中转换电能的方法及器件
CN102411984B (zh) 具有基于行的读和/或写辅助电路的存储单元
CN207250143U (zh) 存储器电路
JP4970630B1 (ja) ソフトエラーアップセット不感性を有する揮発性記憶素子
CN103123803B (zh) 半导体存储装置
CN102637448B (zh) 放大器感测
CN103700395B (zh) 存储器单元
US11264088B2 (en) Semiconductor memory with respective power voltages for memory cells
CN102486932A (zh) 写辅助电路
CN202275603U (zh) 用于存储器写操作的装置和芯片
CN103797538A (zh) 用于存储器单元上的选择性字线升压的设备
CN105788622B (zh) 存储器结构
CN102779549A (zh) Sram写辅助装置
CN105190760A (zh) 在存储器系统中并行地使用具有nmos通过门和pmos通过门两者的sram单元
CN104599700A (zh) 高密度存储器结构
CN101727973B (zh) 半导体存储器装置
US20230395160A1 (en) Floating data line circuit and method
CN101727954B (zh) 存储器装置及其提供电压供给的方法
CN103310831A (zh) 存储单元的写入操作中的信号跟踪
CN101790761A (zh) 泄漏减少的字线驱动器电路
TW201234371A (en) Memory circuits
CN103035278B (zh) 存储单元布局
US9208841B2 (en) Tracking circuit
DE102017103467B4 (de) Speichermakro und verfahren zu dessen betreibung
KR101887263B1 (ko) 정적 랜덤 액세스 메모리 셀 및 그 동작 방법

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant