CN103226970B - 用于双轨存储器中转换电能的方法及器件 - Google Patents

用于双轨存储器中转换电能的方法及器件 Download PDF

Info

Publication number
CN103226970B
CN103226970B CN201210202775.8A CN201210202775A CN103226970B CN 103226970 B CN103226970 B CN 103226970B CN 201210202775 A CN201210202775 A CN 201210202775A CN 103226970 B CN103226970 B CN 103226970B
Authority
CN
China
Prior art keywords
voltage
array
row
transistor
mos transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201210202775.8A
Other languages
English (en)
Other versions
CN103226970A (zh
Inventor
廖忠志
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN103226970A publication Critical patent/CN103226970A/zh
Application granted granted Critical
Publication of CN103226970B publication Critical patent/CN103226970B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G11C11/419—Read-write [R-W] circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Memories (AREA)
  • Static Random-Access Memory (AREA)

Abstract

本发明公开了一种存储器件，包括以行和列布置的位单元的阵列、多个互补位线对、多根电源线以及多个电压控制电路。阵列中的每列可通过相对应的互补位线对选择。每根电源线连接至相对应列中的位单元。电压控制电路相应地连接至阵列中的各列。响应于与相对应列对应的互补位线对的逻辑电平，每个电压控制电路被配置成设置所述多根电源线中的一根相对应电源线的电压电平。本发明还公开了用于双轨存储器中转换电能的方法及器件。

Description

用于双轨存储器中转换电能的方法及器件
技术领域
本发明涉及半导体技术领域，更具体地，涉及用于双轨存储器中转换电能的方法及器件。
背景技术
静态随机存取存储器(SRAM)是使用不需要刷新的双稳态电路存储数据位的一种易失性半导体存储器。存储器单元，例如，SRAM，由于其存储一个信息位可以被称为位单元，由两个交叉连接反相器的逻辑状态表示。存储器阵列包括以行和列布置的多个位单元。存储器阵列中的每个位单元通常包括与电源电压和参考(例如，地)电压的连接。位线上的逻辑信号控制从位单元的读取和向位单元的写入，字线控制位线与反相器的连接，否则字线是浮置的。位线可以连接至存储器阵列的一行中的位单元，不同的字线提供给不同的行。位线对可以连接至每一列位单元。对于位单元的读取操作，相对应的位线可以预充电至高(例如，至逻辑高值‘1’)，并且相对应的字线可以是有效的(asserted)。位线的最终值可以相当于存储在位单元的信息位的逻辑值。为了将‘1’写入位单元，可以将相对应的位线中的一个(可表示为BL，BL可用于表示位线)，设为‘1’，以及将另一位线(可表示为BLB，BLB可以用于表示位线)设为‘0’，并且可以使字线为有效。为了写入逻辑低值，替代地，BL和BLB可以分别被设为‘0’和‘1’，并且可以使字线为有效。位线对BL，BLB可以称为互补位线对。应当理解，虽然如此，BL和BLB的值不需是另一个的逻辑互补，例如，如在上述的读取操作中，BL和BLB都设为‘1’。
为了改善存储器的存取性能(例如，写入性能)，目前已经使用了双轨电源技术。在双轨电源方法中，电源电压CVDD(其可以表示“单元VDD”)可以提供给位单元。CVDD可以在一些情形下(例如对于第一类型的存储器操作)具有第一电压电平(例如，电源电压VDD)，并且可以在其他情形下(例如对于第二类型的存储器操作)具有第二电压电平。
发明内容
为了解决现有技术中所存在的问题，根据本发明的一个方面，提供了一种存储器件，包括：
以行和列布置的位单元的阵列；
多个互补位线对，所述阵列的每列可通过对应的互补位线对选择；
多根电源线，每根电源线连接至相对应列中的所述位单元；以及
多个电压控制电路，连接至所述阵列的各列，每个电压控制电路被配置成响应于与相对应列对应的互补位线对的逻辑电平，设置所述多根电源线中的一根相对应电源线的电压电平。
在可选实施方式中，所述位单元的阵列是静态随机存取存储器(SRAM)阵列。
在可选实施方式中，每个电压控制电路设置为与在相对应列一端的位单元相邻。
在可选实施方式中，所述多个电压控制电路是多个第一电压控制电路，所述器件进一步包括连接至所述阵列的各列的多个第二电压控制电路；其中所述多个第二电压控制电路中的每一个被配置成响应于与相对应列对应的互补位线对的逻辑电平，为所述多根电源线中的一根相对应电源线设置电压电平；其中所述多个第二电压控制电路中的每一个设置为与相对应列另一端部的位单元相邻。
在可选实施方式中，所述位单元的阵列是位单元的第一阵列，所述器件进一步包括以行和列布置的位单元的第二阵列，所述第一阵列和所述第二阵列具有相同的列数，所述第二阵列中的每一列可通过对应的互补位线对选择，每根电源线连接至在相对应列中的所述第二阵列的位单元；其中每个电压控制电路连接至所述第二阵列中的一列，并且所述第一阵列和所述第二阵列中的与每一相同电压控制电路连接的列相同；其中每个电压控制电路设置为与在相对应列一端的所述第二阵列的位单元相邻。
在可选实施方式中，每个电压控制电路可被配置成对于写入操作和读取操作选择性地在相对应的电源线处分别提供第一电压电平和第二电压电平，以存取所述位单元的阵列。
在可选实施方式中，每个电压控制电路连接至电源电压，并且所述第二电压电平实质上等于所述电源电压。
在可选实施方式中，每个电压控制电路包括：与非门NAND逻辑电路，包括连接至与相对应列对应的位线对中的相对应位线的第一输入节点和第二输入节点；以及第一PMOS晶体管，包括连接至所述NAND逻辑电路的输出节点的栅极，以及连接至电源电压的源极，以及连接至与相对应列对应的电源线的漏极。
在可选实施方式中，每个电压控制电路进一步包括NMOS晶体管，所述NMOS晶体管包括连接至与相对应列对应的电源线的源极以及连接至所述电源电压的漏极。
在可选实施方式中，每个电压控制电路的所述NMOS晶体管进一步包括连接至预定电压的栅极。
在可选实施方式中，所述预定电压是电源电压。
在可选实施方式中，每个电压控制电路的所述NMOS晶体管进一步包括连接至所述NAND逻辑电路的所述输出节点的栅极。
在可选实施方式中，每个电压控制电路进一步包括第二PMOS晶体管，所述第二PMOS晶体管包括连接至所述电源电压的源极，连接至与相对应列对应的电源线的漏极，以及连接至所述第二PMOS晶体管漏极的栅极。
在可选实施方式中，每个电压控制电路进一步包括：反相器，所述反相器具有连接至所述NAND逻辑电路的所述输出节点的输入节点；第一NMOS晶体管，包括连接至与相对应列对应的电源线的漏极，以及连接至所述NAND逻辑电路的所述输出节点的栅极；第二NMOS晶体管，包括连接至所述反相器的输出节点的栅极，连接至所述第一NMOS晶体管的源极的漏极，以及连接至地节点的源极；以及电容器，连接在所述第二NMOS晶体管的所述漏极和所述地节点之间。
在可选实施方式中，所述电容器由金属-绝缘体-金属(MIM)或者金属-氧化物-金属(MOM)结构形成。
在可选实施方式中，每个电压控制电路进一步包括：第一NMOS晶体管，包括连接至与相对应列对应的电源线的源极，以及连接至所述NAND逻辑电路的所述输出节点的栅极；第二NMOS晶体管，包括连接至与相对应列对应的位线对中的第一位线的栅极，以及连接至所述第一NMOS晶体管的所述源极的漏极；第三NMOS晶体管，包括连接至所述位线对中的第二位线的栅极，以及连接至所述第一NMOS晶体管的所述源极的漏极；以及第二PMOS晶体管，包括连接至所述第二NMOS晶体管和所述第三NMOS晶体管的源极的漏极，以及连接至地节点的栅极，以及连接至所述地节点的源极。
根据本发明的另一个方面，还提供了一种包括电源结构的存储器件，所述电源结构包括：
与非门NAND逻辑电路，包括第一输入节点和第二输入节点以及输出节点；
第一MOS晶体管，包括连接至所述NAND逻辑电路的所述输出节点的栅极，连接至电源电压的源极以及连接至电源线的漏极，所述第一MOS晶体管为PMOS晶体管；
第二MOS晶体管，包括连接至所述电源线的第一端，以及连接至所述电源电压的第二端；以及
调节器电路，连接至所述NAND逻辑电路的所述输出节点并且连接至所述电源线，所述调节器电路被配置成基于在所述NAND逻辑电路的所述输出节点的电压调节在所述电源线的电压特性。
在可选实施方式中，存储器件进一步包括：以行和列布置的位单元的阵列；以及配置成选择所述阵列中的相对应列的第一位线和第二位线；其中所述NAND逻辑电路的所述第一输入节点和所述第二输入节点分别连接至所述第一位线和第二位线。
在可选实施方式中，所述第二MOS晶体管是NMOS晶体管，并且所述第一端和所述第二端分别是源极端和漏极端，所述第二MOS晶体管进一步包括连接至所述电源电压的栅极。
在可选实施方式中，所述第二MOS晶体管是PMOS晶体管，并且所述第一端和所述第二端分别是源极端和漏极端，所述第二MOS晶体管进一步包括连接至所述第二MOS晶体管的所述漏极端的栅极。
在可选实施方式中，所述调节器电路包括：反相器，具有连接至所述NAND逻辑电路的所述输出节点的输入节点；第三MOS晶体管，包括连接至所述电源线的漏极，以及连接至所述NAND逻辑电路的所述输出节点的栅极，所述第三MOS晶体管为NMOS晶体管；第四MOS晶体管，包括连接至所述反相器的输出节点的栅极，连接至所述第三MOS晶体管的源极的漏极，以及连接至地节点的源极，所述第四MOS晶体管为NMOS晶体管；以及电容器，连接在所述第三MOS晶体管的所述漏极和预定电压之间。
在可选实施方式中，所述调节器电路包括：第三MOS晶体管，包括连接至所述电源线的漏极以及连接至所述NAND逻辑电路的所述输出节点的栅极，所述第三MOS晶体管为NMOS晶体管；第四MOS晶体管，包括连接至所述NAND逻辑电路的所述第一输入节点和所述第二输入节点中的一个的栅极，以及连接至所述第三MOS晶体管的源极的漏极，所述第四MOS晶体管为NMOS晶体管；第五MOS晶体管，包括连接至所述第一输入节点和所述第二输入节点中的另一个的栅极，以及连接至所述第三MOS晶体管的所述源极的漏极，所述第五MOS晶体管为NMOS晶体管；以及第六MOS晶体管，包括连接至所述第四MOS晶体管和所述第五MOS晶体管的源极的漏极，连接至地节点的栅极，以及连接至所述地节点的源极，所述第六MOS晶体管为PMOS晶体管。
根据本发明的又一个方面，还提供了一种为存储器阵列提供电源的方法，所述存储器阵列具有以多行和多列布置的多个存储单元，每列具有连接至所述列中的所述位单元的互补位线对，所述方法包括以下步骤：
响应于与所述多列中一列对应的位线对中具有高逻辑电平的位线以及所述位线对中具有低逻辑电平的另一位线，将连接至所述列的所述位单元的电源线的电压设置为第一电压电平；以及
响应于对所述位线对中具有所述高逻辑电平的两位线，将所述电源线的电压设置为第二电压电平。
附图说明
下面根据附图中元件进行的描述将使本发明变得更清楚，其中附图元件仅用于举例说明的目的并且不必按比例绘制。
图1是根据本发明的一些实施方式的静态随机存取存储器(SRAM)位单元的电路图。
图2A-图2C是根据各种实施方式的连接至电压控制电路的SRAM阵列的示意图。图2A：电压控制电路为SRAM阵列的各个列控制电压；图2B：用于SRAM阵列的每列的多个电压控制电路；图2C：电压控制电路为SRAM阵列的多列控制电压。
图3A-图3B是根据一些实施方式的电压控制电路的电路图。
图4是根据一些实施方式的调节器电路的电路图。
图5是根据一些实施方式的另一调节器电路的电路图。
图6是可根据一些实施方式使用的NAND电路的电路图。
图7是根据一些实施方式的SRAM阵列的一列连接电压控制电路的框图。
图8A-图8B是根据一些实施方式的SRAM位单元的布局的平面(俯视)图。图8A：定向为平行参考电压(如VSS)线的位线；图8B：定向为垂直VSS线的位线。
图9是根据一些实施方式的处理流程图。
具体实施方式
对于一些示例性实施例的描述旨在结合附图进行阅读，附图被认为是整个书面描述的一部分。除非另有说明，关于附接、连接或类似的术语，比如“连接的”和“互连的”，指两结构通过中间结构直接或者间接固定或者互相连接的关系，以及两者可移动或者严格的连接或者关联。同样地，除非以其他方式明确描述，关于电连接或类似的术语，例如，“耦合的”，“连接的”以及“互连的”指两结构通过中间结构直接或者间接的相互通信的关系。
图1是根据本发明的一些实施方式的静态随机存取存储器(SRAM)位单元的电路图。SRAM位单元100包括通过字线WL偏置的一对存取晶体管M5和M6并且分别提供对由电源线CVDD供电的交叉连接反相器102a和102b的存取。当在那些相对应晶体管的栅极端处的字线信号被置为高时，存取晶体管M5和M6分别将在位线BL和BLB上的信号传输给交叉连接反相器的节点。反相器102a包括上拉(PU)PMOS晶体管M1和下拉(PD)NMOS晶体管M2，并且反相器102b包括上拉PMOS晶体管M3和下拉NMOS晶体管M4。这种结构称为6T(6个晶体管)SRAM结构。位单元中的晶体管可以由平面金属氧化物半导体场效应晶体管(MOSFET)，绝缘体上硅(SOI)MOSFET，鳍式(3D)MOSFET，鳍式SOIMOSFET，多鳍式MOSFET，或者它们的一些组合形成。
图2A是根据一些实施方式的存储器的示意图。存储器200包括以行和列布置的位单元(例如SRAM位单元)的阵列205。在图2A表示的实例中，阵列205包括NR行和NC列，其第一行中的位单元表示为210-1-1，210-1-2等，并且第一列中的位单元表示为210-1-1，210-2-1等。行表示为215-1，215-2，...，215-NR并且列表示为220-1，220-2，...，220-NC。可以使用不同数量的行和列。位线对与每一列相关联。第i列中的位线表示为BL-i-a和BLB-i-a。阵列205的每列可通过相应的位线对选择。例如，为了读取列220-2和具体行中的位单元，位线BL-2-a和BLB-2-a可被预充电到高电平，并且此外用于该具体行的字线可以置为有效(为了图示方便字线没有在图2A中示出)。电源线连接至各列中的位单元。与列220-1，220-2等相对应的电源线被表示为CVDD-1-a，CVDD-2-a等。位线对(BL-1-a，BLB-1-a)，(BL-2-a，BLB-2-a)等可以相对应于图1中的位线(BL，BLB)，电源线CVDD-1-a，CVDD-2-a等可以相对应于图1中的电源线CVDD，如图1描绘的图2的阵列205中的单个位单元。
电压控制电路220-1，220-2，...，220-NC(共同为电压控制电路220)连接至阵列205的相对应列。连接至每列的电压控制电路被配置成：基于与该列相对应的位线对，控制与该列相对应的电源线的电压电平。每个电压控制电路连接至电源节点VDD。在双轨SRAM的实施中，电压控制电路220可以将用于各列的电源线(即在这些列中的位单元的电源线)控制为具有实质上等于VDD的第一电压电平(例如对于读取操作)或者控制为具有第二电压电平，例如小于VDD的电压电平(例如对于写入操作)。在一些实施方式中，对于写入操作提供小于VDD的电压电平(例如，小于VDD至少30mV)给位单元可支持各种写入辅助技术以改善写入性能。电压控制电路220的内部细节在下面进一步描述。
每个电压控制电路可设置为与在相对应列端部的位单元相邻，例如，与行215-1(如图2A中)或者行215-NR中的位单元相邻。每对相邻的电压控制电路之间的间隔可以实质上等于相邻列中的位单元之间的单元间距。例如，电压控制电路220-1和220-2之间的间隔可以实质上等于位单元210-1-1和210-1-2的间距。因此，电压控制电路可以有效使用空间并且在芯片面积方面占用相对较小的面积。在一些实施方式中，电压控制电路220可以嵌入SRAM阵列中。SRAM阵列中和电压控制电路中的半导体器件可以使用相同的制造工艺制造，例如，对于制造工艺中的N型轻掺杂漏极(NLDD)和P型轻掺杂漏极(PLDD)或者口袋掺杂(pocketdoping)步骤中使用相同的光刻掩模。嵌入的SRAM工艺通常包括逻辑部分和SRAM部分。逻辑部分典型地包括NLDD和PLDD，用于调节器件或者调整设置，例如，高阀值电压Vt(对应于第一掩模MASK-1和第一工艺Process-1)，标准电压Vt(对应于第二掩模MASK-2和第二工艺Process-2)等。关于SRAM部分，对于执行/备用以及读取/写入边缘优化，产品可以采用单独的SRAMLDD工艺。根据各种实施方式的电压控制电路可使用逻辑LDD工艺或者SRAMLDD工艺。
图2B是类似于器件200a但是具有连接至阵列205中每列的一对电压控制电路的存储器件200b的示意图。图2B中的各种元件与图2A中的元件类似，为了图示方便图2B中没有示出参考标号。对于列220-1，电压控制电路220a-1和220b-1基于位线BL-1-b和BLB-1-b的电压控制电源线CVDD-1-b的电压电平。
在SRAM操作中，在每个读取或者写入周期期间可以仅选择一行和部分列来读取或者写入。其他单元可以保持为备用或者“虚拟(dummy)”模式。例如，在一些实例中，如果列的总数NC为128，在写入周期可以仅大约32位改变状态(例如，从0变至1或者从1变至0)。被写入行中的其他位可以为虚拟读取模式，其中字线被导通(置为有效)并且位线BL，BLB预充电到高，但是没有数据改变状态或者作为输出提供。在各种实施方式中，基于列的电压控制电路为单个CVDD电压需求服务。在单行不同的列中，可提供不同的电压给写入位(降低的电压CVDD)，该写入位与经历虚拟读取的非选择位(电压可以是VDD或者更高)相对。
图2C是类似于器件200a但是具有连接至阵列205a的各个列以及连接至阵列205b的各个列的电压控制电路220的存储器件200c的示意图。图2C中的各种元件与图2A中的元件类似并且为了图示方便没有在图2C中示出。对于阵列205a和205b的列220-1，电压控制电路220-1和220-1基于位线BL-1-c和BLB-1-c的电压控制电源线CVDD-1的电压电平。置于阵列205a和205b之间的电压控制电路220可以降低成本(例如，由于电压控制电路的数量减少)并且有效使用空间以节省芯片面积。
图3A和图3B分别是根据一些实施方式的电压控制电路300a和300b的电路图。电压控制电路300a和300b可以为图2A-2C中示出的电压控制电路的实施实例。在图3A中，与非门NAND门310具有连接至位线BL和BLB的输入节点并且具有输出节点315。NAND门310可以是实施逻辑与非操作(NAND操作)的任何电路。这种NAND电路的一个实例在下面的图6中进一步描述。PMOS晶体管M7具有连接至节点315的栅极M7-G，连接至电源电压VDD的源极M7-S，以及连接至节点390a的漏极M7-D，节点390a是电压控制电路300a的输出节点并且可以是连接至位单元的电源线(例如，如图1中的电源线CVDD，如图2A中的电源线CVDD-1-a，等等)。NMOS晶体管M8具有连接至预定电压(例如，VDD)的栅极M8-G，连接至VDD的漏极M8-D，以及连接至节点390a的源极M8-S。
对于读取周期，BL和BLB都设为‘1’，并且在节点315的NAND输出为‘0’。PMOS晶体管M7导通(用作闭合的开关)并在其源极端和漏极端之间传导电流。在本实例中接高的NMOS晶体管M8也是导通的，但是相比于PMOS晶体管M7可能呈现出更大的对电流的阻抗。因此，这种情况下晶体管M7可以将节点390a充电至相当于(或者实质上相当于)VDD的电压。在读取周期期间，晶体管M8的漏极端和源极端可以为相同或者实质上相同的电压电平，因此在那些源极端和漏极端之间可以没有电流流动。
对于写入周期，位线(BL或者BLB)中的一个设为‘1’并且另一个设为‘0’。在节点315处的NAND门输出为‘1’，断开晶体管M7。NMOS晶体管M8是导通的，但是可提供电压降使节点390a具有小于VDD的电压，例如，大约VDD的70-90％。经过M8的电压降可与经过电阻器的电压降相似。假设M8表示电阻R1并且节点390a表示电阻R2。对于M8的电压降比率可以表示为R1/(R1+R2)。因而，剩余的电压降(即，对于节点390a)可以为VDD*(1-(R1))/(R1+R2)。因此，电源线CVDD(其可以为节点390a)用于写入操作的电压电平可以比用于读取操作的电压电平低，并且基于位线的电压选择电压电平。
在一些实施方式中，作为替代，晶体管M8的栅极可以连接至NAND门310的输出。在这种实例中，对于写入周期节点315处的NAND输出为‘1’，晶体管M8导通并且使电流在其漏极端和源极端之间流动。
可选的调节器电路320可调节节点390a的特性，例如，从读取周期期间在该节点的一个电压电平转换到写入周期期间的另一电压电平的转换速率。这种调节可以基于NAND门310的输出315。调节器320的细节在下面的图4和图5中进一步讨论。
图3B的电压控制电路300b在若干方面与图3A的电压控制电路300a类似，在此仅讨论区别。PMOS晶体管M9具有连接至电源电压VDD的源极M9-S，以及都连接至节点390b的漏极M9-D和栅极M9-G。节点390b可以为类似于图3A的节点390a的电源线CVDD。在一些实施方式中，栅极M9-G可以连接至预定电压(例如，在0.2*VDD到0.8*VDD的范围内)。这种预定电压可以给电路设计者提供自由度以调节M9的最终阻抗并因此控制CVDD电压电平。0.2*VDD的预定电压可相当于低阻抗设置，并且0.8*VDD的预定电压可以相当于高阻抗设置。
如上有关图3A描述的，对于读取周期，PMOS晶体管M7导通。节点390b被拉至VDD，PMOS晶体管M9截止。
对于写入周期，PMOS晶体管M7截止，导致PMOS晶体管M9部分导通。在该状态下，晶体管M9在其源极端和漏极端之间传导电流，并且电压降可使得节点390b处的电压低于VDD，例如，大约VDD的70-85％。电压控制电路300b在写入周期期间提供的CVDD电压电平可以低于由电压控制电路300a提供的CVDD电压电平。
图4是根据一些实施方式的调节器电路的电路图。调节器电路420可以为图3A-3B中稳压器320的实施实例。反相器430具有作为输入的节点315。NMOS晶体管M10具有连接至节点390的漏极M10-D，节点390可以为节点390a和390b。晶体管M10的栅极M10-G连接至节点315。NMOS晶体管M11具有连接至反相器430的输出431的栅极M11-G，连接至晶体管M10的源极M10-S的漏极M11-D，以及连接至参考电压节点(例如，地节点)的源极M11-S。电容器440连接在晶体管M10的源极M10-S和预定电压(可以为地电压)之间。电容器440可以由金属-绝缘体-金属(MIM)或者金属-氧化物-金属(MOM)结构形成并且可以为MOSFET电容器(例如，在相对大的有源区上的大栅电极/栅极介电层)。
可以结合图7理解调节器电路420的工作，图7示出了连接至SRAM阵列205的列220-j的电压控制电路220-j，其中j可以为1和NC之间的整数，包括1和NC。电压控制电路220-j基于位线BL和BLB控制电源线CVDD的电压电平。CVDD可以为具有总耦合电容Cmetal的金属电源线，总耦合电容Cmetal包括金属线电容，金属岛状物电容(metalislandcapacitance)，以及接触件与栅极的电容。金属线电容指CVDD线(例如整个列)和相邻位线BL，BLB之间的耦合电容。金属岛状物电容取决于CVDD线的金属层，即，无论CVDD线是在下面图8A-8B进一步讨论的金属-1层还是金属-2层。如果CVDD位于金属-1层之上的金属-2层，金属岛状物电容指M1岛状物和相邻的M1层之间的耦合电容。如果CVDD位于金属-1层，由于金属-1层可被直接连接至接触件并且连接至上拉(PU)晶体管的源极端，因此可以忽略金属岛状物电容。接触件至栅极的电容指PU源极接触件和CMOSFET器件的栅极之间的耦合电容。
电源线CVDD连接至上拉器件PU-1，PU-2，...，PU-NR。返回参照图1，由于PMOS晶体管可以将在位单元的数据存储节点处的电压拉高，因此PMOS晶体管M1和M3称为上拉(PU)晶体管。每个上拉器件PU-1，...，PU-NR可以为诸如M1的晶体管。PU-1可以对应于图1的晶体管M1，并且PU-2可以对应于图1的晶体管M3。金属电源线CVDD可具有电容C1，并且C1＝Cmetal+(CPU_S)(N_位)，其中CPU_S为每个PU器件的源极节点电容，所述PU器件包括源极-结电容，轻掺杂漏极(LDD)-栅极重叠电容，以及栅极-源极耦合电容；并且N位是连接至电源线的位单元的数量(在本实例中，N_位＝NR)。
在读取周期期间，节点315为低，并且NMOS晶体管M10截止。NMOS晶体管M11导通，通过提供接地的路径将电容器440放电。由于电容器440没有与节点390连接，因此调节器电路420不起作用。
可选的调节器电路420在写入周期期间提供具有电容C2的电容器440，电容C2与电容C1并联。在电容器440不与C1并联连接的情况下，与金属电源线相对应的电荷由Q＝C*V＝C1*CVDD给出。由于V＝Q/C，当提供并联连接的电容器440时，在写入周期期间节点390处的电势由Q/C＝C1*CVDD/(C1+C2)给出，其中(C1+C2)相对应于电容C1和C2的并联连接。因此，对于写入周期，CVDD乘以C1/(C1+C2)的比值，并且由于调节器电路420中的电容器440，在写入周期期间节点390处的电压降低。以这种方式，在节点390处的电压从读取周期期间的电压电平VDD转换至写入周期期间的低电压电平的转换可以加速。
图5是根据一些实施方式的另一种调节器电路的电路图。调节器电路520可以为图3A-3B中稳压器320的实施实例。NMOS晶体管M12具有连接至节点390的漏极M12-D，节点390可以为节点390a或者390b。晶体管M12的栅极M12-G连接至节点315。NMOS晶体管M13和M14具有连接至晶体管M12的源极M12-S的相应漏极M13-D和M14-D，并且具有分别连接至BL和BLB的栅极M13-G和M14-G。PMOS晶体管M15具有分别连接至晶体管M13的源极M13-S和晶体管M14的源极M14-S的漏极M15-D，并且具有都接地的栅极M15-G和源极M15-S。
可通过首先考虑如果没有调节器电路520会发生什么来理解调节器电路520的工作。假设节点390对于读取周期具有电压VDD并且对于写入周期具有电压CVDDwrite。回顾电源线CVDD(其可以为节点390)具有电容C1并且电荷、电容、电压以及电流由Q＝C*V＝I*t(其中I为放电电流并且t为放电时间)关联，因此其遵循ΔQ＝C1*ΔV＝C1*(VDD-CVDDwrite)＝IPU_leakage*t，其中IPU_leakage是流经图7的PU器件的电流。因此，没有调节器电路520，放电时间(用于读取周期的第一电压电平VDD和用于写入周期的低电压电平之间的CVDD转换时间)为t＝C1*(VDD-CVDDwrite)/IPU_leakage。
包括调节器电路520的情况下，在写入周期期间，电流Iregulator从节点390经晶体管M12(由于在写入周期期间节点315为低因此M12是导通的)，NMOS晶体管M13和M14中之一(由于在写入周期期间BL和BLB具有互补值M13和M14之一被保证是导通的)，以及PMOS晶体管M15(M15具有接低的栅极M15-G)流到地。在这种情况下，由调节器电路520提供另外的放电路径，因此总的放电电流＝IPU_leakage+Iregulator。那么ΔQ＝C1*ΔV＝C1*(VDD-CVDDwrite)＝(IPU_leakage+Iregulator)*t，并且t＝C1*(VDD-CVDDwrite)/(IPU_leakage+Iregulator)，该放电时间比前面没有调节器电路520情形下的放电时间短。因此，由于调节器电路520提供了附加的放电路径，所以减少了放电时间。如果存储器阵列进入休眠模式，晶体管M13和M14如下阻止不期望的电流泄漏。在休眠模式中，位线BL和BLB可以都降至低电压。结果，节点315(NAND门310的输出节点)为高，并且NMOS晶体管M12导通。在这种情况下，NMOS晶体管M13和M14截止或断开，并因此切断了电流泄漏路径。
根据仿真，在一些实例中，写入周期的电压CVDDwrite可以在0.55*VDD和0.75*VDD之间，并且质量可以取决于调节器电路中晶体管的特性，例如，宽度-长度比值以及阀值电压Vt。
图6是根据一些实施方式可以使用的NAND门逻辑电路310的电路图。如果BL为低并且BLB为高，那么PMOS晶体管M16截止并且NMOS晶体管M17导通，并且节点315被M17拉高。如果BL为高并且BLB为低，那么晶体管M16和M17分别是导通和截止的，并且节点315被M16拉高。如果BL和BLB都为高，那么NMOS晶体管M18和M19是导通的，并且节点315通过那些晶体管提供的接地的路径拉低。如果BL和BLB都为低，那么节点315被拉高，并且由于晶体管M18和M19是截止的因此没有接地的路径。各种其它NAND门电路也可以使用。
图8A-图8B是根据一些实施方式的SRAM位单元的布局的平面(顶视)图。在图8A的布局800a中，字线WL在第一金属层(例如，金属-1层)形成。电源线CVDD，位线BL和BLB，以及参考电压线VSS1和VSS2在第一金属层上的第二金属层(例如，金属-2层)形成。N阱810a以及P阱812a和814a如图8A中所示形成。在图8B的布局800b中，CVDD和位线BL，BLB在第一金属层(例如，金属-1层)形成。字线WL和参考电压线VSS1和VSS2在第一金属层上的第二金属层(例如，金属-2层)形成。N阱810b以及P阱812b和814b如图8B中所示形成。图8A和图8B中的CVDD线可由如上所述的电压控制电路控制。金属线816a和816b可分别形成在布局800a和800b中以提供电容器440。
本发明的实施方式可提供对各种类型SRAM的电源线的电压控制，SRAM包括单端口(SP)SRAM，两端口SRAM(SPSRAM作为写入端口，附加的级联NMOSFET形成读取端口)，双端口SRAM，以及基于一对交叉连接反相器的任何类型的SRAM。同样地，实施方式可以提供对所需的其它类型存储器的电压控制。
图9是根据一些实施方式的处理流程图。所述处理可以是给存储器阵列供电的方法。存储器阵列可以具有以行和列布置的多个存储单元，每列具有连接至该列中的位单元的互补位线对。在工艺900开始之后，在910响应于与多列中一列相对应的位线对中的具有高逻辑电平的一位线以及所述位线对中的具有低逻辑电平的另一位线，将连接至所述的位单元的电源线的电压被设置为第一电压电平。在920响应于所述位线对中具有高逻辑电平的两位线，将电源线的电压设置为第二电压电平。
在一些实施方式中，存储器件包括以行和列布置的位单元阵列，多个互补位线对，多个电源线，以及多个电压控制电路。阵列的每列可通过相对应的互补位线对选择。每个电源线连接至相对应列中的位单元。电压控制电路连接至阵列的各个列。每个电压控制电路被配置成，响应于与对应列相对应的互补位线对的逻辑电平，设置所述多条电源线中的对应电源线的电压电平。
在一些实施方式中，存储器的电源结构包括NAND逻辑电路，第一和第二金属氧化物半导体(MOS)晶体管，以及调节器电路。NAND逻辑电路包括第一和第二输入节点和输出节点。第一MOS晶体管包括连接至NAND门电路的输出节点的栅极，连接至电源电压的源极，以及连接至电源线的漏极。第一MOS晶体管可以为PMOS晶体管。第二MOS晶体管包括连接至电源线的第一端，以及连接至电源电压的第二端。调节器电路被连接至NAND电路的输出节点并且被连接至电源线。调节器电路被配置成基于NAND电路输出节点处的电压调节电源线处的电压特性。
在一些实施方式中，存储器阵列可以具有以行和列布置的多个存储器单元，每列具有连接至该列的互补位线对。连接至多列中一列的位单元的电源线的电压被设置为第一电压电平以响应于与所述列相对应的位线对中的具有高逻辑电平的一位线以及所述位线对中的具有低逻辑电平的另一位线。该电源线的电压被设置为第二电压电平以响应于所述位线对中的具有高逻辑电平的两位线。
尽管本文图示和描述了实例，由于本领域技术人员可在权利要求的等效范围内作各种修改和结构变化，因此实施方式不限于所描述和示出的细节。

Claims (13)

1.一种存储器件，包括：
以行和列布置的位单元的阵列；
多个互补位线对，所述阵列的每列可通过对应的互补位线对选择；
多根电源线，每根电源线连接至相对应列中的所述位单元；以及
多个电压控制电路，连接至所述阵列的各列，每个电压控制电路被配置成响应于与相对应列对应的互补位线对的逻辑电平，设置所述多根电源线中的一根相对应电源线的电压电平；
其中每个电压控制电路包括：
与非门NAND逻辑电路，包括连接至与相对应列对应的位线对中的相对应位线的第一输入节点和第二输入节点；以及
第一PMOS晶体管，包括连接至所述NAND逻辑电路的输出节点的栅极，以及连接至电源电压的源极，以及连接至与相对应列对应的电源线的漏极；
第二PMOS晶体管，所述第二PMOS晶体管包括连接至所述电源电压的源极，连接至与相对应列对应的电源线的漏极，以及连接至所述第二PMOS晶体管漏极的栅极；
其中每个电压控制电路包括：
第一NMOS晶体管，包括连接至与相对应列对应的电源线的漏极，以及连接至所述NAND逻辑电路的所述输出节点的栅极；
第二NMOS晶体管，包括连接至与相对应列对应的位线对中的第一位线的栅极，以及连接至所述第一NMOS晶体管的所述源极的漏极；
第三NMOS晶体管，包括连接至所述位线对中的第二位线的栅极，以及连接至所述第一NMOS晶体管的所述源极的漏极；以及
第三PMOS晶体管，包括连接至所述第二NMOS晶体管和所述第三NMOS晶体管的源极的漏极，以及连接至地节点的栅极，以及连接至所述地节点的源极。
2.如权利要求1所述的存储器件，其中所述位单元的阵列是静态随机存取存储器(SRAM)阵列。
3.如权利要求1所述的存储器件，其中每个电压控制电路设置为与在相对应列一端的位单元相邻。
4.如权利要求3所述的存储器件，其中所述多个电压控制电路是多个第一电压控制电路，所述器件进一步包括连接至所述阵列的各列的多个第二电压控制电路；
其中所述多个第二电压控制电路中的每一个被配置成响应于与相对应列对应的互补位线对的逻辑电平，为所述多根电源线中的一根相对应电源线设置电压电平；
其中所述多个第二电压控制电路中的每一个设置为与相对应列另一端部的位单元相邻。
5.如权利要求3所述的存储器件，其中所述位单元的阵列是位单元的第一阵列，所述器件进一步包括以行和列布置的位单元的第二阵列，所述第一阵列和所述第二阵列具有相同的列数，所述第二阵列中的每一列可通过对应的互补位线对选择，每根电源线连接至在相对应列中的所述第二阵列的位单元；
其中每个电压控制电路连接至所述第二阵列中的一列，并且所述第一阵列和所述第二阵列中的与每一相同电压控制电路连接的列相同；
其中每个电压控制电路设置为与在相对应列一端的所述第二阵列的位单元相邻。
6.如权利要求1所述的存储器件，其中每个电压控制电路可被配置成对于写入操作和读取操作选择性地在相对应的电源线处分别提供第一电压电平和第二电压电平，以存取所述位单元的阵列。
7.如权利要求6所述的存储器件，其中每个电压控制电路连接至电源电压，并且所述第二电压电平实质上等于所述电源电压。
8.一种包括电源结构的存储器件，所述电源结构包括：
与非门NAND逻辑电路，包括第一输入节点和第二输入节点以及输出节点；
第一MOS晶体管，包括连接至所述NAND逻辑电路的所述输出节点的栅极，连接至电源电压的源极以及连接至电源线的漏极，所述第一MOS晶体管为PMOS晶体管；
第二MOS晶体管，包括连接至所述电源线的第一端，以及连接至所述电源电压的第二端；以及
调节器电路，连接至所述NAND逻辑电路的所述输出节点并且连接至所述电源线，所述调节器电路被配置成基于在所述NAND逻辑电路的所述输出节点的电压调节在所述电源线的电压特性；
其中所述调节器电路包括：
第三MOS晶体管，包括连接至所述电源线的漏极以及连接至所述NAND逻辑电路的所述输出节点的栅极，所述第三MOS晶体管为NMOS晶体管；
第四MOS晶体管，包括连接至所述NAND逻辑电路的所述第一输入节点和所述第二输入节点中的一个的栅极，以及连接至所述第三MOS晶体管的源极的漏极，所述第四MOS晶体管为NMOS晶体管；
第五MOS晶体管，包括连接至所述第一输入节点和所述第二输入节点中的另一个的栅极，以及连接至所述第三MOS晶体管的所述源极的漏极，所述第五MOS晶体管为NMOS晶体管；以及
第六MOS晶体管，包括连接至所述第四MOS晶体管和所述第五MOS晶体管的源极的漏极，连接至地节点的栅极，以及连接至所述地节点的源极，所述第六MOS晶体管为PMOS晶体管。
9.如权利要求8所述的存储器件，进一步包括：
以行和列布置的位单元的阵列；以及
配置成选择所述阵列中的相对应列的第一位线和第二位线；
其中所述NAND逻辑电路的所述第一输入节点和所述第二输入节点分别连接至所述第一位线和第二位线。
10.如权利要求8所述的存储器件，其中所述第二MOS晶体管是NMOS晶体管，并且所述第一端和所述第二端分别是源极端和漏极端，所述第二MOS晶体管进一步包括连接至所述电源电压的栅极。
11.如权利要求8所述的存储器件，其中所述第二MOS晶体管是PMOS晶体管，并且所述第一端和所述第二端分别是源极端和漏极端，所述第二MOS晶体管进一步包括连接至所述第二MOS晶体管的所述漏极端的栅极。
12.如权利要求8所述的存储器件，其中所述调节器电路包括：
反相器，具有连接至所述NAND逻辑电路的所述输出节点的输入节点；
第三MOS晶体管，包括连接至所述电源线的漏极，以及连接至所述NAND逻辑电路的所述输出节点的栅极，所述第三MOS晶体管为NMOS晶体管；
第四MOS晶体管，包括连接至所述反相器的输出节点的栅极，连接至所述第三MOS晶体管的源极的漏极，以及连接至地节点的源极，所述第四MOS晶体管为NMOS晶体管；以及
电容器，连接在所述第三MOS晶体管的所述漏极和预定电压之间。
13.一种为存储器阵列提供电源的方法，所述存储器阵列具有以多行和多列布置的多个位单元，每列具有连接至所述列中的所述位单元的互补位线对，所述方法包括以下步骤：
响应于与所述多列中一列对应的位线对中具有高逻辑电平的位线以及所述位线对中具有低逻辑电平的另一位线，将连接至所述列的所述位单元的电源线的电压设置为第一电压电平；以及
响应于对所述位线对中具有所述高逻辑电平的两位线，将所述电源线的电压设置为第二电压电平；
连接NAND逻辑电路与第一输入节点和第二输入节点以及输出节点之间，并且，基于所述NAND逻辑电路的所述输出节点的电压，通过调节器电路调节所述电源线的电压特性，所述调节器电路包括：
第一NMOS晶体管，包括连接至与相对应列对应的电源线的漏极，以及连接至所述NAND逻辑电路的所述输出节点的栅极；
第二NMOS晶体管，包括连接至与相对应列对应的位线对中的第一位线的栅极，以及连接至所述第一NMOS晶体管的所述源极的漏极；
第三NMOS晶体管，包括连接至所述位线对中的第二位线的栅极，以及连接至所述第一NMOS晶体管的所述源极的漏极；以及
第三PMOS晶体管，包括连接至所述第二NMOS晶体管和所述第三NMOS晶体管的源极的漏极，以及连接至地节点的栅极，以及连接至所述地节点的源极。
CN201210202775.8A 2012-01-27 2012-06-15 用于双轨存储器中转换电能的方法及器件 Active CN103226970B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US13/359,663 US9007815B2 (en) 2012-01-27 2012-01-27 Method and apparatus for switching power in a dual rail memory
US13/359,663 2012-01-27

Publications (2)

Publication Number Publication Date
CN103226970A CN103226970A (zh) 2013-07-31
CN103226970B true CN103226970B (zh) 2016-04-06

Family

ID=48837386

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201210202775.8A Active CN103226970B (zh) 2012-01-27 2012-06-15 用于双轨存储器中转换电能的方法及器件

Country Status (2)

Country Link
US (2) US9007815B2 (zh)
CN (1) CN103226970B (zh)

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9508405B2 (en) * 2013-10-03 2016-11-29 Stmicroelectronics International N.V. Method and circuit to enable wide supply voltage difference in multi-supply memory
US8929130B1 (en) * 2013-11-12 2015-01-06 Taiwan Semiconductor Manufacturing Company Limited Two-port SRAM cell structure
KR102193468B1 (ko) 2014-04-04 2020-12-21 삼성전자주식회사 타이밍 마진을 적응적으로 보정하는 메모리 장치 및 이를 포함하는 집적 회로
US9916874B2 (en) * 2014-08-15 2018-03-13 Taiwan Semiconductor Manufacturing Company, Ltd. Memory architecture having first and second voltages
CN105719687B (zh) * 2014-12-01 2018-12-07 中芯国际集成电路制造(上海)有限公司 一种静态存储电路、静态存储单元及其制作方法
US9786685B2 (en) 2015-08-26 2017-10-10 Samsung Electronics Co., Ltd. Power gate switching system
KR20170026077A (ko) * 2015-08-26 2017-03-08 삼성전자주식회사 파워 게이트 스위칭 시스템
US10163470B2 (en) 2015-09-18 2018-12-25 Taiwan Semiconductor Manufacturing Company Ltd. Dual rail memory, memory macro and associated hybrid power supply method
US9666253B2 (en) 2015-09-18 2017-05-30 Taiwan Semiconductor Manufacturing Company Ltd. Dual rail memory, memory macro and associated hybrid power supply method
US10020048B2 (en) 2015-12-30 2018-07-10 Samsung Electronics Co., Ltd. Integrated circuit including embedded memory device for performing dual-transient word line assist using triple power source and device having the same
US10049727B2 (en) 2016-06-22 2018-08-14 Darryl G. Walker Semiconductor devices, circuits and methods for read and/or write assist of an SRAM circuit portion based on voltage detection and/or temperature detection circuits
US10163524B2 (en) 2016-06-22 2018-12-25 Darryl G. Walker Testing a semiconductor device including a voltage detection circuit and temperature detection circuit that can be used to generate read assist and/or write assist in an SRAM circuit portion and method therefor
DE102016125404B4 (de) * 2016-12-15 2024-10-17 Taiwan Semiconductor Manufacturing Co. Ltd. Dual-rail-speicher, speichermakro und zugehöriges hybrides stromversorgungsverfahren
CN109308920B (zh) * 2017-07-27 2020-11-13 中芯国际集成电路制造(上海)有限公司 静态随机存取存储器阵列的供电控制电路
US10249360B1 (en) * 2017-11-30 2019-04-02 National Tsing Hua University Method and circuit for generating a reference voltage in neuromorphic system
US10490235B2 (en) 2018-01-29 2019-11-26 Taiwan Semiconductor Manufacturing Co., Ltd. Differential read-only memory (ROM) device
US10867646B2 (en) 2018-03-28 2020-12-15 Taiwan Semiconductor Manufacturing Company, Ltd. Bit line logic circuits and methods
US11004480B2 (en) * 2019-01-21 2021-05-11 Mediatek Inc. Leakage current reduction in a dual rail device
CN110364210B (zh) * 2019-07-23 2021-01-29 北京智芯微电子科技有限公司 基于lut结构的双轨预充电and-nand单元
DE102020105669A1 (de) 2019-12-31 2021-07-01 Taiwan Semiconductor Manufacturing Co., Ltd. Integrierte schaltung
CN113129944A (zh) * 2019-12-31 2021-07-16 台湾积体电路制造股份有限公司 集成电路及其方法
CN113409843B (zh) * 2021-05-14 2023-05-16 成都华微电子科技股份有限公司 Sram动态阵列电源控制电路
US11955171B2 (en) 2021-09-15 2024-04-09 Mavagail Technology, LLC Integrated circuit device including an SRAM portion having end power select circuits

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6134180A (en) * 1998-08-04 2000-10-17 Samsung Electronics, Co., Ltd. Synchronous burst semiconductor memory device
CN102122700A (zh) * 2011-01-06 2011-07-13 上海新储集成电路有限公司 一种双轨相变存储器及其制备方法
CN102148056A (zh) * 2010-02-04 2011-08-10 台湾积体电路制造股份有限公司 静态随机存取内存宏及用以操作其的方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3252666B2 (ja) * 1995-08-14 2002-02-04 日本電気株式会社 半導体記憶装置
TWI259939B (en) * 2004-12-02 2006-08-11 Univ Nat Chiao Tung A power gating structure with concurrent data retention and intermediate modes
JP4912016B2 (ja) * 2005-05-23 2012-04-04 ルネサスエレクトロニクス株式会社 半導体記憶装置
JP4929668B2 (ja) * 2005-10-12 2012-05-09 富士通セミコンダクター株式会社 半導体メモリ
JP2007317316A (ja) * 2006-05-26 2007-12-06 Toshiba Corp 半導体記憶装置
US7548456B2 (en) * 2007-07-02 2009-06-16 Faraday Technology Corp. Combo memory cell
US7570537B2 (en) * 2007-07-12 2009-08-04 Sun Microsystems, Inc. Memory cells with power switch circuit for improved low voltage operation
US7738283B2 (en) * 2007-10-31 2010-06-15 International Business Machines Corporation Design structure for SRAM active write assist for improved operational margins
US7643357B2 (en) * 2008-02-18 2010-01-05 International Business Machines Corporation System and method for integrating dynamic leakage reduction with write-assisted SRAM architecture
US7733687B2 (en) * 2008-02-20 2010-06-08 Taiwan Semiconductor Manufacturing Company, Ltd. WAK devices in SRAM cells for improving VCCMIN
KR101488166B1 (ko) * 2008-03-26 2015-02-02 삼성전자주식회사 정적 메모리 장치 및 라이트 어시시트 기능을 구비하는에스램
KR101505554B1 (ko) * 2008-09-08 2015-03-25 삼성전자주식회사 반도체 메모리 장치 및 상기 반도체 메모리 장치의 동작 방법
US8004907B2 (en) * 2009-06-05 2011-08-23 Freescale Semiconductor, Inc. SRAM with read and write assist

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6134180A (en) * 1998-08-04 2000-10-17 Samsung Electronics, Co., Ltd. Synchronous burst semiconductor memory device
CN102148056A (zh) * 2010-02-04 2011-08-10 台湾积体电路制造股份有限公司 静态随机存取内存宏及用以操作其的方法
CN102122700A (zh) * 2011-01-06 2011-07-13 上海新储集成电路有限公司 一种双轨相变存储器及其制备方法

Also Published As

Publication number Publication date
US9916875B2 (en) 2018-03-13
CN103226970A (zh) 2013-07-31
US20130194859A1 (en) 2013-08-01
US20150194190A1 (en) 2015-07-09
US9007815B2 (en) 2015-04-14

Similar Documents

Publication Publication Date Title
CN103226970B (zh) 用于双轨存储器中转换电能的方法及器件
CN106409331B (zh) 具有带单元的存储器阵列
CN100412985C (zh) 半导体存储器件
US9305633B2 (en) SRAM cell and cell layout method
JP5225837B2 (ja) ロジックプロセスで埋め込まれたｄｒａｍのためのワード線ドライバ
US7773407B2 (en) 8T low leakage SRAM cell
US9236113B2 (en) Read assist for an SRAM using a word line suppression circuit
EP2428961A1 (en) Method for improving writability of SRAM memory
JP5076462B2 (ja) 半導体メモリデバイス
CN103151070B (zh) 用于FinFET SRAM阵列集成电路的方法和装置
CN1945739B (zh) 半导体存储器件
US7894280B2 (en) Asymmetrical SRAM cell with separate word lines
CN105321557A (zh) 存储器芯片和用于制造存储器芯片的布局设计
US8929130B1 (en) Two-port SRAM cell structure
CN101790762A (zh) Cmos静态随机存取存储器/只读存储器统一存储单元
TW201705136A (zh) 半導體裝置
CN109427391A (zh) 半导体存储器件、用于其的写入辅助电路及其控制方法
JP2014135398A (ja) 半導体記憶装置
CN102637689B (zh) 存储器边缘单元
US20100308419A1 (en) SRAM Cell with T-Shaped Contact
US7092309B2 (en) Standby mode SRAM design for power reduction
US10410684B2 (en) Memory device with oxide semiconductor static random access memory and method for operating the same
CN113140244B (zh) 静态随机存取存储器器件及其形成方法
US9202553B2 (en) Semiconductor storage device
CN105336372B (zh) Rom存储单元、存储阵列、存储器及读取方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant