CN1945739B - 半导体存储器件 - Google Patents

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Abstract

本发明提供一种半导体存储器件，在使用了小型化的晶体管的低功耗SRAM中，通过降低从漏电极流向衬底电极的漏电流和亚阈值漏电流，降低LSI电路整体的功耗，并且提高存储器单元的写入读出时的动作稳定性。并且，提供一种抑制因增加晶体管数量等造成的存储器单元的增加，抑制芯片面积的增大的技术。在使用具有BOX层的SOI或FD-SOI晶体管而构成的SRAM存储器单元中，通过控制驱动晶体管的BOX层下的阱电位，控制晶体管的阈值电压，使电流增加，从而能够实现存储器单元的稳定动作。

Description

半导体存储器件
技术领域
本发明涉及静态存储器(SRAM)电路被集成在半导体芯片上的半导体集成电路，尤其涉及增大SRAM集成电路装置的动作所需要的动作余量的结构。
背景技术
近年来，对半导体器件、例如SRAM电路等半导体器件，强烈要求高速化和低功耗化。
图32表示以往的SRAM存储器单元电路。此处，BLT和BLB是位线，WL是字线，Vdd是高电平电源线，Vss是接地电位线，201和202是用于对存储器单元进行存取的传输晶体管，203和204是为了保存存储器单元的数据而驱动存储节点的驱动晶体管，205和206是为了保存存储器单元的数据而提供电荷的负载晶体管，207和208是存储节点。
若要降低SRAM电路的功耗，使电源电压降低是最简单且效果最好的方法。
但是，在低电源电压下，晶体管的动作所需要的动作余量降低，动作变得不稳定。作为解决该问题的技术，在日本特开平11-39879号中公开了以下技术，即：控制构成SRAM单元的晶体管的衬底电位，实现写入时的高速化并降低读出时的功耗。另外，在日本特开2003-151277号中公开了一种电路技术，即：一个存储器单元使用具有两种Vth的晶体管，可以实现高速、低电压动作。此外，在日本特开2003-86713号中公开了以下技术，即：使构成SRAM存储器单元的晶体管的栅极宽度在连接于左右存储节点上的晶体管中为非对称，由此可以防止动作时的数据损坏，可以实现低电压动作。
发明内容
由于LSI(Large Scale Integrated circuit：大规模集成电路)的低功耗化和LSI中晶体管的小型化，LSI的电源电压降低。例如，在90nm工艺中，制造了以电源电压1.2V动作的LSI。在电源电压下降时，在SRAM电路中进行写入读出动作时的动作稳定性降低，动作将难以进行。在构成存储器单元的各个晶体管的驱动力即电流变化时，写入读出的稳定性及动作速度的各种性能将发生变化。
因此，如果能够适当控制构成存储器单元的各个晶体管的性能，则能够提高各种性能。并且，如果降低电源电压，则晶体管的驱动电流降低，从而电路的动作速度降低。为了抑制该动作速度的降低，采取降低晶体管的阈值电压(Vth)，即使电源电压降低也能够抑制动作电流的降低的方法。
但是，如果降低晶体管的Vth，则被称为亚阈值漏电流的、在截止的晶体管的源极-漏极之间流过的漏电流增加，存在非动作状态下的功耗增加的问题。在专利文献1的例子中公开了以下技术，即：通过控制SRAM存储器单元中的合适的晶体管的衬底电位，控制晶体管的性能，实现不动作时的低电力，在向n沟道型Bulk CMOS晶体管的背栅施加低于源电极的电压时，可以将晶体管的Vth控制得较高，可以抑制晶体管的亚阈值漏电流。
但是，在控制制造工艺为90nm或90nm以下的小型化的BulkCMOS晶体管的背栅时，被称为结漏电流的、从漏电极流向衬底电极的漏电流增加，亚阈值漏电流降低，但存在从晶体管整体上观察到的漏电流增加，导致无法降低电路整体的功耗的问题。
在专利文献2的例子中，增加构成一个存储器单元的晶体管的数量，并且使用具有两种Vth的晶体管，由此把存储器单元内的晶体管的驱动力适当地设定，提高存储器单元的写入读出时的动作稳定性。
但是，存储器单元因元件数量增加而变大，导致存储器单元面积增加。存储器电路要求安装尽量多的电容，因此存在难以使用面积增加的存储器单元的问题。
在专利文献3的例子中，使本来应对称的存储器单元内的晶体管的栅极宽度具有不对称性，由此将存储器单元内的晶体管的驱动力适当地设定来提高存储器单元具有的写入读出时的动作稳定性。
但是，由于改变了左右的栅极宽度，存储器单元失去对称性。在制造存储器单元时，利用可以反复配置大量相同的存储器单元这种规律性的高度和使用对称的存储器单元这种对称性的高度，制造高精度的存储器单元，但是由于对称性消失，存在该制造精度降低、性能降低的问题。并且，使用不同的栅极宽度，带来了存储器单元面积增大的问题，这变为与专利文献2的例子相同的面积增加的问题。
本发明所要解决的问题是，提供一种技术，在使用被小型化的晶体管的低功耗SRAM中，通过降低从漏电极流向衬底电极的漏电流和亚阈值漏电流，来降低LSI电路整体的功耗。
并且，提供一种提高存储器单元的写入读出时的动作稳定性的技术。
另外，提供一种抑制因增加晶体管数量等造成的存储器单元的增加，抑制芯片面积的增大的技术。
示出本发明的一个代表性例子如下。即，本发明的半导体存储器件的特征在于，包括静态式存储器单元，该静态式存储器单元具有存储数据的锁存部和传送上述数据的传送部，上述锁存部和上述传送部包括具有沟道部分借助于由绝缘膜构成的BOX层与衬底部分绝缘的SOI层的晶体管，在进行从上述存储器单元读出数据的动作时提供给设在上述BOX层下的阱层的电压与在进行向上述存储器单元写入的动作时提供给上述阱层的电压不同。
由此，通过用SOI晶体管构成静态式存储器单元，把各个晶体管的埋入氧化膜(BOX：Buried Oxide)层下侧的阱层的电位适当地控制，能够改变各个晶体管的电流，并提高SRAM的各种性能。阱层借助于BOX层与形成有晶体管的SOI层电绝缘，因此不会出现多余的漏电流的增加。
并且，本发明的半导体存储器件，作为静态式存储器单元发挥作用，包括多个SOI式晶体管，上述SOI式晶体管具有形成在半导体衬底上的由导电层构成的阱层；形成在上述阱层上的由绝缘膜构成的BOX层；形成在上述BOX层上的源极层、漏极层及夹在源极层和漏极层之间形成的沟道层；以及在上述沟道层上中介栅极绝缘膜形成的栅电极，所述半导体存储器件的特征在于，包括驱动晶体管对，其源电极连接在接地电位线上，由上述SOI式晶体管构成，具有第1导电型沟道；负载晶体管对，其源电极连接在成为比上述接地线的电位高的电位的第1电源线上，由通过漏电极与上述驱动晶体管连接的上述SOI式晶体管构成，具有第2导电型沟道；以及传输晶体管对，连接在用于对上述存储器单元进行存取的位线和保存信息的存储节点之间，由上述SOI式晶体管构成，具有第1导电型沟道，形成有上述驱动晶体管对的一者的阱层和形成有上述传输晶体管对的一者的阱层设在相同的第1阱层上，上述负载晶体管对的一者和上述负载晶体管对的另一者设在相同的第2阱层上，上述第1阱层和上述第2阱层相互电分离。
由此，如果适当地形成阱触点，则存储器单元面积也不会增加。
另外，本发明的半导体存储器件，作为存储器单元阵列发挥作用，包括多个晶体管地形成的静态式存储器单元排列在列方向和行方向上，其特征在于，包括多个用于对上述存储器单元进行存取的位线；第1阱层，在与上述多个位线中的一个连接的构成多个存储器单元的同一列内形成的各个晶体管为相同设置；以及第2阱层，在与上述多个位线中的其他线连接的构成多个存储器单元的同一列内形成的各个晶体管为相同设置，上述第1阱层的电位被控制为与上述第2阱层的电位不同的电位。
由此，通过向存储器内的特定节点选择性地施加两种电压的电源，可以改变晶体管的电流来提高各种性能。
根据本发明，可以实现晶体管动作的高速化和漏电流的降低，因此SRAM电路的动作特性能够得到提高。
附图说明
图1是本发明所应用的SRAM存储器单元的电路结构的概略图。
图2是本发明所应用的SRAM内的阱节点的电压关系的图。
图3是在本发明中使用的晶体管结构的剖面的概略图。
图4是表示在本发明中使用的晶体管的等效电路的图。
图5是本发明所应用的SRAM存储器单元的布局的概略图。
图6是本发明所应用的SRAM存储器单元的剖面图。
图7是本发明所应用的SRAM存储器单元的剖面图。
图8是控制本发明所应用的SRAM的阱节点的电路的概略图。
图9是本发明所应用的SRAM的控制电路的概略图。
图10是本发明所应用的SRAM的字线驱动器的概略图。
图11是本发明所应用的SRAM的字线驱动器的概略图。
图12是表示本发明所应用的SRAM内的各个节点的电位变化的图。
图13是表示本发明所应用的SRAM内的阱节点的电压关系的图。
图14是本发明所应用的SRAM存储器单元的电路结构的概略图。
图15是表示本发明所应用的SRAM内的各个节点的电位变化的图。
图16是表示本发明所应用的SRAM内的各个节点的电位变化的图。
图17是本发明所应用的SRAM存储器单元的电路结构的概略图。
图18是表示本发明所应用的SRAM内的各个节点的电位变化的图。
图19是本发明所应用的SRAM存储器单元的布局的概略图。
图20是表示本发明所应用的SRAM内的阱节点的电压关系的图。
图21是控制本发明所应用的SRAM的阱节点的电路的概略图。
图22是本发明所应用的SRAM存储器单元的电路结构的概略图。
图23是表示本发明所应用的SRAM内的各个节点的电位变化的图。
图24是本发明所应用的SRAM存储器单元的布局的概略图。
图25是本发明所应用的SRAM存储器单元的剖面图。
图26是控制本发明所应用的SRAM的阱节点的电路的概略图。
图27是表示本发明所应用的SRAM内的各个节点的电压关系的图。
图28是表示本发明所应用的SRAM内的阱节点的电压关系的图。
图29是表示本发明所应用的SRAM内的各个节点的电位变化的图。
图30是表示本发明所应用的SRAM内的阱节点的电压关系的图。
图31是表示膜厚和对阱节点的施加电压的关系的图。
图32是以往的SRAM存储器单元的电路结构的概略图。
图33是安装本发明所应用的SRAM的系统LSI的概略图。
具体实施方式
以下，使用附图详细说明本发明。
(实施例1)
图1表示使用了本发明的SRAM电路的电路图。在图1中，[n]表示在第n列中相同，同样[n+1]表示在第n+1列中相同。以后，在不需要通过列进行特别区分的情况下去掉[]进行表述，对每列具有特征的加上[]进行说明。在图1中，BLT和BLB表示位线，WL表示字线，Vdd表示高电平的电源线；Vss表示接地电位线，NT和NB表示存储数据的数据保存节点，TR1和TR2表示连接位线和数据保存节点的传输晶体管，DR1和DR2表示将数据保存节点驱动为低电平的驱动晶体管，LD1和LD2表示向数据保存节点提供电荷的负载晶体管，VBN[n]表示第n列的存储器单元内的nMOS晶体管的阱节点全部连接的节点，VBP[n]表示第n列的存储器单元内的pMOS晶体管的阱节点全部连接的节点。例如，Vdd为1.2V、Vss为0V的电位。本实施例是最适合于使用了一般被称为横长单元的在字线方向较长的长方形存储器单元的SRAM电路的电路结构的例子。横长单元通过在字线方向交替地反复排列在与字线垂直的方向较长的n阱和p阱，形成存储器单元的形状在字线方向较长的长方形状结构。根据该单元形状，VBN[k]和VBP[k]被配置成为在与WL垂直、即与位线平行的方向延伸。
图3表示在图1所示电路中使用的晶体管的剖面的概略图。此处使用的晶体管是沟道部分借助于BOX层与衬底部分绝缘的SOI晶体管。在图3中，1表示栅极，2表示漏极，3表示源极，4表示BOX层下的阱层，5表示支撑衬底，6表示埋入氧化膜(BOX)层，7表示元件分离区域。该晶体管形成为全耗尽型SOI(FD-SOI：FullyDepleted SOI)晶体管结构，通过控制阱层的电位，与控制Bulk CMOS晶体管的背栅电位时相同，可以控制晶体管的Vth。特别是BOX层的厚度越薄，改变阱层电位时的Vth的变化越大。在本发明中，特别假设埋入氧化膜的膜厚为20nm以下的约10nm。但是，在埋入氧化膜的膜厚为20nm以上的SOI晶体管中，虽然改变阱层电位时的Vth的变化程度减小，但可以获得相同的Vth控制效果。并且，阱层借助于作为绝缘膜的BOX层与晶体管的源极和漏极等的扩散层分离，因此，即使改变阱的电位，电流也不会在阱和扩散层之间流过。
图4表示图3所示晶体管结构的等效电路。1表示栅极，2表示漏极，3表示源极，4表示阱，阱和晶体管的背栅借助于基于BOX层的电容而分离。在图1中采用这种结构的晶体管。
图2表示各列的阱电位的变化。VBN[n]和VBP[n]表示被存取的列的阱节点的电位，VBN[n+1]和VBP[n+1]表示未被存取的列的阱节点的电位。在SRAM中一般进行列选择存取，因此此处示出被存取的列和未被存取的列的电位。在不进行列选择存取，而进行了所有列的存取的情况下，所有列的阱节点的电位与利用VBN[n]和VBP[n]表示的电位相同。在进行读出时以及未被存取时，nMOS的阱节点和pMOS的阱节点的电位均被控制为低电平。此外，在进行写入时，nMOS和pMOS的阱节点的电位被控制为高电平。
在图32所示的存储器单元中，说明在存储节点207存储有低位数据、在存储节点208存储有高位数据时的读出动作。在进行读出时，位线BLT和BLB被预充电为高电位。在预充电结束后，字线WL成为高电位，从而传输晶体管201和202导通，成为高电位的位线BLT的电荷从传输晶体管201通过存储节点207、驱动晶体管203被放电，在BLT的电位成为可以通过传感器放大器放大的水平的时刻，起动未图示但与位线连接的传感器放大器，存储器单元的数据被放大并被输出。此处，注重于位线的电荷被放电的路径，存储节点207在读出动作开始之前为低电平的0V，但在读出动作开始后，存储节点207成为利用传输晶体管201和驱动晶体管203电阻划分位线BLT和Vss之间的状态，因此存储节点207的电位成为0.3V等正电位。此时，在该电位升高时，栅极连接在存储节点207上的nMOS晶体管的电导升高，并且栅极连接在存储节点207上的pMOS晶体管的电导降低，因此原来是高电平的存储节点208的电位降低。另外，该存储节点208的电位上升被反馈给存储节点207，通过该反复动作，存储在存储器单元中的数据被破坏。在普通存储器单元中，被设计为取驱动晶体管的电导和传输晶体管的电导之比为1.5等较大的值，在存储于存储器单元中的数据被破坏之前，存储节点207的电位不会上升。
但是，由于近年来的晶体管制造工艺的小型化，出现晶体管性能的离散性变大的趋势，制造低于设计时的电导比的存储器单元，存在读出时的动作稳定性降低的趋势。并且，在为了低功耗而降低电源电压时，利用栅极连接在存储节点207上的nMOS晶体管和pMOS晶体管构成的反相器的逻辑阈值电压降低，容易产生破坏数据的反馈，因此读出时的动作稳定性降低。
在图1所示的本发明的电路中，同样考虑在存储节点NT存储有低位数据、在存储节点NB存储有高位数据时的读出动作，进行与图32所示大致相同的动作。其中，负载晶体管LD1和LD2的阱电位为低电位，因此与以往的晶体管状态相比，形成为LD1和LD2的Vth较低的状态，负载晶体管的驱动力即电导增大。驱动晶体管DR2的阱电位与源极电位相同，因此利用负载晶体管LD2和驱动晶体管DR2构成的反相器的逻辑阈值电压，与负载晶体管LD2的阱电位为高电平状态时相比处于较高电平的状态。因此，在存储节点NT的电位上升的情况下，也处于不易产生破坏数据的反馈的状态。
这样，负载晶体管的阱电位为低电平的状态是读出时的动作稳定性较高、即读出动作的余量较高的状态，适合于相对离散性较强且低电压的动作。另外，在本发明中，在向pMOS晶体管的阱电位施加了低电位的情况下，利用绝缘膜使电流不从阱流向扩散层，因此能够适用于使0.5V或0.5V以上的PN结导通的高电压，且不会产生功耗的增加。
在图32所示的存储器单元中，说明在存储节点207存储有高位数据、在存储节点208存储有低位数据时写入相反的数据时的动作。把位线BLT设为低电平，把位线BLB设为高电平，并且把字线电位设为“H”电平，使传输晶体管导通。存储节点207的电荷通过传输晶体管201被放电，存储节点207的电位从高电平降低。在207的电位低于由负载晶体管206和驱动晶体管204构成的反相器的逻辑阈值时，原来是低电平的存储节点208的电位上升，存储节点之间的反馈也发挥作用，新数据被写入存储器单元。
这样，在SRAM存储器单元中，利用传输晶体管将高电平的存储节点的电荷放电来进行写入，但在通过传输晶体管将电荷放电的同时，从负载晶体管提供电荷，因此为了结束写入动作，传输晶体管需要抽取超过负载晶体管供给的电荷。因此，在负载晶体管的电导变大时，写入需要的时间变长，而且在由于离散性等原因大得超出设计值的情况下，有时无法进行写入。为了对这些进行补偿，需要减小负载晶体管的电导、或增大传输晶体管的电导。
在本实施例中，按照与以往相同的动作进行向存储器单元写入新数据。在图1所示电路中进行写入的列中，负载晶体管LD1和LD2的阱电位被控制得较高，与未存取时或进行读出时相比，负载晶体管的Vth上升，驱动力降低。同时，存储器单元中的nMOS晶体管的阱电位被控制得较高，nMOS晶体管的Vth降低，驱动力提高。因此，随着传输晶体管的驱动力提高，用于将电流保持在高电平的负载晶体管的驱动力降低，因此容易进行写入动作，其中，上述电流是使在写入前的状态下曾是高电平的存储保存节点的电位下降的电流。即，写入时的动作余量增加，适合于相对离散性较强且低电压的动作。另外，在本发明中，在对nMOS晶体管的阱电位施加了较高电位的情况下，利用绝缘膜使电流不会从阱流向扩散层，因此能够适用于使0.5V或0.5V以上的PN结导通的高电压，而不会产生功耗的增加。
如上所述，通过在写入和读出的各种动作中适当改变构成存储器单元的晶体管的阱电位，可以增加写入和读出动作的各自的动作余量，能够进行适用于相对离散性较强且以低电压动作的存储器单元的动作。
图5表示该存储器单元的布局图。在图5中，TR1和TR2表示传输晶体管，DR1和DR2表示驱动晶体管，LD1和LD2表示负载晶体管，Gate表示构成晶体管的栅电极的聚硅层，Diffusion表示扩散层，Contact表示用于连接扩散层、聚硅层及金属布线的触点，Well表示晶体管的阱层，用虚线包围的范围表示一个存储器单元。在图5中描绘出在同一列上排列的3个存储器单元。在同一列上排列的存储器单元的nMOS和pMOS晶体管的阱层相连接，并被控制为相同电位。另外，与相邻列的晶体管之间阱层相分离，并被控制为不同电位。该存储器单元是一般被称为横长单元的具有在字线方向较长的长方形形状的存储器单元。横长单元通过在字线方向交替地反复排列在与字线垂直的方向较长的n阱和p阱，形成存储器单元的形状在字线方向较长的长方形状结构。根据该单元形状，横长单元的SRAM电路图如图1所示，VBN[k]和VBP[k]形成为在与字线WL垂直、即与位线平行的方向延伸的结构。
图6表示沿图5中的A-A’切断时的剖面概况。在图6中，11表示栅电极，12表示触点，13表示元件分离层，14表示栅绝缘膜层，15表示SOI层，16表示BOX膜，17表示阱层，18表示支撑衬底。形成有沟道的SOI层借助于埋入氧化膜与阱层绝缘。由此，即使对阱层施加Bulk CMOS晶体管的正向偏置，电流也不会从阱流向源电极。另外，SOI层和阱层借助于元件分离层与相邻晶体管分离。
图7表示沿图5中的B-B’切断时的剖面概况。在图7中，11表示栅电极，12表示触点，13表示元件分离层，15表示SOI层，16表示BOX膜，17表示阱层，18表示支撑衬底，19表示扩散层。在同一列上排列的晶体管的阱相连接，并且形成为被控制为相同电位的结构。
图8表示进行图2记载的阱电位的控制的电路图。在图8中，VBN[4n]～VBN[4n+2]表示各列的nMOS晶体管的阱电极，VBP[4n]～VBP[4n+2]表示各列的pMOS晶体管的阱电极，DRV1表示驱动阱电位的驱动电路，ys[0]～ys[3]表示用于选择列的列选择信号，bwen[n]表示向该列进行写入的写入信号。对根据列选择信号和列写入信号选定的列进行写入，在图8的电路中，各个信号的逻辑积被输入到阱节点，在进行写入时，nMOS和pMOS的阱电位被控制得较高，在不进行写入时，nMOS和pMOS的阱电位被控制得较低，可以进行图2记载的电位控制。
图9表示驱动阱节点的电路DRV1的最末段的反相器电路的一例。在图9中，Vdd和Vss表示电源节点，in表示输入信号，Vbn表示该反相器电路的输出。在本实施例中，在相应的列未被选择时，对in施加高电位，在对相应的列进行写入时，in的电位成为低电平。由此，输出Vbn成为高电平，使写入特性提高。图9所示电路中的pMOS晶体管的阱节点与栅极连接，in的电位从高变为低时，pMOS晶体管的阱节点电位成为低电平，Vth降低，驱动力提高，可以使将要驱动的存储器单元列的阱节点的电位快速变成高电位。
另外，nMOS晶体管的阱节点也与栅电极连接，可以使相应存储器单元列的阱电位快速变为低电位。在动作速度不重要的情况下，也可以将各自的阱电位连接源极电位。并且，在亚阈值漏电流不成为问题的情况下，把nMOS晶体管的阱设为Vdd，使pMOS晶体管的阱连接Vss，使各个晶体管的Vth经常处于较低状态，也可以提高动作速度。并且，在只将输出即存储器单元内的阱节点设为高的速度比较重要、设为低的速度也可以变慢的情况下，只将pMOS的阱节点连接栅电极和Vss，也可以实现高速化。
图10表示控制该SRAM电路的字线的电路的一例。在图10中，MC表示存储器单元，WL表示字线，WDR表示字线驱动器，xa和xb表示将地址解码后的信号。在该电路结构中，利用xa和xb选定的一个字线通过字线驱动器电路变为高电平，并且在存储器单元中进行存取。
图11表示图10中的字线驱动器电路的一例。该电路由被输入xa和xb的NAND电路、和把其输出的反转信号作为字线电位输出的反相器电路构成，在xa和xb这两者都为高电平的情况下，把字线电位设为高电平。通常，存储器单元的动作速度受字线的起动时间的影响较大。因此，如果加快使字线从低变为高的路径，则可以大大提高存储器的动作速度。在该电路中，NAND电路中的nMOS晶体管和反相器电路中的pMOS晶体管的阱节点分别与栅电极连接。因此，各个晶体管在导通时Vth降低，驱动力增加，动作速度增大。在字线电位从低变为高时，NAND电路中的nMOS晶体管两者导通，进而反相器电路的pMOS晶体管导通，这样通过连接阱节点和栅极节点，可以提高改变字线电位的速度，有助于存储器整体的高速化。并且，在动作速度的提高不重要的情况下，也可以将各自的阱电位与源极电位连接。并且，在亚阈值漏电流不成为问题的情况下，把nMOS晶体管的阱设为Vdd，使pMOS晶体管的阱与Vss连接，使各个晶体管的Vth始终处于低状态，也能够提高动作速度。
图12表示使用了该实施例的电路的电路各部分的动作电压的变化。在图12中，CK表示时钟信号，WL表示字线，BLT和BLB表示位线，VBN和VBP表示被存取的存储器单元内的晶体管的阱节点，NT和NB表示被存取的存储器单元内的存储保存节点，Write和Read表示写入和读出动作。在写入时，与时钟信号的上升同时，被写入到存储器单元的数据被输入到位线上。并且，大致同时将阱电位控制为最适合于写入动作的电位。此处，字线电位从低上升为高，存储器单元内的存储节点电位反转，新数据被写入存储器单元。在读出时，通过时钟信号的起动，字线电位变高。由此，数据保存节点的数据被输出到位线，并进行读出。
图33表示使用了本发明的SRAM存储器的SoC(System-on-aChip)的例子。SoC由作为CPU核(Core)的CPU、具有其他特定功能的电路单元PERI、和被各种电路存取的容量较大的存储器RAM构成。并且，在CPU核中安装了高速缓冲存储器CACHE。本发明的SRAM存储器可以用作SoC的大容量存储器和高速缓冲存储器。
(实施例2)
图13表示使用了本发明的SRAM存储器单元的阱电位的控制方法的一例。另外，在以后的实施例中，对与第1实施例相同的部分使用相同标号，只说明不同的部分。该存储器单元的晶体管电平的电路结构形成为与图1相同的电路。在图13中，与图2所示阱状态不同的是，在不对存储器进行存取的No access的状态下，pMOS的阱电位为高电平。在未被存取的状态、特别是被称为待机状态的、存储器单元保存数据但不进行存取的状态下，有时存储器单元的漏电流成为问题。该情况下，在pMOS的阱电位变为低电平时，pMOS的Vth处于下降状态，有大漏电流流过。在图13所示状态下，pMOS的阱电位为高电平，pMOS的Vth不会下降，漏电流被抑制得低。
(实施例3)
图14表示使用了本发明的SRAM电路的电路图。在本实施例中，与实施例1不同，存储器单元内的nMOS晶体管的阱节点，在存储器单元内的左侧、即从位线BLT到VSS串联连接的nMOS，和在存储器单元内的右侧、即从位线BLB到VSS串联连接的nMOS中，分别形成为节点VBN1和VBN2。存储器单元的布局与图5所示相同，但由于左右的nMOS的阱节点已经分别连接，因此不需要变更存储器单元的布局。
图15表示使用了本实施例的电路的电路各部分的动作波形。与实施例1不同的是VBN1和VBN2在写入时被控制为不同的电位。在图15中，在写入时，VBN1保持低电位状态，VBN2被控制为高电位。这是因为同被输入写入数据的位线电位存在关系，在BLT被输入高位数据、BLB被输入低位数据的情况下，形成为图15所示的电位关系，VBN1被控制为低电位，VBN2被控制为高电位。此处考虑向SRAM存储器单元写入数据时的动作。如在实施例1的说明中描述的那样，向SRAM写入数据的动作，通过使电流经过传输晶体管流过，将保存高位数据的存储保存节点的电位设为低电位而实现的。在BLB被输入低位数据时，如果通过传输晶体管TR2使得流过较大的电流，则可以改善写入特性。此处，TR2的阱节点是VBN2，因此如果把VBN2的电位控制得高，则可以提高传输晶体管TR2的驱动力，改善写入特性。此处虽未图示，但在向BLT输入低位数据时，当然VBN1被控制得高，使写入特性得到改善。
图16表示用于实现图15所示波形的控制电路的电路图。D表示为了写入而输入的数据信号。D值被输入位线BLT和BLB，并且阱电位VBN1和VBN2可以控制为不同的电位。如果采取该结构，则将要控制的阱减少，因此充放电的电荷的量减小，可以将写入时的动作特性保持为相同水平，并且降低功耗。
(实施例4)
图17表示使用了本发明的SRAM电路的电路图。在本实施例中，形成为在实施例3中分别进行存储器单元内的左右pMOS的阱节点的控制的结构。
图18表示使用了本实施例的电路时的电路各部分的动作波形。与实施例3不同，在写入时除VBN1和VBN2外，VBP1和VBP2也被控制为不同电位。在图18中，在写入时，VBN1和VBP1保持低电位，VBN2和VBP2被控制为高电位。这是因为同被输入写入数据的位线电位存在关系，在BLT被输入高位数据、BLB被输入低位数据的情况下，形成为图18所示的电位关系，VBN1和VBP1被控制为低电位，VBN2和VBP2被控制为高电位。
此处，考虑向SRAM存储器单元写入数据时的动作。如在实施例1的说明中描述的那样，向SRAM写入数据的动作，是通过使电流经由传输晶体管流过，将保存高位数据的存储保存节点的电位设为低电位来实现的。在BLB被输入低位数据时，如果通过传输晶体管TR2使大电流流过，并且降低在向存储保存节点NB提供电荷的负载晶体管LD2的驱动能力，则存储保存节点NB的电位容易从高变为低，改善写入特性。此处，TR2的阱节点是VBN2，因此如果把VBN2的电位控制得较高，则可以提高传输晶体管TR2的驱动力，写入特性得到改善。另外，LD2的阱节点是VBP2，因此如果把VBP2的电位控制得较高，则负载晶体管LD2的驱动力下降，可以改善写入特性。此处虽未图示，但在向BLT写入低位数据时，当然VBN1和VBP1的电位被控制得较高，改善写入特性。
图19表示可以实现本实施例的控制的存储器单元阵列。与表示在实施例1中使用的存储器单元阵列的图5的不同之处是，负载晶体管的阱节点被划分为两部分，可以分别进行控制。
如果采取该结构，则将要控制的阱减少，因此充放电的电荷的量减小，可以将写入时的动作特性保持为相同水平，并且降低功耗。另外，写入动作是通过把高电平的存储节点电位设为低电平来执行的，此时原来是低电位的存储保存节点的电位需要充电为高电平。把该存储保存节点充电为高电平的是漏电极连接在该节点上的负载晶体管的作用。
即，如上所述，在进行把存储保存节点NB的电位从高变为低的写入时，需要把存储保存节点NT的电位从低位充电为高位，这通过负载晶体管LD1的电流来执行。在LD1和LD2的阱电位被控制为相同电位时，LD1的驱动力也下降，因此把存储保存节点NT的电位设为高电平需要花费时间。这在写入时间严格的条件下，有可能成为降低动作速度的原因。但是，如果形成图17所示的结构，则负载晶体管LD1的Vth降低，把低电位的存储保持降低的电位设为高电平所需要的时间被缩短，可以使动作速度提高。
(实施例5)
图20表示使用了本发明的SRAM存储器单元的阱电位的控制方法的一例。在图20中与实施例1不同，追加了被称为Stand-by的待机模式的状态。在该状态下，形成为在存储器单元中需要保存数据但不进行存取的状态，降低晶体管的漏电流是为了减小总体电力的需要。在待机状态下，nMOS的阱电位被控制为负电位即-0.5V，pMOS的阱电位被控制为比高的电源电压Vdd还要高的1.5V。在该状态下，nMOS和pMOS的Vth，被控制得比各自的阱电位被控制为与源极电位相同的电位时还高，被称为亚阈值漏电流的、在源极-漏极之间流过的漏电流能够大大降低。此处，作为nMOS的阱电位列举了-0.5V的例子，作为pMOS的阱电位列举了1.5V的例子，但也可以把nMOS的阱电位设为低于-0.5V的电位、把pMOS的阱电位设为高于1.5V的电位，以便进一步改变Vth。
图21表示用于实现图20所示电位状态的SRAM电路结构的电路图。在图21中，Vssd表示控制存储器单元内的晶体管的阱电位的驱动电路的低电平侧电源线，Vddd表示控制存储器单元内的晶体管的阱电位的驱动电路的高电平侧电源线，Vbnst表示待机时的nMOS的阱电位，在本实施例中为-0.5V，Vbpst表示待机时的pMOS的阱电位，在本实施例中为1.5V，stby表示待机时为高电平的待机信号。在非待机状态下，对Vssd和Vddd施加正常的电源电位即0V和1.0V，进行与实施例1相同的动作。待机信号stby成为高电平，在处于待机状态时，Vssd和Vddd分别被施加-0.5V、1.5V，存储器单元内的nMOS和pMOS晶体管的阱电位分别被控制为-0.5V、1.5V，各个晶体管的Vth上升，亚阈值漏电流降低。
(实施例6)
图22表示使用了本发明的SRAM电路的电路图。实施例1是最适合于使用了一般被称为横长单元的、在字线方向较长的长方形存储器单元的SRAM电路的电路结构的例子。横长单元通过在字线方向交替地反复排列在与字线垂直的方向较长的n阱和p阱，形成存储器单元的形状在字线方向较长的长方形状结构。对此，在本实施例中，例示出最适合于使用了一般被称为纵长单元的存储器单元时的电路结构。纵长单元通过在位线方向交替地反复排列在与位线垂直的方向较长的n阱和p阱，形成存储器单元的形状在位线方向较长的长方形状结构。在图22中，WL[k]表示第k行的字线，VBN[k]表示在第k行的存储器单元中相同的nMOS晶体管的阱节点，VBP[k]表示在第k行的存储器单元中相同的pMOS晶体管的阱节点。与实施例1的图1所示横长单元的SRAM电路图的不同之处是，VBN[k]和VBP[k]被配置成为与WL[k]平行地延伸。
图23表示电路各部分的电位变化。在字线起动的同时，nMOS晶体管的阱节点电位即VBN也成为高电位，nMOS晶体管的Vth降低，驱动力增加。因此，nMOS晶体管的电流增加，写入特性提高。并且，在读出时，nMOS晶体管的电流增加，因此可以进行高速动作。并且，pMOS晶体管的阱电位即VBP始终为高电位。这是因为在写入时如果电流增加，将导致写入特性恶化的缘故。
图24表示存储器单元的布局图。图中用粗线包围的部分为阱，与图5不同，形成为n阱和p阱交替地在位线方向反复排列的纵长存储器单元。根据该单元形状，纵长单元的SRAM电路图如图22所示，形成为VBN[k]、VBP[k]与WL[k]平行地延伸的结构。
图25表示将该布局沿A-A’切断时的剖面图。nMOS晶体管和pMOS晶体管的阱节点相连接地形成。
(实施例7)
图26表示使用了本发明的SRAM电路的电路图。在图26中，Vssm表示连接存储器单元内的驱动晶体管的源电极的节点，Vcc表示电位比Vdd高的电源，stby和stbyb表示待机时输入的待机信号。在电路图中，栅电极相连接的部分不使用线而使用长方形表述，在图下方有表示为High-Tox的晶体管标号。这表示在除此以外的栅极氧化膜厚(Tox)比晶体管厚的晶体管中，即使对栅电极等施加比Vdd高的电压时晶体管也不会破坏的厚膜晶体管。该晶体管在普通LSI中被用作与LSI外部的输入输出电路。Vcc表示在普通LSI中被用于输入输出电路的电源，当前使用1.8V和2.5V、3.3V的电压。在本实施例中，进行了取为2.5V时的说明，但在除此以外的电位也能够获得相同效果。Stby和stbyb是表示待机状态的信号，stby在待机时被控制为高电平，stbyb在待机时被控制为低电平。
图27表示电路各部分的每个动作状态的电位状态。除待机状态之外，与实施例1相同。在待机状态下，VBN与实施例1相同为0V，但VBP和Vssm的电位不同。Vssm的电位被控制为约0.3V，nMOS晶体管处于与被施加了反馈偏压时相同的状态，亚阈值漏电流大大降低。具体讲，可以降低到1/10以下。并且，从nMOS和pMOS晶体管的栅电极流向沟道的栅极漏电流由于电场缓和而大大降低。在Vssm的电位被控制的情况下，pMOS晶体管的源极-漏极之间的电压约为2/3，因此漏电流也与其成比例地降低，只下降约2/3。在该电路中，对pMOS晶体管的阱节点施加2.5V的电位。因此，pMOS晶体管的Vth上升约200V，亚阈值漏电流可以降低到1/100以下。由此，可以大大降低待机状态下的漏电流。
并且，在本发明的结构中，采取在将阱节点控制为比在SRAM中使用的电源电压高的电压时，在LSI的输入输出电路中使用的电源被施加给阱节点的结构。因此，不需要多余地设置用于产生较高电压的电路，从电路面积和功耗方面是非常有利的。
另一方面，如果施加给pMOS晶体管的阱节点的高电压是比在SRAM电路中使用的电源电压高的电压，即使是与在LSI的输入输出电路中使用的电源电压不同的电压，也能够获得相同效果。因此，可以在同一LSI内具有生成电源的电路，使得产生较高的电压。并且，也可以从外部提供比施加给SRAM的电源电压高的电压，并将其施加给pMOS晶体管的阱节点。
图31表示栅极氧化膜厚(Tox)与埋入氧化膜厚(Tbox)、电源电压(Vdd)与pMOS晶体管的阱电位(VBP)的关系的例子。模式1表示在本实施例中假设的膜厚与电压的关系。模式2表示施加可以提供给pMOS晶体管的最大电压，并将降低漏电流的效果设为最大时的例子。模式3表示栅极氧化膜的厚度变薄，随之电源电压降低的关系。模式4表示通过使埋入氧化膜的厚度变厚，在改变阱节点的电位时Vth变动的效果减小，但通过相应地提高施加给阱节点的电压，实现相同性能的结构例子。模式5表示使埋入氧化膜的厚度变薄情况的例子。对pMOS晶体管的阱节点施加与在输入输出电路中使用的相同的电压，但由于埋入氧化膜的厚度较薄，Vth变动的效果较大，认为能够获得与模式2大致相同的效果。模式6表示氧化膜的厚度与模式5相同，对阱节点施加更高的电压的例子。在该例子中，能够得到更高的漏电流削减效果。在模式7中，表示使埋入氧化膜的厚度更薄的例子。虽然阱节点的电位并没怎么变大，但能够认为降低漏电流的效果大于模式2。
(实施例8)
图28表示使用了本发明的SRAM存储器单元内的晶体管的电位状态。在本实施例中，在写入时从0V上升的阱电位达到0.5V。由此，可以通过控制VBN和VBP降低所消耗的电力。并且，可以缩短控制VBN和VBP的电位所需要的时间，也具有高速化的效果。
(实施例9)
图29表示使用了本发明的SRAM电路的各部分的电位变化。在本实施例中，与实施例1不同，要控制的VBN和VBP的电位不是全范围变化，而只能上升到约0.6V。由此，与实施例8相同，通过控制VBN和VBP，具有抑制所消耗的功耗的效果。
本实施例可以用与实施例1相同的电路结构实现。不同的一处在于，减小驱动VBN和VBP的驱动电路的驱动力。在实施例1中，为了使VBN和VBP的电位快速变化，需要驱动力较大的驱动电路，但本实施例的电路可以通过减小该驱动电路的驱动力来实现。实际上只要减小驱动VBN和VBP的晶体管的栅极宽度即可。由此，与实施例1相同，也可以减小电路面积。
在驱动以往的容积晶体管的栅电极时，在信号的电位变化迟缓时产生热载流子，具有LSI的可靠性劣化等问题，但在本电路中发生变化的是阱的电位，因此不会产生热载流子等可靠性的问题。
(实施例10)
图30表示使用了本发明的SRAM电路内的存储器单元的阱电位即VBN和VBP，在写入、读出和待机状态时可以获取的电位的关系。模式1表示实施例1的例子。
在模式2中，与实施例1不同，在读出时也将Vbn的电位控制为1.0V。由此，读出时的nMOS晶体管的电流增加，可以进行高速的读出动作。
在模式3中，通过在待机状态下把VBP控制为2.5V，可以使pMOS晶体管的Vth上升，可以大大降低漏电流。
在模式4中，在待机状态下把模式3中的VBN电位设为负电位。由此，nMOS晶体管的Vth上升，可以进一步降低漏电流。
在模式5 中，在写入时把VBN的电位升压到2.5V，由此大大降低nMOS晶体管的Vth。因此，nMOS晶体管的电流与模式1等相比进一步增大，写入特性进一步改善，并且动作速度达到高速化。
在模式6中，在读出时把VBN的电位升压到2.5V，由此大大降低nMOS晶体管的Vth。因此，nMOS晶体管的电流与模式2相比进一步增大，读出特性进一步改善，并且动作速度达到高速化。
根据以上各个实施例，可以实现晶体管动作的高速化和漏电流的降低。并且，SRAM电路动作需要的动作余量改善，动作特性提高。进而，能够抑制存储器单元面积的增大。
另外，在本申请的附图中使用的符号的说明如下。
TR1、TR2、201、202，传输晶体管；DR1、DR2、203、204，驱动晶体管；LD1、LD2、205、206，负载晶体管；NT、NB、207、208，存储器单元内的数据存储节点；WL，字线；Vdd，电源线；Vss，接地电位；LT、BLB、BLT[n]、BLB[n]、BLT[n+1]、BLB[n+1]，位线；VBN、VBN[n]、VBN[n+1]、VBN1、VBN2、VBN[4n]、VBN[4n+1]、VBN[4n+2]、VBN[k]、VBN1[n]、VBN2[n]nMOS，阱节点；VBP、VBP[n]、VBP[n+1]、VBP1、VBP2、VBP[4n]、VBP[4n+1]、VBP[4n+2]、VBP[k]、VBP1[n]、VBP2[n]pMOS，阱节点；1、11，栅电极；2，漏电极；3，源电极；4、17，阱；5、18，支撑衬底；6、16，埋入氧化膜层；7、13，元件分离层；12，触点；19，扩散层；14，栅绝缘膜；15，SOI层；MC，存储器单元；ys、ys[0]～ys[3]，列选择信号；DRV1，阱节点驱动器；in，输入信号；WDR，字线驱动器；xa、xb，地址解码信号；CK，时钟信号；bwen，写入信号；D，输入数据；Vssd，阱节点驱动器的Vss线；Vddd，阱节点驱动器的Vdd线；Vbnst、Vbpst，待机用阱节点电位线；stby、stbyb，待机状态控制信号；Vssm，存储器单元内驱动晶体管源极线；Vcc，电位比Vdd高的电源线；SOC，系统LSI的芯片；CPU，CPU核；CACHE，高速缓冲存储器；RAM，工作区域；PERI，系统LSI中的CPU核以外的逻辑电路。

Claims (15)

1.一种半导体存储器件，其特征在于，
包括静态式存储器单元，该静态式存储器单元具有存储数据的锁存部和传送上述数据的传送部，
上述锁存部和上述传送部包括具有沟道部分借助于由绝缘膜构成的BOX层而与衬底部分绝缘的SOI层的晶体管，
在进行从上述静态式存储器单元读出数据的动作时提供给设在上述BOX层下的阱层的电压与在进行向上述存储器单元写入的动作时提供给上述阱层的电压不同。
2.根据权利要求1所述的半导体存储器件，其特征在于，
上述锁存部，包括：驱动晶体管对，其源电极连接在接地电位线上并具有第1导电型沟道；和负载晶体管对，其源电极连接在成为比上述接地电位线的电位高的电位的第1电源线上并具有第2导电型的沟道，
上述传送部，包括：传输晶体管对，连接在用于对上述静态式存储器单元进行存取的位线和保存信息的存储节点之间，具有第1导电型沟道。
3.根据权利要求2所述的半导体存储器件，其特征在于，
构成上述静态式存储单元的晶体管的至少一个具有SOI层全耗尽的FD-SOI结构。
4.根据权利要求2所述的半导体存储器件，其特征在于，
使构成上述锁存部的晶体管的阈值电压发生变化。
5.根据权利要求2所述的半导体存储器件，其特征在于，
使构成上述传送部的晶体管对的阈值电压发生变化。
6.根据权利要求2所述的半导体存储器件，其特征在于，
包括第2电源线，用于在上述静态式存储器单元的数据写入动作时和数据读出动作时，向设在上述BOX层下的由导电层构成的阱层施加适当的电压，
上述第2电源线设在与上述用于对静态式存储器单元进行存取的位线平行的方向。
7.根据权利要求2所述的半导体存储器件，其特征在于，
包括第2电源线，用于在上述存储器单元的数据写入动作时和数据读出动作时，向设在上述BOX层下的由导电层构成的阱层施加适当的电压，
上述第2电源线设在与上述用于对静态式存储器单元进行存取的位线交叉的方向。
8.根据权利要求2所述的半导体存储器件，其特征在于，
上述静态式存储器单元，被控制为使写入时的上述负载晶体管的阈值电压的值高于读出时的阈值电压。
9.根据权利要求2所述的半导体存储器件，其特征在于，
上述静态式存储器单元，被控制为使写入时的上述传输晶体管的阈值电压的值高于读出时的阈值电压。
10.根据权利要求2所述的半导体存储器件，其特征在于，
上述静态式存储器单元，被控制为使写入时的上述驱动晶体管的阈值电压的值低于读出时的阈值电压。
11.根据权利要求6所述的半导体存储器件，其特征在于，
上述静态式存储器单元，被控制为写入时的负载晶体管的阱电位为高于读出时的上述负载晶体管的阱电位的电压。
12.根据权利要求6所述的半导体存储器件，其特征在于，
上述静态式存储器单元，被控制为写入时的传输晶体管的阱电位为低于读出时的上述传输晶体管的阱电位的电压。
13.根据权利要求6所述的半导体存储器件，其特征在于，
上述静态式存储器单元，被控制为使写入时的驱动晶体管的阱电位为低于读出时的上述驱动晶体管的阱电位的电压。
14.根据权利要求6所述的半导体存储器件，其特征在于，
在没有对处于数据保存状态的存储器单元的存取的待机状态下，上述负载晶体管的阱电位被控制为比上述第1电源线的电位高的电位。
15.根据权利要求6所述的半导体存储器件，其特征在于，
在没有对处于数据保存状态的存储器单元的存取的待机状态下，上述驱动晶体管和上述传输晶体管的阱电位被控制为比接地线的电位低的电位。
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