CN103903645A - 一种辐射加固设计的静态随机存储单元 - Google Patents
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Abstract
本发明公开了一种辐射加固设计的静态随机存储单元，包括依次连接的第一存取NMOS晶体管、第一差分串联电压开关逻辑单元、第二差分串联电压开关逻辑单元和第二存取NMOS晶体管，其中：该第一差分串联电压开关逻辑单元与该第二差分串联电压开关逻辑单元构成交叉耦合的锁存器，该锁存器连接于正电源电压VCC和电源地GND之间；该第一存取NMOS晶体管的栅端与字线连接，源端或漏端与位线相连接；该第二存取NMOS晶体管的栅端与字线连接，源端或漏端与位线反相连接。本发明在提高静态随机存储单元抗辐照性能的同时，能有效减小辐射加固设计带来的面积的消耗，与DICE结构的辐射加固设计的静态随机存储单元相比，面积减小了17％。
Description
技术领域
本发明涉及集成电路技术领域，更具体地涉及一种辐射加固设计的静态随机存储单元。
背景技术
按照数据存储方式，半导体存储器分为动态随机存储器(DRAM)、非易失性存储器和静态随机存储器(SRAM)。SRAM能够以一种简单而且低功耗的方式实现快速的操作速度，并且，与DRAM相比，SRAM不需要周期性刷新存储的信息，所以设计和制造相对容易，因而SRAM在数据存储领域得到广泛应用。但是在空间、宇航等应用领域中，大量存在的高能粒子、宇宙射线等产生的辐射效应，如单粒子翻转等，将会造成SRAM中静态随机存储单元数据的丢失，由此破坏SRAM的正常工作，且随着集成特征电路尺寸的不断减小，辐射效应对于静态随机存储单元的影响随之加重。为满足空间、宇航等应用领域的特殊需求，对静态随机存储单元的辐射加固设计变得尤为重要。
已知传统的静态随机存储单元为6管单元，如图1所示，6管单元包括：第一、第二驱动NMOS晶体管310、320，第一、第二负载PMOS晶体管315、325，其中第一驱动NMOS晶体管310与第一负载PMOS晶体管315构成第一反相器31，第二驱动NMOS晶体管320与第二负载PMOS晶体管325构成第二反相器32，第一反相器输出与第二反相器输入相连，第二反相器输出与第一反相器输入相连，由此构成交叉耦合的锁存器，该锁存器连接在正电源电压(VCC)和电源地(GND)之间；两只存取NMOS晶体管340、341，其漏极分别与第一反相器输出312、第二反相器输出322相连，其源极分别与位线301、位线反302连接，其栅极均与字线330连接。当对6管单元进行读/写操作时，字线330转换至高电压，两对互补位线读出/写入数据。
传统结构的6管单元在辐射环境下，由于辐射效应的影响，尤其在单粒子事件发生时，如果锁存器的任一存储节点发生瞬态翻转时，都可能会导致锁存器数据的翻转，从而发生数据错误。
如图2所示，图2是DICE结构的辐射加固设计的静态随机存储单元，其包括：4个PMOS管、NMOS管输入不同的反相器，第一反相器41、第二反相器42、第三反相器43、第四反相器44，第一反相器包括一驱动NMOS管410及一负载PMOS管415，第二反相器包括一驱动NMOS管420及一负载PMOS管425，第三反相器包括一驱动NMOS管430及一负载PMOS管435，第四反相器包括一驱动NMOS管440及一负载PMOS管445，且这4个反相的输出412、413、414、415按图2所示，分别与相应的反相器的PMOS管、NMOS管输入相连接，由此构成了一组包含4个存储节点的锁存器；4只存取NMOS晶体管440、441、442、443，其漏极分别与第一反相器输出412、第二反相器输出413相连、第三反相器输出414、第四反相器输出415相连，其源极分别与位线401、位线反402、位线401、位线反402连接，其栅极均与字线430连接。与传统的6管单元相比，其通过增加一组(2个)冗余的锁存点，构成了4节点的冗余锁存，进而增强了该存储单元的稳定性，从而表现出较好的抗辐照性能，但是其面积是传统六管单元的2倍，这将大大制约存储器的规模。
发明内容
(一)要解决的技术问题
有鉴于此，本发明的主要目的在于提供一种辐射加固设计的静态随机存储单元，在提高静态随机存储单元抗辐照性能的同时，有效减小辐射加固设计带来的面积的消耗。
(二)技术方案
为达到上述目的，本发明提供了一种辐射加固设计的静态随机存储单元，该静态随机存储单元包括依次连接的第一存取NMOS晶体管103、第一差分串联电压开关逻辑单元1、第二差分串联电压开关逻辑单元2和第二存取NMOS晶体管203，其中：该第一差分串联电压开关逻辑单元1与该第二差分串联电压开关逻辑单元2构成交叉耦合的锁存器，该锁存器连接于正电源电压VCC和电源地GND之间；该第一存取NMOS晶体管103的栅端与字线102连接，源端或漏端与位线101相连接；该第二存取NMOS晶体管203的栅端与字线102连接，源端或漏端与位线反201相连接。
上述方案中，所述第一差分串联电压开关逻辑单元1包括第一输入PMOS晶体管104、第二输入PMOS晶体管106、第一负载NMOS晶体管105和第二负载NMOS晶体管107，其中：第一输入PMOS晶体管104的源端或漏端与第一负载NMOS晶体管105的源端或漏端相连接，构成第一差分串联电压开关逻辑单元1的第一输出端out10；第二输入PMOS晶体管106的源端或漏端与第二负载NMOS晶体管107的源端或漏端相连接，构成第一差分串联电压开关逻辑单元1的第二输出端out11；第一输入PMOS晶体管104的栅端为第一差分串联电压开关逻辑单元1的第一输入端in10；第二输入PMOS晶体管106的栅端为第一差分串联电压开关逻辑单元1的第二输入端in11。
上述方案中，所述第一负载NMOS晶体管105的栅端接第一差分串联电压开关逻辑单元1的第二输出端out11，所述第二负载NMOS晶体管107的栅端接第一差分串联电压开关逻辑单元1的第一输出端out10。
上述方案中，所述一第二差分串联电压开关逻辑单元2包括第三输入PMOS晶体管204、第四输入PMOS晶体管206、第三负载NMOS晶体管205和第四负载NMOS晶体管207，其中：第三输入PMOS晶体管204的源端或漏端与第三负载NMOS晶体管205的源端或漏端相连接，构成第二差分串联电压开关逻辑单元2的第一输出out20；第四输入PMOS晶体管206的源端或漏端与第四负载NMOS晶体管207的源端或漏端相连接，构成第二差分串联电压开关逻辑单元2的第二输出out21；第三输入PMOS晶体管204的栅端为第二差分串联电压开关逻辑单元2的第一输入in20；第四输入PMOS晶体管206的栅端为第二差分串联电压开关逻辑单元2的第二输入in21。
上述方案中，所述第三负载NMOS晶体管205的栅端接第二差分串联电压开关逻辑单元2的第二输出out21，所述第四负载NMOS晶体管207的栅端接第二差分串联电压开关逻辑单元2的第一输出out20。
上述方案中，所述第一差分串联电压开关逻辑单元1的第一输入端in10与所述第二差分串联电压开关逻辑单元2的第一输出out20相连接，所述第一差分串联电压开关逻辑单元1的第二输入端in11与所述第二差分串联电压开关逻辑单元2的第二输出out21相连接，所述第一差分串联电压开关逻辑单元1的第一输出端out10与所述第二差分串联电压开关逻辑单元2的第一输入in20相连接，所述第一差分串联电压开关逻辑单元1的第二输出端out11与所述第二差分串联电压开关逻辑单元2的第二输入in21相连接，由此所述第一差分串联电压开关逻辑单元1与所述第二差分串联电压开关逻辑单元2构成交叉耦合的锁存器。
上述方案中，所述第一存取NMOS晶体管103的漏端或源端与所述第一差分串联电压开关逻辑单元1的第一输入端in10相连接，所述第二存取NMOS晶体管203的漏端或源端与所述第一差分串联电压开关逻辑单元1的第二输入端in11相连接。
上述方案中，在该静态随机存储单元及在包含多个该静态随机存储单元的阵列中，所述字线102与电源地线垂直。
上述方案中，在该静态随机存储单元及在包含多个该静态随机存储单元的阵列中，所述述位线101与电源地线平行。
上述方案中，在该静态随机存储单元及在包含多个该静态随机存储单元的阵列中，所述述位线反201与电源地线平行。
(三)有益效果
从上述技术方案可以看出，本发明提供的辐射加固设计的静态随机存储单元，采用2个差分串联电压开关逻辑单元构成锁存器结构，与传统的6管单元相比具有额外的2个冗余存储节点，即总共4个存储节点(out10、out11、out20、out21)，其中任何一个存储节点都受其他2个存储节点的控制。因此，当其中任意一个存储节点在单粒子事件中发生翻转时，其他存储节点发生翻转的概率大大降低，能有效提高该静态随机存储单元的抗辐照性能。再者，本发明提供的辐射加固设计的静态随机存储单元，与DICE结构的辐射加固设计的静态随机存储单元相比，其面积也减小了17％，能有效减小辐射加固设计带来的面积的消耗。
附图说明
通过附图形象而详细地对上述发明内容进行描述，以使本发明的特点和优点变得更加清晰，这些附图包括：
图1示出的是传统的六管静态随机存储单元的电路图；
图2示出的是基于DICE结构的辐射加固设计的静态随机存储单元的电路图；
图3示出的是依照本发明实施例的辐射加固设计的静态随机存储单元的电路图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚明白，在下文中，通过参照附图，本发明的一个实施例将被详细地描述。但是，本发明可以以许多不同的形式加以实施，并不应限定于这里给出的实例，该实例的提供是为了使本公开是彻底的和完整的，并且向熟悉本领域的人员全面地传达本发明的思想。
如图3所示，图3示出的是依照本发明实施例的辐射加固设计的静态随机存储单元的电路图，该静态随机存储单元包括依次连接的第一存取NMOS晶体管103、第一差分串联电压开关逻辑单元1、第二差分串联电压开关逻辑单元2和第二存取NMOS晶体管203，其中：
第一差分串联电压开关逻辑单元1，其包括一第一输入PMOS晶体管104，一第二输入PMOS晶体管106，一第一负载NMOS晶体管105，一第二负载NMOS晶体管107；第一输入PMOS晶体管104的源端或漏端与第一负载NMOS晶体管105的源端或漏端相连接，构成第一差分串联电压开关逻辑单元1的第一输出端out10；第二输入PMOS晶体管106的源端或漏端与第二负载NMOS晶体管107的源端或漏端相连接，构成第一差分串联电压开关逻辑单元1的第二输出端out11；第一输入PMOS晶体管104的栅端为第一差分串联电压开关逻辑单元1的第一输入端in10；第二输入PMOS晶体管106的栅端为第一差分串联电压开关逻辑单元1的第二输入端in11；第一负载NMOS晶体管105的栅端接第一差分串联电压开关逻辑单元1的第二输出端out11；第二负载NMOS晶体管107的栅端接第一差分串联电压开关逻辑单元1的第一输出端out10。
在上述第一输入PMOS晶体管104的源端或漏端与第一负载NMOS晶体管105的源端或漏端相连接，构成第一差分串联电压开关逻辑单元1的第一输出端out10时，既可以是第一输入PMOS晶体管104的源端与第一负载NMOS晶体管105的源端或漏端相连接，也可以是第一输入PMOS晶体管104的漏端与第一负载NMOS晶体管105的源端或漏端相连接。同样，在第二输入PMOS晶体管106的源端或漏端与第二负载NMOS晶体管107的源端或漏端相连接，构成第一差分串联电压开关逻辑单元1的第二输出端out11时，既可以是第二输入PMOS晶体管106的源端与第二负载NMOS晶体管107的源端或漏端相连接，也可以是第二输入PMOS晶体管106的漏端与第二负载NMOS晶体管107的源端或漏端相连接。
第二差分串联电压开关逻辑单元2，其包括一第三输入PMOS晶体管204，一第四输入PMOS晶体管206，一第三负载NMOS晶体管205，一第四负载NMOS晶体管207；第三输入PMOS晶体管204的源端或漏端与第三负载NMOS晶体管205的源端或漏端相连接，构成第二差分串联电压开关逻辑单元2的第一输出out20；第四输入PMOS晶体管206的源端或漏端与第四负载NMOS晶体管207的源端或漏端相连接，构成第二差分串联电压开关逻辑单元2的第二输出out21；第三输入PMOS晶体管204的栅端为第二差分串联电压开关逻辑单元2的第一输入in20；第四输入PMOS晶体管206的栅端为第二差分串联电压开关逻辑单元2的第二输入in21；第三负载NMOS晶体管205的栅端接第二差分串联电压开关逻辑单元2的第二输出out21；第四负载NMOS晶体管207的栅端接第二差分串联电压开关逻辑单元2的第一输出out20。
在上述第三输入PMOS晶体管204的源端或漏端与第三负载NMOS晶体管205的源端或漏端相连接，构成第二差分串联电压开关逻辑单元2的第一输出out20时，既可以是第三输入PMOS晶体管204的源端与第三负载NMOS晶体管205的源端或漏端相连接，也可以是第三输入PMOS晶体管204的漏端与第三负载NMOS晶体管205的源端或漏端相连接。同样，在第四输入PMOS晶体管206的源端或漏端与第四负载NMOS晶体管207的源端或漏端相连接，构成第二差分串联电压开关逻辑单元2的第二输出out21时，既可以是第四输入PMOS晶体管206的源端与第四负载NMOS晶体管207的源端或漏端相连接，也可以是第四输入PMOS晶体管206的漏端与第四负载NMOS晶体管207的源端或漏端相连接。
第一差分串联电压开关逻辑单元1的第一输入端in10与第二差分串联电压开关逻辑单元2的第一输出out20相连接；第一差分串联电压开关逻辑单元1的第二输入端in11与第二差分串联电压开关逻辑单元2的第二输出out21相连接；第一差分串联电压开关逻辑单元1的第一输出端out10与第二差分串联电压开关逻辑单元2的第一输入in20相连接；第一差分串联电压开关逻辑单元1的第二输出端out11与第二差分串联电压开关逻辑单元2的第二输入in21相连接；由此第一差分串联电压开关逻辑单元1与第二差分串联电压开关逻辑单元2构成交叉耦合的锁存器，该锁存器连接在正电源电压和电源地之间。
第一存取NMOS晶体管103，其漏端或源端与第一差分串联电压开关逻辑单元1的第一输入端in10相连接，其栅端与字线102连接，其源端或漏端与位线101连接。
第二存取NMOS晶体管203，其漏端或源端与第一差分串联电压开关逻辑单元1的第二输入端in11相连接，其栅端与字线102连接，其源端或漏端与位线反201连接。
在该静态随机存储单元及在包含多个该静态随机存储单元的阵列中，所述字线102与电源地线垂直，所述述位线101与电源地线平行，所述述位线反201与电源地线平行。
当对该静态随机存储单元进行写“1”操作时，位线101为高电平，位线反201为低电平，字线102为高电平，第一存取NMOS晶体管103及第二存取NMOS晶体管203均打开，位线101上的高电平及位线反201上的低电平将分别接入到第一差分串联电压开关逻辑单元1的第一输入端in10及第二输入端in11上，第一差分串联电压开关逻辑单元1的第一输出端out10及第二输出端out11将分别得到低电平和高电平；根据静态随机存储单元的连接关系，第二差分串联电压开关逻辑单元2的第一输入in20及第二输入in21将分别得到低电平和高电平，第二差分串联电压开关逻辑单元2的第一输出out20及第二输出out21将分别得到高电平和低电平，且分别与第一差分串联电压开关逻辑单元1的第一输入端in10及第二输入端in11上的高电平与低电平耦合，静态随机存储单元完成写“1”操作；当字线102为低电平时，第一差分串联电压开关逻辑单元1及第二差分串联电压开关逻辑单元2构成锁存器结构，保持写入的“1”数据。
当对该静态随机存储单元进行写“0”操作时，位线101为低电平，位线反201为高电平，字线102为高电平，第一存取NMOS晶体管103及第二存取NMOS晶体管203均打开，位线101上的低电平及位线反201上的高电平将分别接入到第一差分串联电压开关逻辑单元1的第一输入端in10及第二输入端in11上，第一差分串联电压开关逻辑单元1的第一输出out10及第二输出端out11将分别得到高电平和低电平；根据静态随机存储单元的连接关系，第二差分串联电压开关逻辑单元2的第一输入in20及第二输入in21将分别得到高电平和低电平，第二差分串联电压开关逻辑单元2的第一输出out20及第二输出out21将分别得到低电平和高电平，且分别与第一差分串联电压开关逻辑单元1的第一输入端in10及第二输入端in11上的低电平与高电平耦合，静态随机存储单元完成写“0”操作；当字线102为低电平时，第一差分串联电压开关逻辑单元1及第二差分串联电压开关逻辑单元2构成锁存器结构，保持写入的“0”数据。
若该静态随机存储单元锁存数据为“1”时，即第一差分串联电压开关逻辑单元1的第二输出端out11及第二差分串联电压开关逻辑单元2的第一输出out20为高电平，第一差分串联电压开关逻辑单元1的第一输出端out10及第二差分串联电压开关逻辑单元2的第二输出out21为低电平，考虑在辐射环境中发生单粒子事件时，假设高能粒子作用在第二差分串联电压开关逻辑单元2的第一输出out20上，第一输出out20由高电平翻转为低电平，由于第一差分串联电压开关逻辑单元1的第一输出端out10上的高电平及第二输出端out11上的低电平均未发生翻转，其将作用于第二差分串联电压开关逻辑单元2上，恢复第二差分串联电压开关逻辑单元2的第一输出out20为高电平。
基于0.2μm工艺实现的该辐射加固设计的静态随机存储单元，对其进行HSPICE单粒子仿真测试，可得其单粒子翻转阈值为160MeV.cm2/mg，而基于DICE结构的辐射加固设计的静态随机存储单元单粒子翻转阈值仅为9MeV.cm2/mg，传统的六管静态随机存储单元单粒子翻转阈值仅为3MeV.cm2/mg。因此，本发明提供的辐射加固设计的静态随机存储单元，在提高静态随机存储单元抗辐照性能的同时，也有效减小了辐射加固设计带来的面积的消耗。
以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (10)
1.一种辐射加固设计的静态随机存储单元，其特征在于，该静态随机存储单元包括依次连接的第一存取NMOS晶体管(103)、第一差分串联电压开关逻辑单元(1)、第二差分串联电压开关逻辑单元(2)和第二存取NMOS晶体管(203)，其中：
该第一差分串联电压开关逻辑单元(1)与该第二差分串联电压开关逻辑单元(2)构成交叉耦合的锁存器，该锁存器连接于正电源电压VCC和电源地GND之间；
该第一存取NMOS晶体管(103)的栅端与字线(102)连接，源端或漏端与位线(101)相连接；
该第二存取NMOS晶体管(203)的栅端与字线(102)连接，源端或漏端与位线反(201)相连接。
2.根据权利要求1所述的辐射加固设计的静态随机存储单元，其特征在于，所述第一差分串联电压开关逻辑单元(1)包括第一输入PMOS晶体管(104)、第二输入PMOS晶体管(106)、第一负载NMOS晶体管(105)和第二负载NMOS晶体管(107)，其中：
第一输入PMOS晶体管(104)的源端或漏端与第一负载NMOS晶体管(105)的源端或漏端相连接，构成第一差分串联电压开关逻辑单元的第一输出端(out10)；
第二输入PMOS晶体管(106)的源端或漏端与第二负载NMOS晶体管(107)的源端或漏端相连接，构成第一差分串联电压开关逻辑单元的第二输出端(out11)；
第一输入PMOS晶体管(104)的栅端为第一差分串联电压开关逻辑单元的第一输入端(in10)；
第二输入PMOS晶体管(106)的栅端为第一差分串联电压开关逻辑单元的第二输入端(in11)。
3.根据权利要求2所述的辐射加固设计的静态随机存储单元，其特征在于，所述第一负载NMOS晶体管(105)的栅端接第一差分串联电压开关逻辑单元的第二输出端(out11)，所述第二负载NMOS晶体管(107)的栅端接第一差分串联电压开关逻辑单元的第一输出端(out10)。
4.根据权利要求1所述的辐射加固设计的静态随机存储单元，其特征在于，所述一第二差分串联电压开关逻辑单元(2)包括第三输入PMOS晶体管(204)、第四输入PMOS晶体管(206)、第三负载NMOS晶体管(205)和第四负载NMOS晶体管(207)，其中：
第三输入PMOS晶体管(204)的源端或漏端与第三负载NMOS晶体管(205)的源端或漏端相连接，构成第二差分串联电压开关逻辑单元的第一输出(out20)；
第四输入PMOS晶体管(206)的源端或漏端与第四负载NMOS晶体管(207)的源端或漏端相连接，构成第二差分串联电压开关逻辑单元的第二输出(out21)；
第三输入PMOS晶体管(204)的栅端为第二差分串联电压开关逻辑单元的第一输入(in20)；
第四输入PMOS晶体管(206)的栅端为第二差分串联电压开关逻辑单元的第二输入(in21)。
5.根据权利要求4所述的辐射加固设计的静态随机存储单元，其特征在于，所述第三负载NMOS晶体管(205)的栅端接第二差分串联电压开关逻辑单元的第二输出(out21)，所述第四负载NMOS晶体管(207)的栅端接第二差分串联电压开关逻辑单元的第一输出(out20)。
6.根据权利要求2或4所述的辐射加固设计的静态随机存储单元，其特征在于，所述第一差分串联电压开关逻辑单元的第一输入端(in10)与所述第二差分串联电压开关逻辑单元的第一输出(out20)相连接，所述第一差分串联电压开关逻辑单元的第二输入端(in11)与所述第二差分串联电压开关逻辑单元的第二输出(out21)相连接，所述第一差分串联电压开关逻辑单元的第一输出端(out10)与所述第二差分串联电压开关逻辑单元的第一输入(in20)相连接，所述第一差分串联电压开关逻辑单元的第二输出端(out11)与所述第二差分串联电压开关逻辑单元的第二输入(in21)相连接，由此所述第一差分串联电压开关逻辑单元(1)与所述第二差分串联电压开关逻辑单元(2)构成交叉耦合的锁存器。
7.根据权利要求6所述的辐射加固设计的静态随机存储单元，其特征在于，所述第一存取NMOS晶体管(103)的漏端或源端与所述第一差分串联电压开关逻辑单元的第一输入端(in10)相连接，所述第二存取NMOS晶体管(203)的漏端或源端与所述第一差分串联电压开关逻辑单元的第二输入端(in11)相连接。
8.根据权利要求1所述的辐射加固设计的静态随机存储单元，其特征在于，在该静态随机存储单元及在包含多个该静态随机存储单元的阵列中，所述字线(102)与电源地线垂直。
9.根据权利要求1所述的辐射加固设计的静态随机存储单元，其特征在于，在该静态随机存储单元及在包含多个该静态随机存储单元的阵列中，所述述位线(101)与电源地线平行。
10.根据权利要求1所述的辐射加固设计的静态随机存储单元，其特征在于，在该静态随机存储单元及在包含多个该静态随机存储单元的阵列中，所述述位线反(201)与电源地线平行。
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2012
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