CN105049031A - 抗单粒子辐射效应的dice结构锁存单元 - Google Patents

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高武
刘辉
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魏晓敏
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Abstract

本发明公开了一种抗单粒子辐射效应的DICE结构锁存单元，用于解决现有DICE结构锁存单元动态功耗大的技术问题。技术方案是包括PMOS晶体管P0至P3和NMOS晶体管N0至N3，还包括NMOS晶体管MN0至MN3和PMOS晶体管MP0至MP3，所述的NMOS晶体管MN0至MN3与PMOS晶体管P0至P3互补，PMOS晶体管MP0至MP3与NMOS晶体管N0至N3互补。由于采用插入互补MOS管的方法，阻断相邻节点之间的直接影响，减小了各支路中PMOS管和NMOS管同时导通的可能性。预期达到的效果是当四个存储节点中的某一位翻转时不会引起其他三个节点的翻转，减小了DICE结构锁存单元的动态功耗。

Description

抗单粒子辐射效应的DICE结构锁存单元
技术领域
本发明涉及一种DICE结构锁存单元，特别是涉及一种应抗单粒子辐射效应的DICE结构锁存单元。
背景技术
参照图1。文献“T.Calin,M.Nicolaidis,andR.Velazco,“UpsetHardenedMemoryDesignforSubmicronCMOSTechnology,”IEEETrans.NuclearScience,vol.43,no.6,pp.2874-2878,Dec.1996”公开了一种DICE结构锁存单元。该锁存结构由4个PMOS晶体管P0至P3以及4个NMOS晶体管N0至N3组成。这种结构具有四个存储节点X0，X1，X2，X3。当X0节点至X3节点分别为0101时，如果在X0节点发生0-1翻转，此翻转会使NMOS晶体管N3导通，于是X3节点发生1-0翻转，但此翻转不会影响X1节点和X2节点。同样，如果X1节点发生1-0翻转，此翻转会使PMOS晶体管P2导通，于是X2节点发生0-1翻转，但此翻转不会影响X0节点和X3节点。于是，DICE结构保证了对位存储节点(即X0节点和X2节点，X1节点和X3节点)不会同时翻转。
但这种结构也存在如下缺点：
1).无论某个节点发生0-1翻转还是1-0翻转，都至少影响2个节点，说明这种结构不够稳定。例如：当X0节点至X3节点分别为0101时，若X0节点发生0-1翻转，会使得X3节点发生1-0翻转；若X1节点发生1-0翻转，会使得X2节点发生0-1翻转。
2).功耗较大：当X0节点发生0-1翻转时，使得NMOS晶体管N3导通，而此时PMOS晶体管P3原本就已经导通，所以此时存在从VDD经过NMOS晶体管N3和PMOS晶体管P3到GND的通路，这条通路将形成较大瞬时电流。另外，在写数据时，由于驱动各支路NMOS晶体管和PMOS晶体管的信号不是同一个信号，因此一旦这两个驱动信号没有同时到达就极有可能造成从VDD到GND的瞬时通路，引起较大的动态功耗。
发明内容
为了克服现有DICE结构锁存单元动态功耗大的不足，本发明提供一种抗单粒子辐射效应的DICE结构锁存单元。该锁存单元包括PMOS晶体管P0至P3和NMOS晶体管N0至N3，还包括NMOS晶体管MN0至MN3和PMOS晶体管MP0至MP3，所述的NMOS晶体管MN0至MN3与PMOS晶体管P0至P3互补，PMOS晶体管MP0至MP3与NMOS晶体管N0至N3互补。由于采用插入互补MOS管的方法，阻断相邻节点之间的直接影响，且由于互补MOS管的引入，减小了各支路中PMOS管和NMOS管同时导通的可能性。预期达到的效果是当四个存储节点中的某一位翻转时不会引起其他三个节点的翻转，可以减小DICE结构锁存单元的动态功耗。
本发明解决其技术问题所采用的技术方案是：一种抗单粒子辐射效应的DICE结构锁存单元，包括PMOS晶体管P0至P3和NMOS晶体管N0至N3，其特点是还包括NMOS晶体管MN0至MN3和PMOS晶体管MP0至MP3，所述的NMOS晶体管MN0至MN3与PMOS晶体管P0至P3互补，PMOS晶体管MP0至MP3与NMOS晶体管N0至N3互补。
PMOS晶体管P0的源极与VDD相连，PMOS晶体管P0的漏极与PMOS晶体管MP0的源极相连，PMOS晶体管MP0的漏极与NMOS晶体管N0的漏极相连，NMOS晶体管N0的源极与NMOS晶体管MN0的漏极相连，NMOS晶体管MN0的源极与GND相连，PMOS晶体管P0的栅极与NMOS晶体管MN0的栅极相连，并连接至PMOS晶体管MP3与NMOS晶体管N3的漏极，PMOS晶体管MP0与NMOS晶体管N0的栅极相连，并连接至PMOS晶体管MP1与NMOS晶体管N1的漏极。
PMOS晶体管P1的源极与VDD相连，PMOS晶体管P1的漏极与PMOS晶体管MP1的源极相连，PMOS晶体管MP1的漏极与NMOS晶体管N1的漏极相连，NMOS晶体管N1的源极与NMOS晶体管MN1的漏极相连，NMOS晶体管MN1的源极与GND相连，PMOS晶体管P1的栅极与NMOS晶体管MN1的栅极相连，并连接至PMOS晶体管MP0与NMOS晶体管N0的漏极，PMOS晶体管MP1与NMOS晶体管N1的栅极相连，并连接至PMOS晶体管MP2与NMOS晶体管N2的漏极。
PMOS晶体管P2的源极与VDD相连，PMOS晶体管P2的漏极与PMOS晶体管MP2的源极相连，PMOS晶体管MP2的漏极与NMOS晶体管N2的漏极相连，NMOS晶体管N2的源极与NMOS晶体管MN2的漏极相连，NMOS晶体管MN2的源极与GND相连，PMOS晶体管P2的栅极与NMOS晶体管MN2的栅极相连，并连接至PMOS晶体管MP1与NMOS晶体管N1的漏极，PMOS晶体管MP2与NMOS晶体管N2的栅极相连，并连接至PMOS晶体管MP3与NMOS晶体管N3的漏极。
PMOS晶体管P3的源极与VDD相连，PMOS晶体管P3的漏极与PMOS晶体管MP3的源极相连，PMOS晶体管MP3的漏极与NMOS晶体管N3的漏极相连，NMOS晶体管N3的源极与NMOS晶体管MN3的漏极相连，NMOS晶体管MN3的源极与GND相连，PMOS晶体管P3的栅极与NMOS晶体管MN3的栅极相连，并连接至PMOS晶体管MP2与NMOS晶体管N2的漏极，PMOS晶体管MP3与NMOS晶体管N3的栅极相连，并连接至PMOS晶体管MP0与NMOS晶体管N0的漏极。
一种上述抗单粒子辐射效应的DICE结构锁存单元，其特点是还包括由NMOS晶体管M0至M3为读写传输晶体管所构成的静态随机存储器单元。所述的NMOS晶体管M0的源极连接数据正向读写端BL，NMOS晶体管M0的栅极连接至读写使能线WL，NMOS晶体管M0的漏极连接至PMOS晶体管MP1和NMOS晶体管N1的漏极。NMOS晶体管M1的源极连接数据反向读写端BLn，NMOS晶体管M1的栅极连接至读写使能线WL，NMOS晶体管M1的漏极连接至PMOS晶体管MP2和NMOS晶体管N2的漏极。NMOS晶体管M2的源极连接数据正向读写端BL，NMOS晶体管M2的栅极连接至读写使能线WL，NMOS晶体管M2的漏极连接至PMOS晶体管MP3和NMOS晶体管N3的漏极。NMOS晶体管M3的源极连接数据反向读写端BLn，NMOS晶体管M3的栅极连接至读写使能线WL，NMOS晶体管M3的漏极连接至PMOS晶体管MP0和NMOS晶体管N0的漏极。
一种上述抗单粒子辐射效应的DICE结构锁存单元，其特点是还包括由晶体管M0至M2为读写传输管的D锁存器单元。所述的NMOS晶体管M0的源极连接D触发器输入端DIN，NMOS晶体管M0的栅极连接至触发器时钟信号CK，NMOS晶体管M0的漏极连接至PMOS晶体管MP1和NMOS晶体管N1的漏极。NMOS晶体管M2连接D触发器输入端DIN，NMOS晶体管M2的栅极连接至触发器时钟信号CK，NMOS晶体管M2的漏极连接至PMOS晶体管MP3和NMOS晶体管N3的漏极。
本发明的有益效果是：该锁存单元包括PMOS晶体管P0至P3和NMOS晶体管N0至N3，还包括NMOS晶体管MN0至MN3和PMOS晶体管MP0至MP3，所述的NMOS晶体管MN0至MN3与PMOS晶体管P0至P3互补，PMOS晶体管MP0至MP3与NMOS晶体管N0至N3互补。由于采用插入互补MOS管的方法，阻断相邻节点之间的直接影响，且由于互补MOS管的引入，减小了各支路中PMOS管和NMOS管同时导通的可能性。预期达到的效果是当四个存储节点中的某一位翻转时不会引起其他三个节点的翻转，减小了DICE结构锁存单元的动态功耗。
下面结合附图和具体实施方式对本发明作详细说明。
附图说明
图1是背景技术DICE结构锁存单元的电路图。
图2是本发明抗单粒子辐射效应的DICE结构锁存单元的电路图。
图3是背景技术DICE结构与本发明DICE结构在X0节点出现0-1翻转时的比较。
图4是背景技术DICE结构与本发明DICE结构在X1节点出现1-0翻转时的比较。
图5是背景技术DICE结构与本发明DICE结构功耗的比较。
图6是基于改进的DICE锁存单元构成的存储单元。
图7是基于改进的DICE锁存单元构成的D锁存器。
具体实施方式
以下实施例参照图2-7。本发明抗单粒子辐射效应的DICE结构锁存单元包括PMOS晶体管P0至P3和NMOS晶体管N0至N3，还包括NMOS晶体管MN0至MN3和PMOS晶体管MP0至MP3，所述的NMOS晶体管MN0至MN3与PMOS晶体管P0至P3互补，PMOS晶体管MP0至MP3与NMOS晶体管N0至N3互补。
PMOS晶体管P0的源极与VDD相连，PMOS晶体管P0的漏极与PMOS晶体管MP0的源极相连，PMOS晶体管MP0的漏极与NMOS晶体管N0的漏极相连，NMOS晶体管N0的源极与NMOS晶体管MN0的漏极相连，NMOS晶体管MN0的源极与GND相连，PMOS晶体管P0的栅极与NMOS晶体管MN0的栅极相连，并连接至PMOS晶体管MP3与NMOS晶体管N3的漏极，PMOS晶体管MP0与NMOS晶体管N0的栅极相连，并连接至PMOS晶体管MP1与NMOS晶体管N1的漏极。
PMOS晶体管P1的源极与VDD相连，PMOS晶体管P1的漏极与PMOS晶体管MP1的源极相连，PMOS晶体管MP1的漏极与NMOS晶体管N1的漏极相连，NMOS晶体管N1的源极与NMOS晶体管MN1的漏极相连，NMOS晶体管MN1的源极与GND相连，PMOS晶体管P1的栅极与NMOS晶体管MN1的栅极相连，并连接至PMOS晶体管MP0与NMOS晶体管N0的漏极，PMOS晶体管MP1与NMOS晶体管N1的栅极相连，并连接至PMOS晶体管MP2与NMOS晶体管N2的漏极。
PMOS晶体管P2的源极与VDD相连，PMOS晶体管P2的漏极与PMOS晶体管MP2的源极相连，PMOS晶体管MP2的漏极与NMOS晶体管N2的漏极相连，NMOS晶体管N2的源极与NMOS晶体管MN2的漏极相连，NMOS晶体管MN2的源极与GND相连，PMOS晶体管P2的栅极与NMOS晶体管MN2的栅极相连，并连接至PMOS晶体管MP1与NMOS晶体管N1的漏极，PMOS晶体管MP2与NMOS晶体管N2的栅极相连，并连接至PMOS晶体管MP3与NMOS晶体管N3的漏极。
PMOS晶体管P3的源极与VDD相连，PMOS晶体管P3的漏极与PMOS晶体管MP3的源极相连，PMOS晶体管MP3的漏极与NMOS晶体管N3的漏极相连，NMOS晶体管N3的源极与NMOS晶体管MN3的漏极相连，NMOS晶体管MN3的源极与GND相连，PMOS晶体管P3的栅极与NMOS晶体管MN3的栅极相连，并连接至PMOS晶体管MP2与NMOS晶体管N2的漏极，PMOS晶体管MP3与NMOS晶体管N3的栅极相连，并连接至PMOS晶体管MP0与NMOS晶体管N0的漏极。
应用实施例1。
参照图6。基于本发明结构的静态随机存储器单元。
PMOS晶体管P0至P3、MP0至MP3，以及NMOS晶体管N0至N3、MN0至MN3这12个管子构成上述改进型DICE锁存单元。NMOS晶体管M0至M3为读写传输晶体管。
NMOS晶体管M0的源极连接数据正向读写端BL，NMOS晶体管M0的栅极连接至读写使能线WL，NMOS晶体管M0的漏极连接至PMOS晶体管MP1和NMOS晶体管N1的漏极(X1节点)。NMOS晶体管M1的源极连接数据反向读写端BLn，NMOS晶体管M1的栅极连接至读写使能线WL，NMOS晶体管M1的漏极连接至PMOS晶体管MP2和NMOS晶体管N2的漏极(X2节点)。NMOS晶体管M2的源极连接数据正向读写端BL，NMOS晶体管M2的栅极连接至读写使能线WL，NMOS晶体管M2的漏极连接至PMOS晶体管MP3和NMOS晶体管N3的漏极(X3节点)。NMOS晶体管M3的源极连接数据反向读写端BLn，NMOS晶体管M3的栅极连接至读写使能线WL，NMOS晶体管M3的漏极连接至PMOS晶体管MP0和NMOS晶体管N0的漏极(X0节点)。
由上可知，假如X0节点至X1节点分别为0101，由于在PMOS晶体管MP0和NMOS晶体管N0之间增加了一个PMOS晶体管MP0，当X3节点发生1-0翻转时，虽然将导致PMOS晶体管P0导通，但是由于此时X2节点没有改变仍然为1，PMOS晶体管MP0关闭，所以X1节点并不会因此发生0-1翻转。其他三条之路同理。
假如X0节点至X1节点分别为1010，由于在NMOS晶体管N0和GND之间增加了一个NMOS晶体管MN0，当X1节点发生0-1翻转时，虽然将导致NMOS晶体管N0导通，但是由于此时X3节点没有改变仍然为0，NMOS晶体管MN0关闭，所以X0节点并不会因此发生1-0翻转。其他三条之路同理。
该锁存单元的上拉网络是由两个串联的PMOS管组成，下拉网络是由两个串联的NMOS管组成，为了简化，可以考虑上拉网络是由一个等效的PMOS管组成，但是其沟道长度为等效前单个PMOS管的2倍。同理，下拉网络是由一个等效的NMOS管组成，但是其沟道长度也为等效前单个NMOS管的2倍。因此，为正常满足读写功能，须符合式(1)、(2)：
其中Wtrans/Ltrans代表NMOS晶体管M0至M3的宽长比，Wn,down/Ln,down分别代表NMOS晶体管N0至N3和NMOS晶体管MN0至MN3的宽长比，WP,pull/LP,pull分别代表PMOS晶体管P0至P3和PMOS晶体管MP0至MP3的宽长比。
应用实施例2。
参考图7。基于本发明结构的D锁存器单元。
PMOS晶体管P0至P3，MP0至MP3，以及NMOS晶体管N0至N3，MN0至MN3这12个管子构成上述改进型DICE锁存单元。晶体管M0至M2为读写传输管。
NMOS晶体管M0的源极连接D触发器输入端DIN，NMOS晶体管M0的栅极连接至触发器时钟信号CK，NMOS晶体管M0的漏极连接至PMOS晶体管MP1和NMOS晶体管N1的漏极(X1节点)。NMOS晶体管M2连接D触发器输入端DIN，NMOS晶体管M2的栅极连接至触发器时钟信号CK，NMOS晶体管M2的漏极连接至PMOS晶体管MP3和NMOS晶体管N3的漏极(X3节点)。
由于去掉了反向数据输入端，这里带来的影响是需要更大的传输管尺寸。因为若X0节点至X1节点初始为0101，现在向X1写0，当存在反向数据输入端时，它会在X2节点同时写入1来关断X1支路的上拉管，于是这一正反馈将促进数据写入。所以当去掉反向数据输入时，整箱数据输入端DIN就需要有更大的传输管来加强其写数据的能力。

Claims (3)

1.一种抗单粒子辐射效应的DICE结构锁存单元，包括PMOS晶体管P0～P3和NMOS晶体管N0～N3，其特征在于：还包括NMOS晶体管MN0至MN3和PMOS晶体管MP0至MP3，所述的NMOS晶体管MN0至MN3与PMOS晶体管P0至P3互补，PMOS晶体管MP0至MP3与NMOS晶体管N0至N3互补；
PMOS晶体管P0的源极与VDD相连，PMOS晶体管P0的漏极与PMOS晶体管MP0的源极相连，PMOS晶体管MP0的漏极与NMOS晶体管N0的漏极相连，NMOS晶体管N0的源极与NMOS晶体管MN0的漏极相连，NMOS晶体管MN0的源极与GND相连，PMOS晶体管P0的栅极与NMOS晶体管MN0的栅极相连，并连接至PMOS晶体管MP3与NMOS晶体管N3的漏极，PMOS晶体管MP0与NMOS晶体管N0的栅极相连，并连接至PMOS晶体管MP1与NMOS晶体管N1的漏极；
PMOS晶体管P1的源极与VDD相连，PMOS晶体管P1的漏极与PMOS晶体管MP1的源极相连，PMOS晶体管MP1的漏极与NMOS晶体管N1的漏极相连，NMOS晶体管N1的源极与NMOS晶体管MN1的漏极相连，NMOS晶体管MN1的源极与GND相连，PMOS晶体管P1的栅极与NMOS晶体管MN1的栅极相连，并连接至PMOS晶体管MP0与NMOS晶体管N0的漏极，PMOS晶体管MP1与NMOS晶体管N1的栅极相连，并连接至PMOS晶体管MP2与NMOS晶体管N2的漏极；
PMOS晶体管P2的源极与VDD相连，PMOS晶体管P2的漏极与PMOS晶体管MP2的源极相连，PMOS晶体管MP2的漏极与NMOS晶体管N2的漏极相连，NMOS晶体管N2的源极与NMOS晶体管MN2的漏极相连，NMOS晶体管MN2的源极与GND相连，PMOS晶体管P2的栅极与NMOS晶体管MN2的栅极相连，并连接至PMOS晶体管MP1与NMOS晶体管N1的漏极，PMOS晶体管MP2与NMOS晶体管N2的栅极相连，并连接至PMOS晶体管MP3与NMOS晶体管N3的漏极；
PMOS晶体管P3的源极与VDD相连，PMOS晶体管P3的漏极与PMOS晶体管MP3的源极相连，PMOS晶体管MP3的漏极与NMOS晶体管N3的漏极相连，NMOS晶体管N3的源极与NMOS晶体管MN3的漏极相连，NMOS晶体管MN3的源极与GND相连，PMOS晶体管P3的栅极与NMOS晶体管MN3的栅极相连，并连接至PMOS晶体管MP2与NMOS晶体管N2的漏极，PMOS晶体管MP3与NMOS晶体管N3的栅极相连，并连接至PMOS晶体管MP0与NMOS晶体管N0的漏极。
2.一种权利要求1所述的抗单粒子辐射效应的DICE结构锁存单元，其特征在于：还包括由NMOS晶体管M0至M3为读写传输晶体管所构成的静态随机存储器单元；所述的NMOS晶体管M0的源极连接数据正向读写端BL，NMOS晶体管M0的栅极连接至读写使能线WL，NMOS晶体管M0的漏极连接至PMOS晶体管MP1和NMOS晶体管N1的漏极；NMOS晶体管M1的源极连接数据反向读写端BLn，NMOS晶体管M1的栅极连接至读写使能线WL，NMOS晶体管M1的漏极连接至PMOS晶体管MP2和NMOS晶体管N2的漏极；NMOS晶体管M2的源极连接数据正向读写端BL，NMOS晶体管M2的栅极连接至读写使能线WL，NMOS晶体管M2的漏极连接至PMOS晶体管MP3和NMOS晶体管N3的漏极；NMOS晶体管M3的源极连接数据反向读写端BLn，NMOS晶体管M3的栅极连接至读写使能线WL，NMOS晶体管M3的漏极连接至PMOS晶体管MP0和NMOS晶体管N0的漏极。
3.一种权利要求1所述的抗单粒子辐射效应的DICE结构锁存单元，其特征在于：还包括由晶体管M0至M2为读写传输管的D锁存器单元；所述的NMOS晶体管M0的源极连接D触发器输入端DIN，NMOS晶体管M0的栅极连接至触发器时钟信号CK，NMOS晶体管M0的漏极连接至PMOS晶体管MP1和NMOS晶体管N1的漏极；NMOS晶体管M2连接D触发器输入端DIN，NMOS晶体管M2的栅极连接至触发器时钟信号CK，NMOS晶体管M2的漏极连接至PMOS晶体管MP3和NMOS晶体管N3的漏极。
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