CN101877243A

CN101877243A - 静态随机存取存储器

Info

Publication number: CN101877243A
Application number: CN2010101537059A
Authority: CN
Inventors: 胡剑
Original assignee: Shanghai Huahong Grace Semiconductor Manufacturing Corp
Current assignee: Shanghai Huahong Grace Semiconductor Manufacturing Corp
Priority date: 2010-04-22
Filing date: 2010-04-22
Publication date: 2010-11-03
Anticipated expiration: 2030-04-22
Also published as: CN101877243B

Abstract

本发明公开一种静态随机存取存储器，包含：用于控制该静态随机存取存储器的写控制电路模块；藕接于该写控制电路模块并与该写控制电路模块藕接形成第一储存节点的第一反向电路；连接于一电压源与该互补电压源之间的第二反向电路；以及藕接至一读字线与一读位线并与该第一反向电路以及该第二反向电路共同藕接形成第二储存节点的读出缓冲电路；本发明通过利用读出缓冲电路对该读位线和该第二储存节点进行隔离，并通过该写控制电路模块对该静态随机存取存储器写入信息的状态进行控制，解决了现有技术中存在的读干扰问题。

Description

静态随机存取存储器

技术领域

本发明关于一种半导体内存装置，特别是关于一种可以消除读干扰的静态随机存取存储器。

背景技术

静态随机存取存储器(SRAM)常被用于计算机系统中暂时存储数据。只要持续有电源提供，SRAM可保持其存储状态而不需要任何数据更新的操作。SRAM装置包括由“单元”组成的阵列，每个单元可存储一“位”数据。典型的SRAM单元可包括两个交叉藕接的反相器以及藕接反相器至两条互补位线的两个存取晶体管。两个存取晶体管是由字线控制以选择读或写操作所需的单元。在读取操作时，存取晶体管导通，以允许保留在交叉藕接的反相器的储存节点的电荷可通过位线与互补位线读取。在写入操作时，存取晶体管导通并且位线或互补位线的电压提高至一定程度的电压水平，以决定单元的存储状态。

图1为传统的六晶体管静态随机存取存储器的结构图。图1中，传统的六晶体管静态随机存取存储器包括PMOS晶体管P1与P2，以及NMOS晶体管N1、N2、N3与N4。PMOS晶体管P2的漏极藕接至NMOS晶体管N2的漏极，PMOS晶体管P1的漏极藕接至NMOS晶体管N1的漏极，NMOS晶体管N2与N1的源极藕接至一互补电压源，如接地或Vss，PMOS晶体管P2的栅极与NMOS晶体管N2的栅极藕接至一储存节点V1，储存节点V1还藕接至PMOS晶体管P1与NMOS晶体管N1的漏极，PMOS晶体管P1的栅极与NMOS晶体管N1的栅极藕接至一储存节点V2，该储存节点V2还藕接至PMOS晶体管P2与NMOS晶体管N2的漏极，NMOS晶体管N3藕接储存节点V1至一位线BL，NMOS晶体管N4藕接储存节点V2至一互补位线/BL，NMOS晶体管N3与N4的栅极都由一字线WL控制。在读取SRAM内信息的时候，字线WL为高电压，NMOS晶体管N3导通，储存节点V1的电压信息被传送至位线BL，同时NMOS晶体管N4也导通，储存节点V2的电压信息被传送至互补位线/BL，NMOS晶体管N3和N4导通会形成一定读电流，必然引起储存节点V1和V2的电压出现相应的波动，若波动过大会导致SRAM原始信息被破坏，造成读取不成功或造成致命错误，这被称为读干扰。

为避免这种读干扰，现有技术中通常采用在传统的六晶体管静态随机存取存储器基础上增加两个NMOS晶体管(NMOS晶体管N5及N6)组成的Cascode放大器(共源共栅)对储存节点V2的电压进行缓冲，如图2所示，WBL、/WBL以及RBL分别为为写位线、互补写位线以及读字线，RWL与WWL为读字线与写字线。当读取SRAM信息时，读字线RWL为高电压，增加的NMOS晶体管N5及N6导通，单元信息形成的电流只通过新增加的NMOS晶体管N5及N6的漏极和源极而不会通过栅极进入或流出SRAM的4个基本锁存器MOS晶体管P1、P2、N1及N2，这样确实可以消除传统六晶体管静态随机存取存储器存在的读干扰问题，但是这种改进的八晶体管静态随机存取存储器使用晶体管较多，不利于容量扩展和布局布线。

综上所述，可知先前技术的静态随机存取存储器存在读干扰或为了消除读干扰使用晶体管较多而造成不利于容量扩展及布局布线的问题，因此实有必要提出改进的技术手段，来解决此一问题。

发明内容

为克服上述现有技术的静态随机存取存储器存在读干扰以及为了消除读干扰使用晶体管较多而造成不利于容量扩展及布局布线的缺点，本发明的主要目的在于提供一种静态随机存取存储器，其仅采用六晶体管并可以消除读干扰的问题，有利于容量扩展与布局布线。

为达上述及其它目的，本发明一种静态随机存取存储器，至少包含：

写控制电路模块，藕接至一写位线与一写字线，用于控制对该静态随机存取存储器写入信息的状态；

第一反向电路，藕接于该写控制电路模块，并与该写控制电路模块藕接形成第一储存节点；

第二反向电路，连接于一电压源与一互补电压源之间，并藕接至该第一储存节点；以及

读出缓冲电路，与该第一反向电路以及该第二反向电路共同藕接，形成第二储存节点，该读出缓冲电路还分别藕接至一读字线与一读位线，该读出缓冲电路用于隔离该读位线与该第二储存节点。

进一步地，该读出缓冲电路至少包括串联藕接于该第二储存节点与该互补电压源之间的第三NMOS晶体管与第四NMOS晶体管，该第三NMOS晶体管源极接于该互补电压源，该第三NMOS晶体管的栅极与该第一反向电路、第二反向电路藕接形成该第二储存节点，该第三NMOS晶体管的漏极与该第四NMOS晶体管的漏极藕接，该第四NMOS晶体管的源极藕接至该读位线，其栅极藕接至该读字线。

进一步地，该第二反向电路至少包括一第二PMOS晶体管以及一第二NMOS晶体管，该第二PMOS晶体管的源极接该电压源，该第二PMOS晶体管的栅极与该第二NMOS晶体管的栅极共同藕接至该第一储存节点，该第二PMOS晶体管的漏极与该第二NMOS晶体管的漏极、第一NMOS晶体管的栅极以及第三NMOS晶体管的栅极共同藕接形成该第二储存节点。

进一步地，该写控制模块至少包括一第一PMOS晶体管，该第一PMOS晶体管的源极藕接至该写位线，栅极藕接至该写字线，其漏极与该第一反向电路藕接形成该第一储存节点。

进一步地，该第一反向电路还连接至该互补电压源，其至少包括一第一NMOS晶体管，该第一NMOS晶体管的漏极与该第一PMOS晶体管的漏极藕接形成该第一储存节点，该第一NMOS晶体管的源极藕接至该互补电压源，该第一NMOS晶体管的栅极与该第二反向电路以及该第三NMOS晶体管的栅极藕接形成该第二储存节点。

进一步地，该第一PMOS晶体管漏电流大于该第一NMOS晶体管漏电流。

另外，本发明一种静态随机存取存储器的写控制模块还可以包括一第一NMOS晶体管，该第一NMOS晶体管的源极藕接至该写位线，栅极藕接至该写字线，其漏极与该第一反向电路藕接形成该第一储存节点。

进一步地，该第一反向电路还可以连接至该电压源，其至少包括一第一PMOS晶体管，该第一PMOS晶体管的漏极与该第一NMOS晶体管的漏极藕接形成该第一储存节点，该第一PMOS晶体管的源极藕接至该电压源，该第一PMOS晶体管的栅极与该第二反向电路以及该第三NMOS晶体管的栅极藕接形成该第二储存节点。

该第一NMOS晶体管的阈值电压低于其他晶体管。

该第一NMOS晶体管的宽长比大于该第一PMOS晶体管的宽长比。

该第一NMOS晶体管的漏电流高于第一PMOS晶体管的漏电流。

与现有技术相比，本发明一种静态随机存取存储器通过利用由两个NMOS晶体管串联藕接组成的读出缓冲电路对读位线和第二储存节点进行隔离，使得读位线电位变化引起的电流不会影响第二储存节点的原始电压，并通过一写控制电路模块对该静态随机存取存储器写入信息的状态进行控制，避免了现有技术中存在的读干扰，并且本发明静态随机存取存储器仍然为一六晶体管的静态随机存取存储器，节省了空间，有利于容量扩展及布局布线。

附图说明

图1为现有技术一种六晶体管静态随机存取存储器的电路结构图；

图2为现有技术中一种改进的八晶体管静态随机存取存储器的电路结构图；

图3为本发明一种静态随机存取存储器之第一较佳实施例的电路结构图；

图4为本发明第一较佳实施例工作状态真值表；

图5为本发明一种静态随机存取存储器之第二较佳实施例的电路结构图；

图6为本发明第二较佳实施例工作状态真值表；

图7-图9为本发明一种静态随机存取存储器第二较佳实施例的仿真波形。

具体实施方式

以下通过特定的具体实例并结合附图说明本发明的实施方式，本领域技术人员可由本说明书所揭示的内容轻易地了解本发明的其它优点与功效。本发明亦可通过其它不同的具体实例加以施行或应用，本说明书中的各项细节亦可基于不同观点与应用，在不背离本发明的精神下进行各种修饰与变更。

图3为本发明一种六晶体管静态随机存取存储器第一较佳实施例的电路结构图。如图3所示，本发明一种静态随机存取存储器包括写控制电路模块101、第一反向电路102、第二反向电路103以及读出缓冲电路104。写控制电路模块101分别藕接至一写位线WBL与一写字线WWL，并与该第一反向电路102藕接，形成第一储存节点V1；第一反向电路102藕接至该写控制电路模块101与一互补电压源(例如接地或Vss)之间，其与该写控制电路模块101藕接形成第一储存节点V1，同时该第一反向电路102还与第二反向电路103以及读出缓冲电路104共同藕接，形成第二储存节点V2；第二反向电路103连接于一电压源(Vdd)与该互补电压源(例如接地或Vss)之间，并藕接至该第一储存节点V1；读出缓冲电路104分别藕接至一读字线RWL与一读位线RBL，同时，该读出缓冲电路104还藕接至该互补电压源。

在本发明第一较佳实施例中，写控制电路模块101具体包括一第一PMOS晶体管P1，该第一PMOS晶体管P1的源极藕接至写位线WBL，栅极藕接至写字线WWL，其漏极与第一反向电路102藕接形成第一储存节点V1；第一反向电路102包括一第一NMOS晶体管N1，该第一NMOS晶体管N1的漏极与该第一PMOS晶体管的漏极藕接形成该第一储存节点V1，源极藕接于一互补电压源(例如接地或Vss)，其栅极与该第二反向电路103以及该读出缓冲电路104藕接形成第二储存节点V2；第二反向电路103包括第二PMOS晶体管P2以及第二NMOS晶体管N2，该第二PMOS晶体管P2的源极接一电压源Vdd，该第二NMOS晶体管N2的源极接该互补电压源(例如接地或Vss)，该第二PMOS晶体管P2的栅极与该第二NMOS晶体管N2的栅极共同藕接至该第一储存节点V1，同时，该第二PMOS晶体管的漏极与该第二NMOS晶体管N2的漏极相连于该第二储存节点V2；读出缓冲电路104包括串联藕接于该第二储存节点V2以及该互补电压源之间的第三NMOS晶体管N3与第四NMOS晶体管N4，该第三NMOS晶体管N3源极接于该互补电压源(例如接地或Vss)，该第三NMOS晶体管N3的栅极与该第一NMOS晶体管的栅极、该第二PMOS晶体管P2的漏极以及该第二NMOS晶体管N2的漏极共同藕接，形成该第二储存节点V2，该第三NMOS晶体管N3的漏极与该第四NMOS晶体管N4的漏极藕接，该第四NMOS晶体管N4的源极藕接至读位线RBL，其栅极藕接至读字线RWL。

在本发明第一较佳实施例中，第一PMOS晶体管P1的宽长比最好大于第一NMOS晶体管N1的宽长比，并且第一PMOS晶体管P1的漏电流最好远大于第一NMOS晶体管的漏电流，这样的好处是能保证第一储存节点V1的电压在待机状态时能可靠维持高电位。本发明利用该读出缓冲电路104隔离读位线RBL与第二储存节点V2，这样读位线RBL电位变化引起的电流变化不会影响第二储存节点V2的原始电压。本发明在读取静态随机存取存储器100的信息时，读字线RWL为高电压，第三NMOS晶体管N3与第四NMOS晶体管N4导通，这时单元信息形成的电流只通过该第三NMOS晶体管N3的漏极和源极与第四NMOS晶体管N4的漏极和源极，而不会经过N3的栅极进入或流出基本锁存器MOS管P2、N1和N2，这样就消除了读干扰；本发明在往静态随机存取存储器写入信息时，读字线RWL为低电平，读位线RBL为高电平，此时第四NMOS晶体管N4截止，第三NMOS晶体管N3不受读出电路影响，对该静态随机存取存储器单元等效为开路，此时静态随机存取存储器的状态完全由写字线WWL和写位线WBL决定。

图4为图3中本发明第一较佳实施例的工作状态真值表。为使本发明较佳实施例更清楚，以下将配合图4对本发明较佳实施例如何进行工作做进一步说明。写字线WWL为高且写位线WBL为高关断写控制电路101，读字线RWL置高进入读出模式(Read)，读位线RBL预充电(Precharged)；读字线RWL为低且读位线RBL置高关断读出缓冲电路104，写字线WWL置低进入写入模式(Write)，写位线WBL上的信息被写入SRAM；读字线RWL为低且读位线RBL置高关断读出缓冲电路104，写字线WWL为高且写位线WBL为高关断写入控制电路，此时SRAM处于保持状态(Hold)。

当第一储存节点V1原数据为“0”，当前要写入“1”时：写字线WWL为低电平，写位线WBL为高电平，第一PMOS晶体管P1导通，第一储存节点V1电压被快速充电而上升，由于第一储存节点V1接至第二NMOS晶体管N2与第二PMOS晶体管P2的栅极，第二PMOS晶体管P2逐渐退出导通状态，第二NMOS晶体管N2逐渐进入导通状态，这引起第二PMOS管P2和第二NMOS晶体管N2的漏极第二储存节点V2电压开始下降，由于第二储存节点V2接至第一NMOS晶体管N1的栅极，下降的第二储存节点V2电压使得第一NMOS晶体管N1逐步退出饱和导通状态，其漏极电压即第一储存节点V1电压进一步上升，如此循环，正反馈使得第一储存节点V1电压迅速升至高电平而第二储存节点V2迅速降至低电平，这样“1”就被写入静态随机存取存储器100中；

当第一储存节点V1原数据为“1”，当前要写入“0”时：写位线WBL为低，写字线WWL为更低电平，第一PMOS晶体管P1导通，第一节点V1电压被快速放电而下降，由于第一储存节点V1接至第二NMOS晶体管N2和第二PMOS晶体管P2栅极，第二PMOS晶体管P2逐渐进入导通状态，第二NMOS晶体管N2逐渐退出导通状态，这引起第二PMOS晶体管P2和第二NMOS晶体管N2的漏极第二储存节点V2电压开始上升，由于第二储存节点V2接至第一NMOS晶体管N1的栅极，上升的第二储存节点V2电压使得第一NMOS晶体管N1逐步进入饱和导通状态，其漏极电压即第一储存节点V1电压进一步下降，如此循环，正反馈使得第一储存节点V1电压迅速降至低电平而第二储存节点V2迅速升至高电平，这样“0”就被写入SRAM单元；

当第一储存节点V1原数据为“0”，当前要写入“0”时：写位线WBL为低电平，写字线WWL为更低电平，第一PMOS管P1管导通，第一储存节点V1电压维持低电平不变，由于第一储存节点V1接至第二NMOS晶体管N2和第二PMOS晶体管P2的栅极，故第二PMOS晶体管P2保持导通状态不变，第二NMOS晶体管N2维持截止状态不变，第二PMOS晶体管P2和第二NMOS晶体管N2的漏极第二储存节点V2电压亦维持高电平不变，由于第二储存节点V2接至第一NMOS晶体管N1的栅极，维持不变的第二储存节点V2电压使得第一NMOS晶体管N1维持饱和导通状态不变，其漏极电压即第一储存节点V1电压也维持低电平不变，这样“0”就被写入SRAM单元。

当第一储存节点V1原数据为“1”，当前要写入“1”：写位线WBL为高电平，写字线WWL为低电平，第一PMOS晶体管P1管导通，第一储存节点V1电压维持高电平不变，由于第一储存节点V1接至第二NMOS晶体管N2和第二PMOS晶体管P2的栅极，故第二PMOS晶体管P2保持截止状态不变，第二NMOS晶体管N2维持导通状态不变，第二PMOS晶体管P2和第二NMOS晶体管N2的漏极第二储存节点V2电压亦维持低电平不变，由于第二储存节点V2接至第一NMOS晶体管N1栅极，维持不变的第二储存节点V2电压使得第一NMOS晶体管N1维持截止状态不变，其漏极电压即第一储存节点V1电压也维持高电平不变，这样“1”就被写入SRAM单元。

图5为本发明一种六晶体管静态随机存取存储器第二较佳实施例的电路结构图，不同于第一较佳实施例的是，本发明第二较佳实施例的第一反向电路102包含第一PMOS晶体管P1，而写控制电路模块101包含第一NMOS晶体管N1，第一PMOS晶体管P1的漏极和第一NMOS晶体管N1的漏极连接在一起构成第一储存节点V1，该第一储存节点V1同时接至第二反向电路103的第二PMOS晶体管P2的栅极和第二NMOS晶体管N2的栅极，第一PMOS晶体管P1源极接电压源，第一NMOS晶体管N1的源极接写位线WBL，第一NMOS晶体管N1的栅极接写字线WWL，其他部分的连接完全与第一较佳实施例相同。

图6为图5中本发明第二较佳实施例的工作状态真值表，由于图5所示写控制电路模块所用晶体管和本发明第一较佳实施例所示的写控制电路模块所用晶体管是互补的，故其写入控制逻辑也是互补的。为使本发明较佳实施例更清楚，以下将配合图6对本发明第二较佳实施例如何进行工作做进一步说明。写字线WWL为低且写位线WBL为低关断写控制电路模块101，读字线RWL置高进入读出模式(Read)，读位线RBL预充电(Precharged)；读字线RWL为低且读位线RBL置高关断读出缓冲电路104，写字线WWL置高进入写入模式(Write)，写位线WBL上的信息被写入SRAM；读字线RWL为低且读位线RBL置高关断读出缓冲电路104，写字线WWL为低且写位线WBL为低关断写入控制电路，此时SRAM处于保持状态(Hold)。

图7-9为图5所示第二较佳实施例的仿真波形，仿真时设置条件如下：

第一NMOS晶体管N1具有较低阈值电压Vt和大的宽长比(W/L)，第一NMOS晶体管N1的漏电流高于第一PMOS晶体管P1的漏电流以保证第一储存节点V1能保持高电平“1”，第一NMOS晶体管N1的阈值电压Vt比其他晶体管低0.15V，而第一NMOS晶体管的宽长比一般大于第一PMOS晶体管，较佳的是，第一NMOS晶体管N1的宽长比为0.3/0.13，第一PMOS晶体管P1宽长比为0.15/0.2。

图7为图5所示第二较佳实施例的仿真波形之一，该波形图用于阐述第一存储节点V1初始为低电平“0”而当前要写入高电平“1”的情况，横坐标表示时间time(ps)，纵坐标表示电压Voltage(v)，写字线WWL始终为高电平，写位线WBL由低电平向高电平转换，随着写位线WBL的升高，第一储存节点V1的电压相应升高，在接近0.6V附近开始快速上升并快速达到1.2V的高电平电压，同时随着写位线WBL由低电平向高电平转换，第二储存节点V2的电压快速下降至0V低电平电压。

图8为图5所示本发明第二较佳实施例的仿真波形之一，该波形图用于表示第一存储节点V1初始为高电平“1”而当前要写入低电平“0”的情况，同样横坐标表示时间time(ps)，纵坐标表示电压Voltage(v)，写字线WWL始终为高电平，写位线WBL由高电平向低电平转换，随着写位线WBL的降低，第一储存节点V1的电压快速下降，在接近0.4V附近开始和写位线WBL等斜率下降至0V的高电平电压，同时随着写位线WBL由高电平向低电平转换，第二储存节点V2的电压快速上升至1.2V的高电平电压。

图9为图5所示本发明第二较佳实施例的仿真波形之一，该波形图用于表示保持(Hold)状态时第一存储节点V1的状态，横坐标表示时间time(ps)，纵坐标表示V1的电压V1(mv)。可见，在保持状态，图5所示的本发明第二较佳实施例的第一存储节点V1电压可以保持为低电平。

通过上述分析，可见，本发明利用读写缓冲电路对读位线和第二储存节点进行隔离，并通过写控制电路模块对写入信息进行控制，使得读位线电位变化引起的电流不会影响第二储存节点的原始电压，消除了现有技术中存在的读干扰问题，并且本发明静态随机存取存储器仍然为一六晶体管的静态随机存取存储器，节省了空间，有利于容量扩展及布局布线。

上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何本领域技术人员均可在不违背本发明的精神及范畴下，对上述实施例进行修饰与改变。因此，本发明的权利保护范围，应如权利要求书所列。

Claims

1.一种静态随机存取存储器，至少包含：

2.如权利要求1所述的静态随机存取存储器，其特征在于，该读出缓冲电路至少包括串联藕接于该第二储存节点与该互补电压源之间的第三NMOS晶体管与第四NMOS晶体管，该第三NMOS晶体管源极接于该互补电压源，该第三NMOS晶体管的栅极与该第一反向电路、第二反向电路藕接形成该第二储存节点，该第三NMOS晶体管的漏极与该第四NMOS晶体管的漏极藕接，该第四NMOS晶体管的源极藕接至该读位线，其栅极藕接至该读字线。

3.如权利要求2所述的静态随机存取存储器，其特征在于，该第二反向电路至少包括一第二PMOS晶体管以及一第二NMOS晶体管，该第二PMOS晶体管的源极接该电压源，该第二PMOS晶体管的栅极与该第二NMOS晶体管的栅极共同藕接至该第一储存节点，该第二PMOS晶体管的漏极与该第二NMOS晶体管的漏极、第一NMOS晶体管的栅极以及第三NMOS晶体管的栅极共同藕接形成该第二储存节点。

4.如权利要求3所述的静态随机存取存储器，其特征在于，该写控制模块至少包括一第一PMOS晶体管，该第一PMOS晶体管的源极藕接至该写位线，栅极藕接至该写字线，其漏极与该第一反向电路藕接形成该第一储存节点。

5.如权利要求4所述的静态随机存取存储器，其特征在于，该第一反向电路还连接至该互补电压源，其至少包括一第一NMOS晶体管，该第一NMOS晶体管的漏极与该第一PMOS晶体管的漏极藕接形成该第一储存节点，该第一NMOS晶体管的源极藕接至该互补电压源，该第一NMOS晶体管的栅极与该第二反向电路以及该第三NMOS晶体管的栅极藕接形成该第二储存节点。

6.如权利要求5所述的静态随机存取存储器，其特征在于，该第一PMOS晶体管漏电流大于该第一NMOS晶体管漏电流。

7.如权利要求3所述的静态随机存取存储器，其特征在于，该写控制模块至少包括一第一NMOS晶体管，该第一NMOS晶体管的源极藕接至该写位线，栅极藕接至该写字线，其漏极与该第一反向电路藕接形成该第一储存节点。

8.如权利要求7所述的静态随机存取存储器，其特征在于，该第一反向电路还连接至该电压源，其至少包括一第一PMOS晶体管，该第一PMOS晶体管的漏极与该第一NMOS晶体管的漏极藕接形成该第一储存节点，该第一PMOS晶体管的源极藕接至该电压源，该第一PMOS晶体管的栅极与该第二反向电路以及该第三NMOS晶体管的栅极藕接形成该第二储存节点。

9.如权利要求8所述的静态随机存取存储器，其特征在于，该第一NMOS晶体管的阈值电压低于其他晶体管。

10.如权利要求9所述的静态随机存取存储器，其特征在于，该第一NMOS晶体管的宽长比大于该第一PMOS晶体管的宽长比。

11.如权利要求9所述的静态随机存取存储器，其特征在于，该第一NMOS晶体管的漏电流高于第一PMOS晶体管的漏电流。