CN101165806A - 半导体存储器件 - Google Patents

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CN101165806A CNA2007101419953A CN200710141995A CN101165806A CN 101165806 A CN101165806 A CN 101165806A CN A2007101419953 A CNA2007101419953 A CN A2007101419953A CN 200710141995 A CN200710141995 A CN 200710141995A CN 101165806 A CN101165806 A CN 101165806A
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Abstract

本发明提供一种半导体存储器件，能够维持良好的保持特性，并扩大写入数据时的动作电压容限。该半导体存储器件，在由两个负载晶体管(1、2)、两个驱动晶体管(3、4)、以及两个存取晶体管(5、6)构成的存储单元(10)中添加存储节点电压控制电路(20)。该存储节点电压控制电路(20)进行控制，使得在向该存储单元(10)写入数据时提升两个存储节点(D、ND)中保持着逻辑低电平的存储节点的电压而不使负载晶体管(1、2)的各个源极的电压发生变化。

Description

半导体存储器件
技术领域
本发明涉及具有在两个存储节点存储互补数据的锁存电路的半导体存储器件。
背景技术
将第一反相器的输出连接到第二反相器的输入、并将第二反相器的输出连接到第一反相器的输入的锁存电路已广为人知。各反相器的输出节点分别构成存储节点。在将各个反相器取为CMOS结构的情况下能够得到CMOS锁存电路。
六晶体管结构的SRAM存储单元利用了上述CMOS锁存电路，具有两个负载晶体管、两个驱动晶体管以及两个存取(access)晶体管。
根据某现有技术，为了扩大SRAM存储单元可动作的电源电压范围，在电源电压的供给线和两个负载晶体管的各个源极之间插入电压下降元件。在向存储单元写入数据时，降低负载晶体管的源极电压，由此易使保持着逻辑高电平(“H”电平)的存储节点的电压翻转为逻辑低电平(“L”电平)(参照专利文献1和专利文献2)。
根据另一现有技术，检测SRAM存储单元中的晶体管的阈值电压，根据该阈值电压将该存储单元的电源电压与外围电路的电源电压进行比较而将其调整为最佳电压，进而调整衬底偏压(bias)(参照专利文献3)。
专利文献1：美国专利第6316812号
专利文献2：日本特开2002-42476号公报
专利文献3：美国专利申请公开2003-0223276号公报
发明内容
上述各现有技术是在向存储单元写入数据时降低负载晶体管的源极电压的技术。由此，存储单元可动作的电源电压范围将会扩大。但是，在电源电压和存储单元之间插入电阻成分，即使在存储单元的数据保持状态下，负载晶体管的源极电压也会比电源电压低，因此尤其存在无法在低电源电压时维持良好的保持(retention)特性的课题。
本发明的目的在于维持半导体存储器件的良好的保持特性、并扩大写入数据时的动作电压容限(margin)。
为了解决上述课题，根据本发明，在具有在第一存储节点和第二存储节点存储互补数据的锁存电路的半导体存储器件中采用以下结构，即上述锁存电路包括：第一负载晶体管，具有连接在第一存储节点上的漏极、被提供电源电压的源极、以及连接在第二存储节点上的栅极；第二负载晶体管，具有连接在第二存储节点上的漏极、被提供电源电压的源极、以及连接在第一存储节点上的栅极；第一驱动晶体管，具有连接在第一存储节点上的漏极和连接在第二存储节点上的栅极；第二驱动晶体管，具有连接在第二存储节点上的漏极和连接在第一存储节点上的栅极；以及存储节点电压控制电路，进行控制使得提升上述第一存储节点和第二存储节点中保持着“L”电平的存储节点的电压而不使上述第一负载晶体管和第二负载晶体管的各个源极的电压发生变化。
根据一种实施方式，存储节点电压控制电路在向该锁存电路写入数据时通过使第一存储节点和第二存储节点进行耦合而将第一存储节点的电压和上述第二存储节点的电压均衡为中间电压。
根据另一种实施方式，存储节点电压控制电路在向该锁存电路写入数据时将上述第一存储节点和第二存储节点中保持着逻辑低电平的存储节点的电压提升为“H”电平。
在第一存储节点保持着“H”电平、第二存储节点保持着“L”电平的情况下，存储节点电压控制电路进行控制，使得在向该锁存电路写入数据时提升第二存储节点的电压。由此，第一负载晶体管的栅极/源极间电压降低，其等效电阻增加，结果第一存储节点电压容易翻转为“L”电平。与之相反，在第一存储节点保持着“L”电平、第二存储节点保持着“H”电平的情况下，存储节点电压控制电路进行控制，使得在向该锁存电路写入数据时提升第一存储节点的电压。由此，第二负载晶体管的栅极/源极间电压降低，其等效电阻增加，结果第二存储节点电压容易翻转为“L”电平。因此，无论在哪种情况下，都容易实现锁存电路的存储数据的翻转，因而写入数据时的动作电压容限扩大。而且，由于施加在第一负载晶体管和第二负载晶体管的各个源极上的电源电压不发生变化，因此能维持良好的保持特性。
根据本发明，能够维持半导体存储器件的良好的保持特性，并能够扩大写入数据时的动作电压容限。
附图说明
图1是表示作为本发明的半导体存储器件之一的SRAM中的存储单元的结构例的电路图。
图2是表示具有图1的存储单元的SRAM的有关数据写入的概略结构例的框图。
图3是用于说明图1和图2的存储单元的动作的时序图。
图4是表示图1的变形例的电路图。
图5是用于说明图4的存储单元的动作的时序图。
图6是表示图4的变形例的电路图。
图7是表示作为本发明的半导体存储器件之一的锁存电路的结构例的电路图。
具体实施方式
以下，参照附图详细说明本发明的实施方式。
图1示出了作为本发明的半导体存储器件之一的SRAM中的存储单元的结构例。图1的存储单元10是在第一存储节点D和第二存储节点ND存储互补数据的存储单元，由第一负载晶体管1和第二负载晶体管2、第一驱动晶体管3和第二驱动晶体管4、第一存取晶体管5和第二存取晶体管6、以及存储节点电压控制电路20构成。
若详细说明则如下所述，第一负载晶体管1是具有连接在第一存储节点D上的漏极、被提供电源电压VDD的源极、以及连接在第二存储节点ND上的栅极的P沟道型MOS晶体管。第二负载晶体管2是具有连接在第二存储节点ND上的漏极、被提供电源电压VDD的源极、以及连接在第一存储节点D上的栅极的P沟道型MOS晶体管。第一驱动晶体管3是具有连接在第一存储节点D上的漏极、连接在源极线SL上的源极、以及连接在第二存储节点ND上的栅极的N沟道型MOS晶体管。第二驱动晶体管4是具有连接在第二存储节点ND上的漏极、连接在源极线SL上的源极、以及连接在第一存储节点D上的栅极的N沟道型MOS晶体管。在第一存储节点D和第一位线BL之间插入作为N沟道型MOS晶体管的第一存取晶体管5，在第二存储节点ND和第二位线NBL之间插入作为N沟道型MOS晶体管的第二存取晶体管6，该第一存取晶体管5和第二存取晶体管6的各个栅极连接在字线WL上。
存储节点电压控制电路20具有串联连接在第一存储节点D和第二存储节点ND之间的第一均衡(equalize)晶体管21和第二均衡晶体管22，第一均衡晶体管21的栅极由辅助字线WWL控制，第二均衡晶体管22的栅极由列(column)线CL控制，使得在向存储单元10写入数据时将第一存储节点D的电压和第二存储节点ND的电压均衡为中间电压。在此，示出将第一均衡晶体管21和第二均衡晶体管22均取为P沟道型MOS晶体管的例子。均衡后的第一存储节点D的中间电压和第二存储节点ND的中间电压也可以稍有不同。
图2示出了具有图1的存储单元10的SRAM的有关数据写入的概略结构例。省略了读出放大器等的有关数据读出的结构。在图2中，11是电流切断晶体管，30是存储单元阵列，40是第一脉冲发生电路，50是第二脉冲发生电路。在此，示出将设置在存储单元阵列30的外部的电流切断晶体管11取为N沟道型MOS晶体管的例子。
存储单元阵列30是将各个具有图1结构的多个存储单元10排列为矩阵状的结构。属于同行的存储单元10共用字线WL、辅助字线WWL、以及源极线SL，属于同列的存储单元10共用第一位线BL、第二位线NBL、以及列线CL。但为了简化附图，在图2中仅画出了一个存储单元10。
第一脉冲发生电路40由字线驱动电路41、第一3输入NAND电路45以及第二3输入NAND电路46构成。字线驱动电路41由反相器42、第一延迟电路43以及第二延迟电路44构成。反相器42使用将用于选择存储单元10中的一行的脉冲信号即字线选择信号NWL进行翻转后的信号来驱动字线WL。第一延迟电路43向第一3输入NAND电路45的一个输入端提供使字线选择信号NWL延迟了预定时间的信号。第二延迟电路44向第二3输入NAND电路46的一个输入端提供使字线选择信号NWL延迟了预定时间的信号。第一3输入NAND电路45在其他两个输入端接收写使能信号WE和字线WL上的信号来驱动辅助字线WWL。第二3输入NAND电路46在其他两个输入端接收写使能信号WE和字线WL上的信号来驱动另一条辅助字线SWL。辅助字线(以下称为第一辅助字线)WWL上的信号的脉冲宽度可按照第一延迟电路43中的延迟时间进行调整，另一条辅助字线(以下称为第二辅助字线)SWL上的信号的脉冲宽度可按照第二延迟电路44中的延迟时间进行调整。
电流切断晶体管11是具有连接在源极线SL上的漏极、被提供接地电压VSS的源极、以及连接在第二辅助字线SWL上的栅极的N沟道型MOS晶体管。
第二脉冲发生电路50由写入电路51和3输入NAND电路57构成。写入电路51由第一2输入NAND电路52和第二2输入NAND电路54、第一反相器53和第二反相器55、以及延迟电路56构成。DI、NDI是接收互补数据信号的第一写入数据线和第二写入数据线。第一2输入NAND电路52接收写使能信号WE和第一写入数据线DI上的信号来驱动第一反相器53的输入。第一反相器53驱动第一位线BL。第二2输入NAND电路54接收写使能信号WE和第二写入数据线NDI上的信号来驱动第二反相器55的输入。第二反相器55驱动第二位线NBL。延迟电路56向3输入NAND电路57的一个输入端提供使写使能信号WE延迟了预定时间的信号。3输入NAND电路57在其他两个输入端接收第一位线BL上的信号和第二位线NBL上的信号来驱动列线CL。列线CL上的信号的脉冲宽度可按照延迟电路56中的延迟时间进行调整。
图3是用于说明图1和图2中的存储单元10的动作的时序图。在此，取为第一存储节点D保持着“L”电平、第二存储节点ND保持着“H”电平。在该状态下，第一负载晶体管1和第二驱动晶体管4均为截止状态，第二负载晶体管2和第一驱动晶体管3均为导通状态。第一存取晶体管5和第二存取晶体管6均保持截止状态，第一均衡晶体管21和第二均衡晶体管22均保持截止状态，电流切断晶体管11保持导通状态。而且，为了使该存储单元10存储的互补数据翻转，对第一写入数据线DI提供“H”电平的信号、对第二写入数据线NDI提供“L”电平的信号，结果第一位线BL被驱动为“H”电平，第二位线NBL被驱动为“L”电平。
根据图3，在字线WL上升为“H”电平之前，第一辅助字线WWL、第二辅助字线SWL以及列线CL下降为“L”电平。其结果，第一均衡晶体管21和第二均衡晶体管22均从截止状态转变为导通状态，电流切断晶体管11从导通状态转变为截止状态。通过使第一均衡晶体管21和第二均衡晶体管22均为导通状态，第一存储节点D和第二存储节点ND相互耦合，两存储节点D、ND的电压被均衡为中间电压(VDD和VSS之间的某个电压)。其结果，第二负载晶体管2的源极电压保持VDD不变，第一存储节点D的电压从“L”电平电压被提升为中间电压，因此该第二负载晶体管2的栅极/源极间电压降低，其等效电阻增加。此时，要从电源电压VDD经过第二负载晶体管2、存储节点电压控制电路20以及第一驱动晶体管3向源极线SL流过穿通电流，但该穿通电流由截止状态的电流切断晶体管11切断。
接着，当字线WL上升为“H”电平时，第一存取晶体管5和第二存取晶体管6均从截止状态转变为导通状态。此时，第二负载晶体管2和第二存取晶体管6的串联电路连接在电源电压VDD和下降至接地电压VSS的第二位线NBL之间。第二存储节点ND的电压由第二负载晶体管2和第二存取晶体管6的电阻分配决定。在此，如前所述预先增加的第二负载晶体管2的导通电阻超过第二存取晶体管6的导通电阻，第二存储节点ND的电压容易下降到由第一负载晶体管1和第一驱动晶体管3构成的反相器的逻辑阈值电压。其结果，第一存储节点D容易翻转为“H”电平，第二存储节点ND容易翻转为“L”电平。
即使在第一存储节点D保持“H”电平、第二存储节点ND保持“L”电平的情况下，也同样容易实现存储数据的翻转。
如上所述，根据图1的结构，存储单元10的第一负载晶体管1和第二负载晶体管2的源极电压与电源电压VDD相等，因此，与现有技术相比，能够扩大数据保持时的保持状态中的电源电压的可变范围。也就是说，能够同时扩大写入数据时的动作电压范围和保持时的可变电压范围，能够得到存储器的低电压化、低功耗化这样的效果。
也可以进行控制，使得在字线WL上升为“H”电平以后，第一辅助字线WWL和列线CL下降为“L”电平，然后，在字线WL下降为“L”电平之前第一辅助字线WWL和列线CL的至少一个上升为“H”电平。此时的存储节点电压控制电路20以具有比字线WL激活的期间短的激活期间的脉冲来驱动，结果能够进一步降低功耗。
另外，可以省略第一均衡晶体管21和第二均衡晶体管22中的任意一个。源极线SL也可以与第一位线BL和第二位线NBL平行地进行布线。另外，也可以在各存储单元10中设置电流切断晶体管11。在上述穿通电流不成为问题的情况下，也可以省略电流切断晶体管11。
图4示出了图1的变形例。图4中的存储节点电压控制电路20包括具有连接在第一存储节点D上的漏极的第一充电(charge)晶体管23、具有连接在第二存储节点ND上的漏极的第二充电晶体管24、以及插入在第一充电晶体管23和第二充电晶体管24的各个源极与电源电压VDD之间的第三充电晶体管25，第一充电晶体管23和第二充电晶体管24的各个栅极由第一辅助字线WWL控制，第三充电晶体管25的栅极由列线CL控制，使得在向存储单元10写入数据时将第一存储节点D的电压和第二存储节点ND的电压两者提升为“H”电平。在此，示出将第一充电晶体管23、第二充电晶体管24、以及第三充电晶体管25均取为P沟道型MOS晶体管的例子。
图5是用于说明图4的存储单元10的动作的时序图。根据图5，在向存储单元10写入数据时，第一存储节点D的电压和第二存储节点ND的电压两者一旦都由存储节点电压控制电路20提升为“H”电平，结果第一负载晶体管1和第二负载晶体管2中保持着导通状态的负载晶体管截止，因此容易实现存储数据的翻转。
也可以在存储单元阵列30之外配置第三充电晶体管25，属于同列的存储单元10共用该第三充电晶体管25。此时，存储单元10内的第一充电晶体管23和第二充电晶体管24的各个源极，与具有同样结构的另一存储单元10内的第一充电晶体管23和第二充电晶体管24的各个源极相连接。
图6示出了图4的变形例。图6中的存储节点电压控制电路20包括具有连接在第一存储节点D上的漏极的第一充电晶体管23、具有连接在第二存储节点ND上的漏极的第二充电晶体管24、插入在第一充电晶体管23的源极和电源电压VDD之间的第三充电晶体管26、以及插入在第二充电晶体管24的源极和电源电压VDD之间的第四充电晶体管27，第一充电晶体管23和第二充电晶体管24的各个栅极由第一辅助字线WWL控制，第三充电晶体管26的栅极由第二位线NBL控制，第四充电晶体管27的栅极由第一位线BL控制，使得在向存储单元10写入数据时将第一存储节点D和第二存储节点ND中要通过第一位线BL或第二位线NBL而被翻转为“H”电平的“L”电平的存储节点的电压提升为“H”电平。在此，示出将第一充电晶体管23、第二充电晶体管24、第三充电晶体管26以及第四充电晶体管27均取为P沟道型MOS晶体管的例子。
根据图6的结构，在向存储单元10写入数据时不使第一存储节点D和第二存储节点ND的保持数据翻转的情况下，存储节点电压控制电路20不会使第一存储节点D和第二存储节点ND的电压发生变化。在使第一存储节点D和第二存储节点ND的保持数据翻转的情况下，由存储节点电压控制电路20将第一存储节点D和第二存储节点ND中要通过第一位线BL或第二位线NBL而被翻转为“H”电平的
“L”电平的存储节点的电压提升为“H”电平，结果能够容易实现存储数据的翻转。
可以省略第一充电晶体管23与第二充电晶体管24组成的组、和第三充电晶体管26与第四充电晶体管27组成的组中的任意一组。若用列线控制第三充电晶体管26和第四充电晶体管27的各个栅极，则能得到与图4相同的结构。
图7示出了作为本发明的半导体存储器件之一的锁存电路的结构例。图7的锁存电路60是在第一存储节点D和第二存储节点ND存储互补数据的电路，由第一负载晶体管1和第二负载晶体管2、第一驱动晶体管3和第二驱动晶体管4、以及存储节点电压控制电路20构成。第一存储节点D连接在输入数据线DIN上，第二存储节点ND连接在输出数据线DOUT上。
若详细说明则如下所述，第一负载晶体管1是具有连接在第一存储节点D上的漏极、被提供电源电压VDD的源极、以及连接在第二存储节点ND上的栅极的P沟道型MOS晶体管。第二负载晶体管2是具有连接在第二存储节点ND上的漏极、被提供电源电压VDD的源极、以及连接在第一存储节点D上的栅极的P沟道型MOS晶体管。第一驱动晶体管3是具有连接在第一存储节点D上的漏极、被提供接地电压VSS的源极、以及连接在第二存储节点ND上的栅极的N沟道型MOS晶体管。第二驱动晶体管4是具有连接在第二存储节点ND上的漏极、被提供接地电压VSS的源极、以及连接在第一存储节点D上的栅极的N沟道型MOS晶体管。存储节点电压控制电路20具有插入在第一存储节点D和第二存储节点ND之间的均衡晶体管，通过写入脉冲线WR控制该均衡晶体管的栅极，使得在向锁存电路60写入数据时将第一存储节点D的电压和第二存储节点ND的电压均衡为中间电压。在此，示出将该均衡晶体管取为N沟道型MOS晶体管的例子。
根据图7的结构，若在向该锁存电路60写入数据时对写入脉冲线WR提供“H”电平脉冲，则第一存储节点D和第二存储节点ND中保持着“L”电平的存储节点的电压被提升为中间电压，结果能够容易实现存储数据的翻转。
本发明不限于上述实施方式，在不超出其主旨的范围内可进行各种变形来进行实施。例如，不限于图1、图4以及图6所示的1个端口的存储单元，本发明也能适用于多端口的存储单元。
按照以上的说明，本发明的半导体存储器件能够维持良好的保持特性，并能扩大写入数据时的动作电压容限，作为包含锁存电路的SRAM存储单元、尤其是作为微处理器用的高速缓冲存储器(cachememory)等是有用的。

Claims (13)

1.一种半导体存储器件，具有在第一存储节点和第二存储节点存储互补数据的锁存电路，其特征在于：
上述锁存电路包括
第一负载晶体管，具有连接在上述第一存储节点上的漏极、被提供电源电压的源极、以及连接在上述第二存储节点上的栅极；
第二负载晶体管，具有连接在上述第二存储节点上的漏极、被提供上述电源电压的源极、以及连接在上述第一存储节点上的栅极；
第一驱动晶体管，具有连接在上述第一存储节点上的漏极和连接在上述第二存储节点上的栅极；
第二驱动晶体管，具有连接在上述第二存储节点上的漏极和连接在上述第一存储节点上的栅极；以及
存储节点电压控制电路，进行控制使得提升上述第一存储节点和第二存储节点中保持着逻辑低电平的存储节点的电压而不使上述第一负载晶体管和第二负载晶体管的各个源极的电压发生变化。
2.根据权利要求1所述的半导体存储器件，其特征在于：
上述存储节点电压控制电路在向上述锁存电路写入数据时进行控制。
3.根据权利要求1所述的半导体存储器件，其特征在于：
上述存储节点电压控制电路，具有在向上述锁存电路写入数据时通过使上述第一存储节点和上述第二节点进行耦合而将上述第一存储节点的电压和上述第二存储节点的电压均衡为中间电压的功能。
4.根据权利要求1所述的半导体存储器件，其特征在于：
上述存储节点电压控制电路，具有在向上述锁存电路写入数据时将上述第一存储节点和第二存储节点中保持着逻辑低电平的存储节点的电压提升为逻辑高电平的功能。
5.根据权利要求1所述的半导体存储器件，其特征在于：
还包括插入在上述第一驱动晶体管和第二驱动晶体管的各个源极与接地电压之间的电流切断晶体管。
6.根据权利要求5所述的半导体存储器件，其特征在于：
上述电流切断晶体管被控制为在上述存储节点电压控制电路动作时截止。
7.根据权利要求1所述的半导体存储器件，其特征在于：
还包括
字线；
第一位线和第二位线；
第一存取晶体管，插入在上述第一位线和上述第一存储节点之间，且具有连接在上述字线上的栅极；以及
第二存取晶体管，插入在上述第二位线和上述第二存储节点之间，且具有连接在上述字线上的栅极。
8.根据权利要求7所述的半导体存储器件，其特征在于：
上述存储节点电压控制电路具有串联连接在上述第一存储节点和上述第二存储节点之间的第一均衡晶体管和第二均衡晶体管。
9.根据权利要求8所述的半导体存储器件，其特征在于：
上述第一均衡晶体管的栅极由辅助字线控制，上述第二均衡晶体管的栅极由列线控制，使得在向上述锁存电路写入数据时将上述第一存储节点的电压和上述第二存储节点的电压均衡为中间电压。
10.根据权利要求7所述的半导体存储器件，其特征在于：
上述存储节点电压控制电路包括
第一充电晶体管，具有连接在上述第一存储节点上的漏极；
第二充电晶体管，具有连接在上述第二存储节点上的漏极；以及
第三充电晶体管，插入在上述第一充电晶体管和第二充电晶体管的各个源极与上述电源电压之间。
11.根据权利要求10所述的半导体存储器件，其特征在于：
上述第一充电晶体管和第二充电晶体管的各个栅极由辅助字线控制，上述第三充电晶体管的栅极由列线控制，使得在向上述锁存电路写入数据时将上述第一存储节点的电压和上述第二存储节点的电压这两者提升为逻辑高电平。
12.根据权利要求7所述的半导体存储器件，其特征在于：
上述存储节点电压控制电路包括
第一充电晶体管，具有连接在上述第一存储节点上的漏极；
第二充电晶体管，具有连接在上述第二存储节点上的漏极；
第三充电晶体管，插入在上述第一充电晶体管的源极和上述电源电压之间；以及
第四充电晶体管，插入在上述第二充电晶体管的源极和上述电源电压之间。
13.根据权利要求12所述的半导体存储器件，其特征在于：
上述第一充电晶体管和第二充电晶体管的各个栅极由辅助字线控制，上述第三充电晶体管的栅极由第二位线控制，上述第四充电晶体管的栅极由第一位线控制，使得在向上述锁存电路写入数据时将上述第一存储节点和第二存储节点中要通过上述第一位线或第二位线而被翻转为逻辑高电平的逻辑低电平的存储节点的电压提升为逻辑高电平。
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