JP5382886B2 - Sramセル - Google Patents
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Description
以下の本発明の説明ではトランジスタとしてMOSTを用いた場合を例にとって述べる。このMOSTを用いたSRAMセルは、例えば、図1のデュアルビットラインSRAMセル10がある。ここで、「ビットライン」とはデータ線であって、これを通してSRAMセルに記憶内容に関わる論理信号(データ)の入出力(書き込みや読み出し)が行われる配線である。「デュアル」とはそれらが二本あり、かつそれらを同時に通過する論理信号が互いに反転であることを表す。書き込み専用ビット線や読み出し専用ビット線、両方が行われるビット線がある。
図2においては、P形のMOST(PMOST)40およびN形のMOST(NMOST)42の各ドレインを出力信号ノードQ42に接続し、各ゲート電極を入力信号ノードI42に接続し、PMOST40のソースはノードVD42において電源供給線VDDLに接続し、さらにNMOST42のソースはノードVS42において電源帰還線VSSLに接続して第一のインバータ32が構成されており、またPMOST44およびNMOST46の各ドレインを出力信号ノードQ44に接続し、各ゲート電極を入力信号ノードI44に接続し、PMOST44のソースはノードVD44において電源供給線VDDLに接続し、さらにNMOST46のソースはノードVS44において電源帰還線VSSLに接続して第二のインバータ34が構成されている。さらに、第一のインバータ32の出力信号ノードQ42は第二のインバータ34の入力信号ノードI44に接続し、第二のインバータ34の出力信号ノードQ44は帰還制御トランジスタであるPMOST50のドレイン(またはソース)に接続され、PMOST50のソース(またはドレイン)は第一のインバータ32の入力信号ノードI42に接続して、PMOST50が導通状態のときに正帰還回路(またはラッチ回路)が構成されるようになっている。さらに、PMOST50のゲートはノードP10において帰還回路制御信号を供給するワード線CWLに接続され、第一のインバータ32の入力信号ノードI42は書き込み制御トランジスタであるNMOST52のソース(またはドレイン)に接続され、NMOST52のドレイン(またはソース)はノードD8において一本のビット線BLに接続され、ゲート電極はノードP8において書き込み制御信号を供給する書き込み制御信号線WWLに接続されている。また第二のインバータ34の出力信号ノードQ44は読み出し制御トランジスタであるNMOST54のソース(またはドレイン)に接続され、NMOST54のドレイン(またはソース)はノードD9において上記ビット線BLに接続され、NMOST54のゲート電極はノードP9において読み出し制御信号を供給する読み出し制御信号線RWLに接続されている。制御回路60はこのセルを選択するためのデコード回路やWWL線、CWL線やRWL線の電位を適切に制御し、それぞれの制御信号を生成する。
図3は、従来のSRAMセルの構成図で、シミュレーションに用いた回路を示すが、センス回路は説明の都合上省略した。またVDDの値は0.7Vとした。
図5の書き込み動作の制御信号波形のサンプリング値を表1に示す。図5の横軸はTime(時間)(s:秒)、縦軸はSignal Swing(信号振幅)(V)を表す。
△はVfbcont(帰還制御信号線CWLの信号、すなわち帰還制御信号)特性、
●はVwwl(書き込み制御信号線WWLの信号、すなわち書き込み制御信号)特性を示す。
また、図6の書き込み動作時のSRAMセルの各ノードの信号波形のサンプリング値を表2に示す。
図6の横軸はTime(時間)(s:秒)、縦軸はSignal Swing(信号振幅)(V)を表す。
−はVcellhold(セルのホールド電圧、すなわち第一のインバータの出力ノードの電圧)特性、
+はVcellwrite(セルの書き込み電圧、すなわち第一のインバータの入力ノード電圧)特性、
実線はVcellread(セルの読み出し電圧、すなわち第二のインバータの出力ノード電圧)特性、
*はVbitline(ビット線電圧)特性を示す。
図7は、図2の従来のSRAMセルの記憶内容がローレベルに保持されているSRAMセルからその内容を読み出す場合の各ノードの信号波形を示す。
◇はVcellhold(セルのホールド電圧)特性、
□はVcellwrite(セルの書き込み電圧)特性、
△はVcellread(セルの読み出し電圧)特性、
×はVfbcont(帰還制御信号線CWLの信号、すなわち帰還制御信号)特性、
*はVbitline(ビット線電圧)特性、
+はVwrl(読み出し制御信号線WRLの信号、すなわち読み出し制御信号)特性、
−付き実線はVbitsource(ビット線の電位を与えるためのパルス電源の電圧)特性、
−付き鎖線はVbitscont(ビット線の電位を与えるためのパルス電源とビット線の接続状態を制御するためのNMOSTに与えるゲート電圧)特性を示す。
図8の横軸はTime(時間)(s:秒)、縦軸はSignal Swing(信号振幅)(V)を表す。
◇はVcellhold(セルのホールド電圧)特性、
前面□はVcellwrite(セルの書き込み電圧)特性、
△はVcellread(セルの読み出し電圧)特性、
×付き鎖線はVfbcont(帰還制御信号線CWLの信号、すなわち帰還制御信号)特性、
*はVbitline(ビット線電圧)特性、
+付き鎖線はVwrl(読み出し制御信号線WRLの信号、すなわち読み出し制御信号)特性、
後面□はVbitsource(ビット線の電位を与えるためのパルス電源の電圧)特性、
−付き鎖線はVbitscont(ビット線の電位を与えるためのパルス電源とビット線の接続状態を制御するためのNMOSTに与えるゲート電圧)特性を示す。
本発明のSRAMセルは、メモリセル、特に二つのインバータ間の正帰還回路を接続または切断制御する帰還制御トランジスタを備え、一本のビット線に接続された書き込み制御トランジスタと読み出し制御トランジスタとを有し、さらにその読み出し制御トランジスタに接続された読み出しバッファトランジスタを有する。
具体的な解決手段は以下のようになる。
構成1:SRAMセルであって、
一本のビット線(BL)と、
該ビット線(BL)に対応する、一本の書き込み制御信号線(WWL)および一本の読み出し制御信号線(RWL)からなる制御信号線対と、
帰還制御トランジスタ(220)と、
該帰還制御トランジスタ(220)とは極性が反対の、書き込み制御トランジスタ(222)と、読み出し制御トランジスタ(224)と、バッファトランジスタ(226)と、
出力信号ノード(Q202)および入力信号ノード(I202)を有する第一のインバータ(202)と、
出力信号ノード(Q204)および入力信号ノード(I204)を有する第二のインバータ(204)とを備え、
前記第一および第二のインバータ(202,204)は電源供給線(VDDL)および電源帰還線(VSSL)にそれぞれ接続されて動作し、
前記第一のインバータ(202)の出力信号ノード(Q202)は前記第二のインバータ(204)の入力信号ノード(I204)に接続し、前記第二のインバータ(204) の出力信号ノード(Q204)と前記第一のインバータ(202)の入力信号ノード(I202)間は前記帰還制御トランジスタ(220)で接続し、前記第一のインバータ(202)の入力信号ノード(I202)と前記ビット線(BL)間は前記書き込み制御トランジスタ(222)で接続し、
前記帰還制御トランジスタ(220)および前記書き込み制御トランジスタ(222)のそれぞれのゲートは前記書き込み制御信号線(WWL)に接続し、
前記バッファトランジスタ(226)のゲートは前記第二のインバータ(204)の出力信号ノード(Q204)に接続し、前記バッファトランジスタ(226)のソースは前記電源帰還線(VSSL)に接続し、前記バッファトランジスタ(226)のドレインと前記ビット線(BL)間は前記読み出し制御トランジスタ(224)で接続し、
前記読み出し制御トランジスタ(224)のゲートは前記読み出し制御信号線(RWL)に接続することを特徴とする。
構成2:SRAMセルであって、
複数本のビット線(BL1,BL2)と、
該ビット線(BL1,BL2)に対応する、一本の書き込み制御信号線(WWL1,WWL2)および一本の読み出し制御信号線(RWL1,RWL2)からなる、前記ビット線(BL1,BL2)と同数の複数の制御信号線対と、
前記各ビット線(BL1,BL2)に対応する、帰還制御トランジスタ(320,322)、および該帰還制御トランジスタ(320,322)とは極性がそれぞれ反対の、書き込み制御トランジスタ(330,332)と、読み出し制御トランジスタ(334,336)と、バッファトランジスタ(324,326)とからなる、前記ビット線(BL1,BL2)と同数の複数のトランジスタ群と、
出力信号ノード(Q302)および入力信号ノード(I302)を有する第一のインバータ(302)と、
出力信号ノード(Q304)および入力信号ノード(I304)を有する第二のインバータ(304)とを備え、
前記第一および第二のインバータ(302,304)は電源供給線(VDDL)および電源帰還線(VSSL)にそれぞれ接続されて動作し、
前記第一のインバータ(302)の出力信号ノード(Q302)は前記第二のインバータ(304)の入力信号ノード(I304)に接続し、前記第二のインバータ(304)の出力信号ノード(Q304)と前記第一のインバータ(302)の入力信号ノード(I302)間は前記帰還制御トランジスタ(320,322)をすべて直列接続し、前記第一のインバータ(302)の入力信号ノード(I302)と前記ビット線(BL1,BL2)間は対応する前記書き込み制御トランジスタ(330,332)で接続し、
前記各帰還制御トランジスタ(320,322)および前記書き込み制御トランジスタ(330,332)のゲートは、対応する前記書き込み制御信号線(WWL1,WWL2)に接続し、
前記各バッファトランジスタ(324,326)のゲートは前記第二のインバータ(304)の出力信号ノード(Q304)に接続し、前記各バッファトランジスタ(324,326)のソースは前記電源帰還線(VSSL)に接続し、前記各バッファトランジスタ(324,326)のドレインと対応する前記各ビット線(BL1,BL2)間は対応する前記各読み出し制御トランジスタ(334,336)で接続し、
前記各読み出し制御トランジスタ(334,336)のゲートは前記読み出し制御信号線(RWL1,RWL2)に接続することを特徴とする。
構成3:SRAMセルであって、
複数本のビット線(BL1,BL2,BL3)と、
前記各ビット線(BL1,BL2,BL3)に対応する、一本の書き込み制御信号線(WWL1,WWL2,WWL3)および一本の読み出し制御信号線(RWL1,RWL2,RWL3)からなる、前記ビット線(BL1,BL2,BL3)と同数の複数の制御信号線対と、
一本の帰還制御線(CWL)と、
帰還制御トランジスタ(420)と、
バッファトランジスタ(422)と、
前記各ビット線(BL1,BL2,BL3)に対応する、前記帰還制御トランジスタ(420)とは極性がそれぞれ反対の、書き込み制御トランジスタ(430,432,434)および読み出し制御トランジスタ(424,426,428)からなる、前記ビット線(BL1,BL2,BL3)と同数の複数のトランジスタ群と、
出力信号ノード(Q402)および入力信号ノード(I402)を有する第一のインバータ(402)と、
出力信号ノード(Q404)および入力信号ノード(I404)を有する第二のインバータ(404)とを備え、
前記第一および第二のインバータ(402,404)は電源供給線(VDDL)および電源帰還線(VSSL)にそれぞれ接続されて動作し、
前記第一のインバータ(402)の出力信号ノード(Q402)は第二のインバータ(404)の入力信号ノード(I404)に接続し、第二のインバータ(404)の出力信号ノード(Q404)と前記第一のインバータ(402)の入力信号ノード(I402)間は前記帰還制御トランジスタ(420)で接続し、
前記帰還制御トランジスタ(420)のゲートは前記帰還制御線(CWL)に接続し、
前記第一のインバータ(402)の入力信号ノード(I402)と前記各ビット線(BL1,BL2,BL3)間は対応する前記各書き込み制御トランジスタ(430,432,434)で接続し、
前記バッファトランジスタ(422)のゲートは前記第二のインバータ(404)の出力信号ノード(Q404)に接続し、前記バッファトランジスタ(422)のソースは前記電源帰還線(VSSL)に接続し、前記バッファトランジスタ(422)のドレインと前記各ビット線(BL1,BL2,BL3)間は対応する前記各読み出し制御トランジスタ(424,426,428)で接続し、前記読み出し制御トランジスタ(424,426,428)のゲートは前記ビット線(BL1,BL2,BL3)に対応する前記制御信号線対の前記各読み出し制御信号線(RWL1,RWL2,RWL3)に接続し、
前記帰還制御トランジスタ(420)は書き込み動作ではオフ、読み出し動作と保持状態時にはオンとなるように前記帰還制御線(CWL)で制御されることを特徴とする。
構成4:SRAMセルであって、
複数本のビット線(BL1,BL2,BL3)と、
該ビット線(BL1,BL2,BL3)のうちの少なくとも一本のビット線(BL1)に対応する、一本の書き込み制御信号線(WWL1)と一本の読み出し制御信号線(RWL1)とからなる制御信号線対と、
他のビット線(BL2、BL3)に対応する書き込み制御信号線(WWL2)または読み出し制御信号線(RWL2)と、
一本の帰還制御線(CWL)と、
帰還制御トランジスタ(520)と、
前記書き込み制御信号線(WWL1,WWL2)に対応する書き込み制御トランジスタ(530,532)と、
前記読み出し制御信号線(RWL1,RWL2)に対応する読み出し制御トランジスタ(524,526)と、
バッファトランジスタ(522)と、
出力信号ノード(Q502)および入力信号ノード(I502)を有する第一のインバータ(502)と、
出力信号ノード(Q504)および入力信号ノード(I504)を有する第二のインバータ(504)とを備え、
前記第一および第二のインバータ(502,504)は電源供給線(VDDL)および電源帰還線(VSSL)に接続されて動作し、
前記第一のインバータ(502)の出力信号ノード(Q502)は前記第二のインバータ(504)の入力信号ノード(I504)に接続し、前記第二のインバータ(504)の出力信号ノード(Q504)と前記第一のインバータ(502)の入力信号ノード(I502)間は前記帰還制御トランジスタ(520)で接続し、
前記帰還制御トランジスタ(520)のゲートは前記帰還制御線(CWL)に接続し、
前記第一のインバータ(502)の入力信号ノード(I502)は前記書き込み制御トランジスタ(530,532)を通して対応するビット線(BL1,BL2)に接続し、
前記各書き込み制御トランジスタ(530,532)のゲートは対応する書き込み制御信号線(WWL1,WWL2)に接続し、
前記バッファトランジスタ(522)のゲートは前記第二のインバータ(504)の出力信号ノード(Q504)に接続し、前記バッファトランジスタ(522)のソースは前記電源帰還線(VSSL)に接続し、前記バッファトランジスタ(522)のドレインは前記読み出し制御トランジスタ(524,526)を通して対応するビット線(BL1,BL3)に接続し、
前記読み出し制御トランジスタ(524,526)のゲートは対応する前記読み出し制御信号線(RWL1,RWL2)に接続し、
前記帰還制御トランジスタ(520)は書き込み動作ではオフ、読み出し動作と保持状態時にはオンとなるように前記帰還制御線(CWL)で制御されることを特徴とする。
構成6:上記構成5のSRAMセルにおいて、前記P形およびN形電界効果トランジスタをフィン(ひれ)形構造の二重絶縁ゲート電界効果トランジスタとし、二つのゲート電極を共通接続して三端子動作させることを特徴とする。
構成7:上記構成1から4のいずれか1つに記載のSRAMセルにおいて、前記帰還制御トランジスタ(220,320,322,420,520)はP形電界効果トランジスタからなり、前記バッファトランジスタ(226,324,326,422,522)、書き込み制御トランジスタ(222,330,332,430,432,434,530,532)、および読み出し制御トランジスタ(224,334,336,424,426,428,524,526)はN形電界効果トランジスタからなることを特徴とする。
構成8:上記構成7記載のSRAMセルにおいて、前記P形およびN形電界効果トランジスタをフィン(ひれ)形構造の二重絶縁ゲート電界効果トランジスタとし、二つのゲート電極を共通接続して三端子動作させることを特徴とする。
図10は本発明のSRAMセルの実施例1の構成図を示す。
それぞれ一本の、ビット線BL、書き込み制御信号線WWLおよび読み出し制御信号線RWLを有するSRAM回路200であって、まずPMOST210およびNMOST212の各ドレインを接続して出力信号ノードQ202とし、各ゲート電極を接続して入力信号ノードI202とし、PMOST210のソースは電源供給線VDDLに接続し、さらにNMOST212のソースは電源帰還線VSSLに接続して第一のインバータ202が構成されている。同様にPMOST214およびNMOST216の各ドレインを接続して出力信号ノードQ204とし、各ゲート電極を接続して入力信号ノードI204とし、PMOST214のソースは電源供給線VDDLに接続し、さらにNMOST216のソースは電源帰還線VSSLに接続して第二のインバータ204が構成されている。また、第一のインバータ202の出力信号ノードQ202は第二のインバータ204の入力信号ノードI204に接続され、その出力信号ノードQ204は帰還制御トランジスタであるPMOST220のドレイン(またはソース)に接続され、PMOST220のソース(またはドレイン)は第一のインバータ202の入力信号ノードI202に接続して、PMOST220が導通状態のときに正帰還回路(またはラッチ回路)が構成されるようになっている。さらに、PMOST220のゲートは書き込み制御信号線WWLに接続され、第一のインバータ202の入力信号ノードI202は書き込み制御トランジスタであるNMOST222のソース(またはドレイン)に接続され、NMOST222のドレイン(またはソース)はビット線BLに接続され、そのゲートは書き込み制御信号線WWLに接続されている。また第二のインバータ204の出力信号ノードQ204はバッファトランジスタであるNMOST226のゲートに接続され、NMOST226のソースは電源帰還線VSSLに接続され、NMOST226のドレインは読み出し制御トランジスタであるNMOST224のソース(またはドレイン)に接続され、NMOST224のドレイン(またはソース)はビット線BLに接続され、NMOST224のゲートは読み出し制御信号線RWLに接続されている。制御回路230はこのセルを選択するためのデコード回路や書き込み制御信号線WWLや読み出し制御信号線RWLの電位を適切に制御する。
まず、このSRAMセル200が読み出し動作のためにも書き込み動作のためにも選択されていないとき、すなわちSRAMセル200が接続されている書き込み制御信号線WWLも読み出し制御信号線RWLも低電位(通常は電源帰還線VSSLの電位と同じ)でNMOST222およびNMOST224が非導通のとき、SRAMセル200はビット線BLから切り離されており、さらにPMOST220は導通状態であって、第一のインバータ202と第二のインバータ204との間に正帰還回路が構成された状態になっているから、SRAMセル200は外部回路(センス回路、他のSRAMセル等)から切り離された状態で、記憶内容の保持状態になっている。
図11において、図10の実施例と同じ符号は同じ構成および機能を有するものとして、ここでは説明を省略する。説明の都合上、制御回路230とセンス回路は省略している。電源供給線VDDLの電位はVDD(シミュレーションでは0.7Vとした)とし電源帰還線VSSLの電位は接地電位GND(0.0V)とする。ビット線BLはNMOST240を通してパルス信号源に接続されている。パルス信号源の信号をVbitsourceで表す。ビット線BLの信号をVbitlineで表す。NMOST240のゲートには別の独立したパルス信号源が接続されており、その信号VbitscontによりNMOST240の導通、非導通(このときビット線BLはそれぞれローインピーダンス、ハイインピーダンス状態になる)が制御される。書き込み制御信号線WWLの電位は他の独立したパルス信号源で駆動され、その信号をVwwlで表す。同様に、読み出し制御信号線RWLの電位は他の独立したパルス信号源で駆動され、その信号をVwrlで表す。Vcellwriteは第一のインバータ202の入力信号ノードI202の信号を、Vcellholdは第一のインバータ202の出力信号ノードQ202および第二のインバータ204の入力信号ノードI204の信号を、Vcellreadは第二のインバータ204の出力信号ノードQ204の信号を、VrbfnはNMOST226のドレインとNMOST224との接続点の信号をそれぞれ表す。
図12の横軸はTime(時間)(s:秒)、縦軸はSignal Swing(信号振幅)(V)を表す。
◇はVcellhold(セルのホールド電圧)特性、
□はVcellwrite(セルの書き込み電圧)特性、
△はVcellread(セルの読み出し電圧)特性、
*はVbitline(ビット線電圧)特性、
×はVwwl(書き込み制御信号線WWLの信号、すなわち書き込み制御信号)特性を示す。
図13の横軸はTime(時間)(s:秒)、縦軸はSignal Swing(信号振幅)(V)を表す。
◇はVcellhold(セルのホールド電圧)特性、
□はVcellwrite(セルの書き込み電圧)特性、
△はVcellread(セルの読み出し電圧)特性、
*はVbitline(ビット線電圧)特性、
×はVwwl(書き込み制御信号線WWLの信号、すなわち書き込み制御信号)特性を示す。
図14の横軸はTime(時間)(s:秒)、縦軸はSignal Swing(信号振幅)(V)を表す。
◇はVcellhold(セルのホールド電圧)特性、
□はVcellwrite(セルの書き込み電圧)特性、
△はVcellread(セルの読み出し電圧)特性、
*はVbitline(ビット線電圧)特性、
×はVwwl(書き込み制御信号線WWLの信号、すなわち書き込み制御信号)特性(矢印なし)、
○はVwrl(読み出し制御信号線WRLの信号、すなわち読み出し制御信号)特性、
+はVrbfn(バッファトランジスタのドレインの電圧)特性、
−はVbitscont(ビット線の電位を与えるためのパルス電源とビット線の接続状態を制御するためのNMOSTに与えるゲート電圧)特性を示す。
◇はVcellhold(セルのホールド電圧)特性、
□はVcellwrite(セルの書き込み電圧)特性、
○はVwrl(読み出し制御信号線WRLの信号、すなわち読み出し制御信号)特性、
*はVbitline(ビット線電圧)特性、
+はVrbfn(バッファトランジスタのドレインの電圧)特性、
−はVbitscont(ビット線の電位を与えるためのパルス電源とビット線の接続状態を制御するためのNMOSTに与えるゲート電圧)特性を示す。
図16は、本発明の実施例2のSRAMセルの構成図である。
図16は、複数本のビット線と、各ビット線に対応する、一本の書き込み制御信号線及び一本の読み出し制御信号線を構成要素とした、ビット線と同数の複数の制御信号線対とを有するSRAMセル300である。このSRAMセル300を用いてマルチポートSRAM装置が構成できる。すなわち、アレイ状に上記SRAMセルを配置したSRAM装置において、ある一つの行方向(ワード方向)の各セルに読み出しあるいは書き込み動作をしているとき、同時に他の行方向の各セルにおいても同様動作ができるようにしたSRAM装置が構成できる。なお、同じ行方向に配置されているSRAMセルに対しては、制御線対は共通であり、同じ列方向に配置されているSRAMセルに対しては、同複数本のビット線は共通である。異なる行に対しては異なる制御線対が用いられ、異なる列に対しては他の列のものとは異なる同複数本のビット線が用いられる。ただし、作用は同様である。
また、各制御信号線対に属する書き込み制御信号線WWL1およびWWL2それぞれに対応して書き込み制御トランジスタであるNMOST330および332を用意し、それぞれのソースを第一のインバータ302の入力信号ノードI302に接続し、他方のドレインはそれぞれ対応するビット線BL1およびBL2に接続する。また、読み出し制御信号線RWL1およびRWL2に対応して読み出し制御トランジスタであるNMOST334および336とバッファトランジスタであるNMOST324および326を用意し、NMOST334および336の各ソースはNMOST324および326の各ドレインにそれぞれ接続し、NMOST334および336の各ドレインはそれぞれ対応するビット線BL1およびBL2に接続し、各ゲートはそれぞれ対応する読み出し制御信号線RW およびRWL2に接続する。さらに、PMOST320と322のゲートはそれぞれ書き込み制御信号線WWL1およびWWL2に接続する。
書き込み制御信号線WWL1およびWWL2のどちらかが選択されると、すなわちどちらかを高電位とすると、それに対応したどちらかのビット線BL1およびBL2の電位が第一のインバータ302の入力信号ノードI302に転送される。このとき同時に、それに対応したどちらかのPMOST320と322は非導通となるので正帰還回路は切断されており、第一の実施例と同様に書き込み動作が行われる。同じSRAMセルに接続されている二個以上の書き込み制御信号線を同時に選択することは正常動作の保証ができないので禁止すべきである。異なる行に配置されたSRAMセルに対しては同時書き込み動作可能である。
保持状態ではSRAMセルは各ビット線から切り離されている。ただし、非導通状態のNMOSTでは接続された状態ではあり、漏洩電流等が流れることはある。しかし、ビット線の電位変化で記憶内容が反転したりすることはないと言う意味で切り離されている。また二個の帰還制御トランジスタであるPMOST320と322は導通状態で正帰還回路が構成されている。
SRAMセルが三本のビット線を有する場合について図17に示す。図17のSRAMセル400は三本のビット線BL1、BL2およびBL3を有し、各ビット線に対応する、一本の書き込み制御信号線と一本の読み出し制御信号線を構成要素とする制御信号線対(WWL1、RWL1)、(WWL2、RWL2)および(WWL3、RWL3)と、一本の帰還制御信号線CWLとを有する。制御回路440は上記各制御信号線対の各構成要素に適切な信号を出力する。
上記実施例は三本のビット線を有する場合を示したが、二本であってもまた三本以上であっても良い。増加する場合は、一本のビット線の増加に対してSRAMセルにおけるトランジスタ数の増加は二個ですむ。したがって、集積回路としてSRAM記憶装置を実現する場合に、SRAMセルのビット線増加に対する面積増加の割合を小さくすることができる。
第一のインバータ502はPMOST510とNMOST512とで構成され、その入力信号ノードはI502、出力信号ノードはQ502である。同様に第二のインバータ504はPMOST514とNMOST516とで構成され、その入力信号ノードはI504、出力信号ノードはQ504である。第一のインバータ502の出力信号ノードQ502と第二のインバータ504の入力信号ノードI504は接続されている。第二のインバータ504の出力信号ノードQ504と第一のインバータ502の入力信号ノードI502は一個の帰還制御トランジスタであるPMOST520を通して接続され、PMOST520のゲートは帰還制御信号線CWLに接続されている。また、第二のインバータ504の出力信号ノードQ504は一個のバッファトランジスタであるNMOST522のゲートに接続され、NMOST522のソースは電源帰還線VSSLに接続されている。NMOST522のドレインは読み出し制御トランジスタであるNMOST524および526の各ソースに接続されている。NMOST524および526の各ドレインはそれぞれビット線BL1、BL3に接続されており、各ゲートは各ビット線に対応する読み出し制御信号線RWL1およびRWL2にそれぞれ接続されている。第一のインバータ502の入力信号ノードI502は書き込み制御トランジスタであるNMOST530および532の各ソースに接続され、その各ドレインはビット線BL1およびBL2にそれぞれ接続されており、またその各ゲートは前記各ビット線に対応する書き込み制御信号線WWL1およびWWL2にそれぞれ接続されている。
この場合は一本のビット線BL1とそれに対応する一つの制御信号線対(WWL1、RWL1)があって、他のビット線BL2は書き込み専用に用いられ、ビット線BL3は読み出し専用に用いられている。そしてビット線BL2には一本の書き込み制御線WWL2が対応し、ビット線BL3には一本の読み出し制御線RWL2が対応している。この場合、図17の実施例に比べて、書き込み制御信号線と対応する書き込み制御トランジスタを削減できるし、または読み出し制御信号線とそれに対応する読み出し制御トランジスタを削減できるので、ビット線増加に対する面積増加を抑制することができる。その場合においても、少なくとも一本のビット線は書き込みにも読み出しにも用いることができるので、二本のビット線を書き込みに用い、一本のビット線は読み出しとする組み合わせや、一本を書き込み、二本を読み出しとする組み合わせなど、目的とする記憶装置の機能によって融通性のある記憶装置としての機能を実現することができる。
この図19において、601は第1のゲート電極、602は第2のゲート電極、603は第1のゲート酸化膜、604は第2のゲート酸化膜、605はソース領域、606はソース領域605の第1の電極、607はソース領域605の第2の電極、608はチャネル領域、609はドレイン領域、610はドレイン領域609の第1の電極、611はドレイン領域609の第2の電極である。上記各電極はフィン形の半導体層(605、608、609からなる矩形断面の半導体層)の側面に設けられており、各電極がいわゆる放熱フィンとして働き、冷却または伝熱面積を広くする効果がある。
Claims (4)
- 一本のビット線(BL)と、
該ビット線(BL)に対応する、一本の書き込み制御信号線(WWL)および一本の読み出し制御信号線(RWL)からなる制御信号線対と、
帰還制御トランジスタ(220)と、
該帰還制御トランジスタ(220)とは極性が反対の、書き込み制御トランジスタ(222)と、読み出し制御トランジスタ(224)と、バッファトランジスタ(226)と、
出力信号ノード(Q202)および入力信号ノード(I202)を有する第一のインバータ(202)と、
出力信号ノード(Q204)および入力信号ノード(I204)を有する第二のインバータ(204)とを備え、
前記第一および第二のインバータ(202,204)は電源供給線(VDDL)および電源帰還線(VSSL)にそれぞれ接続されて動作し、
前記第一のインバータ(202)の出力信号ノード(Q202)は前記第二のインバータ(204)の入力信号ノード(I204)に接続し、前記第二のインバータ(204)の出力信号ノード(Q204)と前記第一のインバータ(202)の入力信号ノード(I202)間は前記帰還制御トランジスタ(220)で接続し、前記第一のインバータ(202)の入力信号ノード(I202)と前記ビット線(BL)間は前記書き込み制御トランジスタ(222)で接続し、
前記帰還制御トランジスタ(220)および前記書き込み制御トランジスタ(222)のそれぞれのゲートは前記書き込み制御信号線(WWL)に接続し、
前記バッファトランジスタ(226)のゲートは前記第二のインバータ(204)の出力信号ノード(Q204)に接続し、前記バッファトランジスタ(226)のソースは前記電源帰還線(VSSL)に接続し、前記バッファトランジスタ(226)のドレインと前記ビット線(BL)間は前記読み出し制御トランジスタ(224)で接続し、
前記読み出し制御トランジスタ(224)のゲートは前記読み出し制御信号線(RWL)に接続するSRAMセルであって、
前記第一および第二のインバータ(202,204)はP形電界効果トランジスタ(210,214)とN形電界効果トランジスタ(212,216)とで構成し、前記帰還制御トランジスタ(220)はP形電界効果トランジスタからなり、前記バッファトランジスタ(226)、書き込み制御トランジスタ(222)、および読み出し制御トランジスタ(224)はN形電界効果トランジスタからなり、前記P形およびN形電界効果トランジスタをフィン(ひれ)形構造の二重絶縁ゲート電界効果トランジスタとし、二つのゲート電極を共通接続して三端子動作させることを特徴とするSRAMセル。 - 複数本のビット線(BL1,BL2)と、
該ビット線(BL1,BL2)に対応する、一本の書き込み制御信号線(WWL1,WWL2)および一本の読み出し制御信号線(RWL1,RWL2)からなる、前記ビット線(BL1,BL2)と同数の複数の制御信号線対と、
前記各ビット線(BL1,BL2)に対応する、帰還制御トランジスタ(320,322)、および該帰還制御トランジスタ(320,322)とは極性がそれぞれ反対の、書き込み制御トランジスタ(330,332)と、読み出し制御トランジスタ(334,336)と、バッファトランジスタ(324,326)とからなる、前記ビット線(BL1,BL2)と同数の複数のトランジスタ群と、
出力信号ノード(Q302)および入力信号ノード(I302)を有する第一のインバータ(302)と、
出力信号ノード(Q304)および入力信号ノード(I304)を有する第二のインバータ(304)とを備え、
前記第一および第二のインバータ(302,304)は電源供給線(VDDL)および電源帰還線(VSSL)にそれぞれ接続されて動作し、
前記第一のインバータ(302)の出力信号ノード(Q302)は前記第二のインバータ(304)の入力信号ノード(I304)に接続し、前記第二のインバータ(304)の出力信号ノード(Q304)と前記第一のインバータ(302)の入力信号ノード(I302)間は前記帰還制御トランジスタ(320,322)をすべて直列接続し、前記第一のインバータ(302)の入力信号ノード(I302)と前記ビット線(BL1,BL2)間は対応する前記書き込み制御トランジスタ(330,332)で接続し、
前記各帰還制御トランジスタ(320,322)および前記書き込み制御トランジスタ(330,332)のゲートは、対応する前記書き込み制御信号線(WWL1,WWL2)に接続し、
前記各バッファトランジスタ(324,326)のゲートは前記第二のインバータ(304)の出力信号ノード(Q304)に接続し、前記各バッファトランジスタ(324,326)のソースは前記電源帰還線(VSSL)に接続し、前記各バッファトランジスタ(324,326)のドレインと対応する前記各ビット線(BL1,BL2)間は対応する前記各読み出し制御トランジスタ(334,336)で接続し、
前記各読み出し制御トランジスタ(334,336)のゲートは前記読み出し制御信号線(RWL1,RWL2)に接続するSRAMセルであって、
前記第一および第二のインバータ(302,304)はP形電界効果トランジスタ(310,314)とN形電界効果トランジスタ(312,316)とで構成し、前記帰還制御トランジスタ(320,322)はP形電界効果トランジスタからなり、前記バッファトランジスタ(324,326)、書き込み制御トランジスタ(330,332)、および読み出し制御トランジスタ(334,336)はN形電界効果トランジスタからなり、前記P形およびN形電界効果トランジスタをフィン(ひれ)形構造の二重絶縁ゲート電界効果トランジスタとし、二つのゲート電極を共通接続して三端子動作させることを特徴とするSRAMセル。 - 複数本のビット線(BL1,BL2,BL3)と、
前記各ビット線(BL1,BL2,BL3)に対応する、一本の書き込み制御信号線(WWL1,WWL2,WWL3)および一本の読み出し制御信号線(RWL1,RWL2,RWL3)からなる、前記ビット線(BL1,BL2,BL3)と同数の複数の制御信号線対と、
一本の帰還制御線(CWL)と、
帰還制御トランジスタ(420)と、
バッファトランジスタ(422)と、
前記各ビット線(BL1,BL2,BL3)に対応する、前記帰還制御トランジスタ(420)とは極性がそれぞれ反対の、書き込み制御トランジスタ(430,432,434)および読み出し制御トランジスタ(424,426,428)からなる、前記ビット線(BL1,BL2,BL3)と同数の複数のトランジスタ群と、
出力信号ノード(Q402)および入力信号ノード(I402)を有する第一のインバータ(402)と、
出力信号ノード(Q404)および入力信号ノード(I404)を有する第二のインバータ(404)とを備え、
前記第一および第二のインバータ(402,404)は電源供給線(VDDL)および電源帰還線(VSSL)にそれぞれ接続されて動作し、
前記第一のインバータ(402)の出力信号ノード(Q402)は第二のインバータ(404)の入力信号ノード(I404)に接続し、第二のインバータ(404)の出力信号ノード(Q404)と前記第一のインバータ(402)の入力信号ノード(I402)間は前記帰還制御トランジスタ(420)で接続し、
前記帰還制御トランジスタ(420)のゲートは前記帰還制御線(CWL)に接続し、
前記第一のインバータ(402)の入力信号ノード(I402)と前記各ビット線(BL1,BL2,BL3)間は対応する前記各書き込み制御トランジスタ(430,432,434)で接続し、
前記バッファトランジスタ(422)のゲートは前記第二のインバータ(404)の出力信号ノード(Q404)に接続し、前記バッファトランジスタ(422)のソースは前記電源帰還線(VSSL)に接続し、前記バッファトランジスタ(422)のドレインと前記各ビット線(BL1,BL2,BL3)間は対応する前記各読み出し制御トランジスタ(424,426、428)で接続し、前記読み出し制御トランジスタ(424,426、428)のゲートは前記ビット線(BL1,BL2,BL3)に対応する前記制御信号線対の前記各読み出し制御信号線(RWL1,RWL2,RWL3)に接続し、
前記帰還制御トランジスタ(420)は書き込み動作ではオフ、読み出し動作と保持状態時にはオンとなるように前記帰還制御線(CWL)で制御されるSRAMセルであって、
前記第一および第二のインバータ(402,404)はP形電界効果トランジスタ(410,414)とN形電界効果トランジスタ(412,416)とで構成し、前記帰還制御トランジスタ(420)はP形電界効果トランジスタからなり、前記バッファトランジスタ(422)、書き込み制御トランジスタ(430,432,434)、および読み出し制御トランジスタ(424,426,428)はN形電界効果トランジスタからなり、前記P形およびN形電界効果トランジスタをフィン(ひれ)形構造の二重絶縁ゲート電界効果トランジスタとし、二つのゲート電極を共通接続して三端子動作させることを特徴とするSRAMセル。 - 複数本のビット線(BL1,BL2,BL3)と、
該ビット線(BL1,BL2,BL3)のうちの少なくとも一本のビット線(BL1)に対応する、一本の書き込み制御信号線(WWL1)と一本の読み出し制御信号線(RWL1)とからなる制御信号線対と、
他のビット線(BL2,BL3)に対応する書き込み制御信号線(WWL2)または読み出し制御信号線(RWL2)と、
一本の帰還制御線(CWL)と、
帰還制御トランジスタ(520)と、
前記書き込み制御信号線(WWL1,WWL2)に対応する書き込み制御トランジスタ(530,532)と、
前記読み出し制御信号線(RWL1,RWL2)に対応する読み出し制御トランジスタ(524,526)と、
バッファトランジスタ(522)と、
出力信号ノード(Q502)および入力信号ノード(I502)を有する第一のインバータ(502)と、
出力信号ノード(Q504)および入力信号ノード(I504)を有する第二のインバータ(504)とを備え、
前記第一および第二のインバータ(502,504)は電源供給線(VDDL)および電源帰還線(VSSL)に接続されて動作し、
前記第一のインバータ(502)の出力信号ノード(Q502)は前記第二のインバータ(504)の入力信号ノード(I504)に接続し、前記第二のインバータ(504)の出力信号ノード(Q504)と前記第一のインバータ(502)の入力信号ノード(I502)間は前記帰還制御トランジスタ(520)で接続し、
前記帰還制御トランジスタ(520)のゲートは前記帰還制御線(CWL)に接続し、
前記第一のインバータ(502)の入力信号ノード(I502)は前記書き込み制御トランジスタ(530,532)を通して対応するビット線(BL1,BL2)に接続し、
前記各書き込み制御トランジスタ(530,532)のゲートは対応する書き込み制御信号線(WWL1,WWL2)に接続し、
前記バッファトランジスタ(522)のゲートは前記第二のインバータ(504)の出力信号ノード(Q504)に接続し、前記バッファトランジスタ(522)のソースは前記電源帰還線(VSSL)に接続し、前記バッファトランジスタ(522)のドレインは前記読み出し制御トランジスタ(524,526)を通して対応するビット線(BL1,BL3)に接続し、
前記読み出し制御トランジスタ(524,526)のゲートは対応する前記読み出し制御信号線(RWL1,RWL2)に接続し、
前記帰還制御トランジスタ(520)は書き込み動作ではオフ、読み出し動作と保持状態時にはオンとなるように前記帰還制御線(CWL)で制御されるSRAMセルであって、
前記第一および第二のインバータ(502,504)はP形電界効果トランジスタ(510,514)とN形電界効果トランジスタ(512,516)とで構成し、前記帰還制御トランジスタ(520)はP形電界効果トランジスタからなり、前記バッファトランジスタ(522)、書き込み制御トランジスタ(530,532)、および読み出し制御トランジスタ(524,526)はN形電界効果トランジスタからなり、前記P形およびN形電界効果トランジスタをフィン(ひれ)形構造の二重絶縁ゲート電界効果トランジスタとし、二つのゲート電極を共通接続して三端子動作させることを特徴とするSRAMセル。
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