JP2006147829A - 半導体装置 - Google Patents
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Abstract
【課題】本発明は、半導体材料を有効活用して、MOS型半導体装置を小型化し、高速化、低消費電力化、高集積化に適したMOS型半導体装置を提供する。
【解決手段】ゲート電極に加える電圧により半導体層のチャネル領域を流れる電荷を制御する電界効果型半導体装置にあって、積層形成される2層のチャネル領域と、2層のチャネル領域の各層間を隔てる電気的分離層と、2層のチャネル領域に生じる異種の電荷を実質的に同時に制御するゲート電極とを有する。
【選択図】 図2
【解決手段】ゲート電極に加える電圧により半導体層のチャネル領域を流れる電荷を制御する電界効果型半導体装置にあって、積層形成される2層のチャネル領域と、2層のチャネル領域の各層間を隔てる電気的分離層と、2層のチャネル領域に生じる異種の電荷を実質的に同時に制御するゲート電極とを有する。
【選択図】 図2
Description
本発明は小型で高性能な半導体装置、特に集積回路の構成要素に適したMOS型トランジスタ(Metal-Oxide-Semiconductor
Transistor)に関する。
Transistor)に関する。
従来、MOS型トランジスタは電流端子であるソース電極およびドレイン電極とチャネル領域の電荷を制御するゲート電極からなる。トランジスタの動作速度を上げるためにはチャネル長を短くし、チャネルを流れる電荷の走行時間を短くする必要がある。また、負荷を駆動する電流を増加させるためにはチャネル幅を広くする必要がある。
高速・低消費電力で動作する半導体装置としては、CMOS(Complimentary MOS)トランジスタが広く使われてきた(以下CMOSトランジスタを単にCMOSと記述する)。CMOSは、電子をキャリアとするn型MOSトランジスタと正孔をキャリアとするp型MOSトランジスタをペアにして相補型の回路単位を構成する。
それぞれのトランジスタを基板上で電気的に分離し、両方のゲート電極を結線するためにCMOSの占める面積は単体MOSトランジスタの約2倍になり、また製造工程も長くなる。CMOSの集積度を上げようとすると、チップ面積が大きくなり、チップコストの増加をもたらす。また、CMOSの面積が大きいと配線長も長くなり、配線抵抗および寄生容量が増大し、信号伝播の遅延をもたらす。消費電力の制限および経済的な理由から、限られた面積のシリコンチップに集積できる回路規模は限定される。さらに、従来のCMOSは電気的にはシリコン基板の表層しか活用しておらず、それ以外のシリコンは単なる支えの役目しか果たしていない。高価なシリコンウェハの利用効率はきわめて悪く、その製造エネルギーを考えると、きわめて無駄な使い方をしているとしかいえない。
従来のCMOSに替わる新しい構造の提案がある。それらは、(1)部分空乏型の比較的厚いシリコン膜を用いたSOI(Silicon on Insulator)基板の採用、(2)完全空乏型の薄いシリコン膜を用いたSOI基板の採用、(3)SiGeなどをシリコンウェハと組み合わせることによる歪を利用した移動度の向上、(4)薄いシリコン薄膜を上下2つの、あるいは横からのゲート電極で囲ったダブル/トリップルゲート型SOI構造、(5)シリコンを短冊状にして表面積を増やしたフィン型構造などである。いずれも、性能改善は数10%程度以下であり、CMOSを構成するためには従来通りnチャネルとpチャネルのペアMOSトランジスタを必要とするので、大幅な微小化は難しい問題がある。
特開2003−152192号公報
特開2003−008028号公報
特開平09−232571号公報
特開平05−206463号公報
上記のように従来の技術ではCMOSの集積度を上げようとすると、チップ面積が大きくなり限られた面積のシリコンチップに集積できる回路規模が限定される等の問題があった。
本発明は、半導体材料を有効活用して従来装置に比べ大幅に小型化した、従って高速化、低消費電力化、高集積化が可能なMOS型半導体装置を提供することを目的とするものである。
本発明によれば、ゲート電極に加える電圧により半導体層のチャネル領域を流れる電荷を制御する電界効果型半導体装置にあって、積層形成される2層のチャネル領域と、前記2層のチャネル領域間を隔てる電気的分離層と、前記2層のチャネル領域に生じる異種の電荷を実質的に同時に制御するゲート電極とを有することを特徴とする半導体装置が得られる。
また本発明は、前記2層のチャネル領域の各々にソース電極およびドレイン電極を接続するとともに、前記ゲート電極により前記チャネル領域の一方が導電状態のとき、他方が実質的に非導電状態になるようにしたことを特徴とする半導体装置を提供する。
さらに本発明は、前記2層のチャネル領域の各々にソース電極およびドレイン電極を接続するとともに、前記ゲート電極により前記チャネル領域の一方が導電状態のとき、他方が実質的に非導電状態になるようにした構成を単位構成とし、該構成単位を複数個積層させたことを特徴とする半導体装置を提供する。
また本発明は、前記電気的分離層がキャリア空乏領域であり、前記2層のチャネル領域が前記半導体層の反転層および該反転層とキャリア空乏領域で隔てられた半導体領域であることを特徴とする半導体装置を提供する。
さらに本発明は、前記電気的分離層が絶縁層であることを特徴とする半導体装置を提供する。
また本発明は、前記チャネル領域を有する半導体層の少なくとも1層が絶縁基板上に形成されていることを特徴とする半導体装置を提供する。
さらに本発明は、前記2層のチャネル領域の一方がシリコン層に形成され、他方が該シリコン層と組成の異なる半導体層に形成されていることを特徴とする半導体装置を提供する。
また本発明は、前記シリコン層と組成の異なる半導体層がゲルマニウム層あるいはシリコンゲルマニウム層からなることを特徴とする半導体装置を提供する。
さらに本発明は、前記シリコン層と組成の異なる半導体層がシリコンカーバイド層からなることを特徴とする半導体装置を提供する。
また本発明は、前記シリコン層と組成の異なる半導体層がリン化ガリウム層からなることを特徴とする半導体装置を提供する。
さらに本発明は、ゲート電極に加える電圧により半導体層のチャネル領域を流れる電荷を制御する電界効果型半導体装置にあって、積層形成される複数のチャネル領域と、前記複数のチャネル領域間を互いに隔てる電気的分離層と、前記複数のチャネル領域に生じる異種の電荷を実質的に同時に制御するゲート電極とを有することを特徴とする半導体装置を提供する。
本発明によれば、2層のチャネル領域を積層形成したので、チャネル領域に必要な面積はひとつのチャネル領域の面積分だけでよい。また、ひとつのゲート電極により2層のチャネル領域に生じる異種の電荷を同時に制御できるようにしたので、各チャネル領域制御に必要なゲート電極の面積もひとつのゲート電極の面積分だけでよい。従って2個分のMOSトランジスタの面積を従来に比べて2分の1に縮小でき、それによって小型化され、寄生容量が小さく高速化、低消費電力化、高集積化が可能なMOS型半導体装置が得られる。
また、前記2層のチャネル領域の各々にソース電極およびドレイン電極を接続するとともに、前記ゲート電極により前記チャネル領域の一方が導電状態のとき、他方が実質的に非導電状態になるようにしたので、従来に比べて面積が2分の1の相補型回路が得られる。
さらに、上述の構成単位を複数個積層させることにより、従来に比べて面積が4分の1以下の相補型回路が得られる。
また、キャリア空乏領域を電気的分離層として利用すると、各層のチャネル領域と電気的分離層が同じ半導体材料で形成できる。従って、製造工程が簡略化できる。
さらに、電気的分離層を絶縁層とすると、チャネル領域間の電気的分離がより確実になり半導体装置の特性が改善される。また絶縁層をソース電極やドレイン電極などの形成工程においてエッチングストッパとしても利用できるので、製造工程が簡略化できる。
また、チャネル領域を有する半導体層の少なくとも1層が絶縁基板上に形成されていると、シリコン基板だけを利用するものに比べて電気的分離がより確実になり半導体装置の諸特性が改善される。
さらに、2層のチャネル領域の一方をシリコン層に形成し、他方をシリコン層と組成の異なる半導体層に形成すると、それらの格子歪を利用してチャネル領域に圧縮応力または引っ張り応力を発生させることができる。それにより、正孔移動度ないし電子移動度を増大させて、トランジスタの駆動力を上げることができる。
また、シリコン層とゲルマニウム層あるいはシリコンゲルマニウム層の多層膜は、欠陥の問題を懸念することなく、容易に実現でき、チャネル間の電荷移動度をそろえることが容易である。
さらに、シリコンカーバイド層はエピタキシャル結晶が作りやすく、シリコンと多層化することが容易である。
また、リン化ガリウム層はその結晶格子がシリコンの結晶格子に近いので、電荷の移動度調整が容易である。
さらに本発明によれば、複数のチャネル領域を積層形成したので、チャネル領域に必要な面積はひとつのチャネル領域の面積分だけでよい。また、ひとつのゲート電極により複数のチャネル領域に生じる異種の電荷を同時に制御できるようにしたので、複数のチャネル領域制御に必要なゲート電極の面積もひとつのゲート電極の面積分だけでよい。従って複数個分のMOSトランジスタの面積を従来に比べて2分の1以下に縮小でき、それによって小型化され、寄生容量が小さく高速化、低消費電力化、高集積化が可能なMOS型半導体装置が得られる。
以下、本発明の具体的な実施例について説明する。
図1は、本発明の原理を説明するエネルギーバンド説明図を示す。
図1は、本発明の原理を説明するエネルギーバンド説明図を示す。
(A)は接地された基板上のp型Si基板にゲート絶縁膜とゲート電極とを設けたいわゆるMIS(Metal-Insulator-Semiconductor)構造のエネルギーバンド説明図であり、ゲート電極に正(+)電圧がかかると、ゲート絶縁膜に接するSi表面には反転層が形成されキャリアとなる電子が蓄積する。その結果Si表面にはnチャネルが形成され、導電状態(オン)のn型トランジスタとなる。その他のSi領域は空乏層となり実質的にキャリアはない。これは通常の完全空乏型のSOIトランジスタの動作に他ならない。
次に(B)のように、ゲート電極を0電圧にするとnチャネルは消滅し、前記n型トランジスタは非導電状態(オフ)になる。しかし、空乏層幅が狭くなり、空乏層と設置基板間のSi内にキャリアとなる正孔が生じてpチャネルが形成される。すなわち、導電状態のp型トランジスタとして動作する。
これら2つのチャネルのそれぞれにソース電極およびドレイン電極をもうけることにより、ひとつのゲート電極でCMOS動作が可能になる。
以下、本発明の実施の形態について図面を参照しながら説明する。
(第1の実施の形態)
図2は、本発明の第1の実施の形態の半導体装置の構成を示す要部断面であり、1は絶縁基板、2は絶縁基板1上に堆積したp-Si薄膜、3はp-Si薄膜2に形成される空乏層、4はp-Si薄膜2とゲート絶縁膜11にて隔てられたゲート電極、p-Si薄膜2内の5はnチャネル領域、6はpチャネル領域である。ここでは、便宜上nチャネル領域5とpチャネル領域6とを空乏層3を隔てて上下に同時に図示しているが、好ましいCMOS動作においては、ゲート電極4の電圧によってどちらか交互に存在するものである。このような空乏層3の領域制御のためにp-Si薄膜2はその膜厚と不純物濃度を最適化する必要がある。ここでは、p-Si薄膜2の膜厚を100nmないし5nmとし、また不純物濃度を1*1017ないし1*1020/cm3として空乏層3の領域を制御している。
図2は、本発明の第1の実施の形態の半導体装置の構成を示す要部断面であり、1は絶縁基板、2は絶縁基板1上に堆積したp-Si薄膜、3はp-Si薄膜2に形成される空乏層、4はp-Si薄膜2とゲート絶縁膜11にて隔てられたゲート電極、p-Si薄膜2内の5はnチャネル領域、6はpチャネル領域である。ここでは、便宜上nチャネル領域5とpチャネル領域6とを空乏層3を隔てて上下に同時に図示しているが、好ましいCMOS動作においては、ゲート電極4の電圧によってどちらか交互に存在するものである。このような空乏層3の領域制御のためにp-Si薄膜2はその膜厚と不純物濃度を最適化する必要がある。ここでは、p-Si薄膜2の膜厚を100nmないし5nmとし、また不純物濃度を1*1017ないし1*1020/cm3として空乏層3の領域を制御している。
pチャネル領域6と接続されたソース領域7とドレイン領域8には、図示を省略してあるが、それぞれp型トランジスタのソース電極12およびドレイン電極13が接続されている。また、9と10はnチャネル領域5と接続されたソース領域とドレイン領域であり、ソース領域9とドレイン領域10にはそれぞれn型トランジスタのソース電極14およびドレイン電極15が接続されている。
なお、p-Si薄膜2上にはシリコン酸化膜16が形成され、ソース電極14並びにドレイン電極15をp-Si薄膜2から絶縁している。
このような半導体装置のゲート電極4に、エネルギーバンド説明図を用いて説明したように、正(+)電圧がかかると、ゲート絶縁膜11に接するp-Si薄膜2にnチャネル領域5が形成され、ソース電極14、ドレイン電極15が接続されたn型トランジスタが導電状態(オン)になる。その他のp-Si薄膜2は空乏層3となり、通常の完全空乏型のSOIトランジスタの動作をする。
次にゲート電極4が0電圧になるとnチャネル領域5は消滅し、n型トランジスタは非導電状態(オフ)になる。しかし、空乏層3の幅が狭くなり、空乏層3の下側にp-Si薄膜2の正孔が生成され、pチャネル領域6を形成する。すなわち、ソース電極12、ドレイン電極13が接続されたp型トランジスタとして動作する。
このように、nチャネル領域5とpチャネル領域6とを異なる層に互いに重なるように形成し、これらにそれぞれソース電極12、14およびドレイン電極13、15を接続することにより、ひとつのゲート電極4でCMOS動作をさせることが可能になる。
従って、CMOSのチャネル面積並びにゲート電極面積が従来の単体MOSトランジスタとほぼ同等に縮小でき、トランジスタの小型化が可能となる。
また、従来のCMOSのように二つのゲート電極を結線するための面積も不要になるので、一層小型化が可能となるとともに配線抵抗および寄生容量も小さくなり、信号伝播の遅延が少なくなる。
(第2の実施の形態)
図3は、本発明の第2の実施の形態の半導体装置の構成を示す要部断面図であり、半導体装置の駆動力を増すための工夫がなされた構成を示す。ここでは絶縁基板21上に図2のp-Si薄膜2に代わりp型SiGe薄膜22を堆積し、p型SiGe薄膜22の上にp型Si薄膜32を堆積している。そしてpチャネル領域26がp型SiGe薄膜22に、nチャネル領域25がp型Si薄膜32に各々形成され、pチャネル領域26とnチャネル領域25の境界部には空乏層23が形成される。
図3は、本発明の第2の実施の形態の半導体装置の構成を示す要部断面図であり、半導体装置の駆動力を増すための工夫がなされた構成を示す。ここでは絶縁基板21上に図2のp-Si薄膜2に代わりp型SiGe薄膜22を堆積し、p型SiGe薄膜22の上にp型Si薄膜32を堆積している。そしてpチャネル領域26がp型SiGe薄膜22に、nチャネル領域25がp型Si薄膜32に各々形成され、pチャネル領域26とnチャネル領域25の境界部には空乏層23が形成される。
また、24はp型Si薄膜32とゲート絶縁膜31にて隔てられたゲート電極であり、nチャネル領域25側にあるソース領域29とドレイン領域30にそれぞれn型トランジスタのソース電極34およびドレイン電極35が接続されている。同様に、pチャネル領域26側にあるソース領域27とドレイン領域28にはそれぞれp型トランジスタのソース電極およびドレイン電極が接続されているが、ここではそれら電極の図示を省略している。なお、36はソース電極34並びにドレイン電極35とp型Si薄膜13とを絶縁するシリコン酸化膜である。
このような2層膜構造の半導体層では格子歪によりp型SiGe薄膜22に圧縮応力がかかり、p型Si薄膜32には引っ張り応力がかかる。その結果、p型SiGe薄膜22において正孔移動度が増大し、p型Si薄膜32において電子移動度が増大し、第1の実施の形態の半導体装置に比べてその駆動力が増加する。
(第3の実施の形態)
図4は、本発明の第3の実施の形態の半導体装置の構成を示す要部斜視図である。第1の実施の形態および第2の実施の形態の半導体装装置では、両チャネル領域が同一方向に設けられていた。しかし、第3の実施の形態の半導体装置では、p-Si薄膜42に形成されるpチャネル領域(図示を省略している)とnチャネル領域(図示を省略している)の形成方向を交差させた構造としている。pチャネル領域の形成方向はそれに接続されたソース領域47とドレイン領域48を結ぶ方向に同じである。またnチャネル領域の形成方向はそれに接続されたソース領域49とドレイン領域50を結ぶ方向に同じである。図4において、41は絶縁基板、44はゲート絶縁膜を介してp-Si薄膜42上に形成されたゲート電極である。
図4は、本発明の第3の実施の形態の半導体装置の構成を示す要部斜視図である。第1の実施の形態および第2の実施の形態の半導体装装置では、両チャネル領域が同一方向に設けられていた。しかし、第3の実施の形態の半導体装置では、p-Si薄膜42に形成されるpチャネル領域(図示を省略している)とnチャネル領域(図示を省略している)の形成方向を交差させた構造としている。pチャネル領域の形成方向はそれに接続されたソース領域47とドレイン領域48を結ぶ方向に同じである。またnチャネル領域の形成方向はそれに接続されたソース領域49とドレイン領域50を結ぶ方向に同じである。図4において、41は絶縁基板、44はゲート絶縁膜を介してp-Si薄膜42上に形成されたゲート電極である。
このようにしてpチャネル領域の形成方向とnチャネル領域の形成方向とを交差させて形成することにより、それぞれに接続するソース電極およびドレイン電極の引き出し方向を異ならせることができる。それにより、n型トランジスタとp型トランジスタの各々の電極配置が自由になり、半導体装置の製造が容易になる。
第1の実施の形態ないし第3の実施の形態の半導体装置では、絶縁基板上の半導体薄膜の表層と下層を流れるそれぞれのキャリアである電子と正孔を、単一のゲート電極によって効率よく制御し、CMOSとして動作させるものであるが、半導体膜としてはSiあるいはSiとSiGeに限られるものではなく、SiとSiCあるいはGaPなどを組み合わせて多層化することもできる。
半導体膜を多層に積層することで、限られた面積に大電流を流すことができるようになるばかりでなく、小型化と寄生容量の低減による低消費電力化が可能になる。
また、第1の実施の形態ないし第3の実施の形態の半導体装置では積層されたチャネル領域に対して、チャネル領域の一方側にゲート電極を設けて制御用ゲート電圧を印加する構成としたが、ゲート電極を必要に応じてチャネル領域の両側に設けてもよく、あるいはチャネル領域を囲む構成としてもよいことは明らかであり、次の第4の実施の形態にて説明するいわゆるダブルゲートあるいはトリプルゲート、さらにはサラウンディングゲートと呼ばれる構成もとりうる。
(第4の実施の形態)
図5は、本発明の第4の実施の形態の半導体装置の構成を示す要部断面図である。図5において、61は絶縁基板、62は絶縁基板61上に堆積したp-Si薄膜、63はp-Si薄膜62に形成される空乏層、64はp-Si薄膜62とゲート絶縁膜71にて隔てられたゲート電極、p-Si薄膜62内の65はnチャネル領域、66はpチャネル領域である。
図5は、本発明の第4の実施の形態の半導体装置の構成を示す要部断面図である。図5において、61は絶縁基板、62は絶縁基板61上に堆積したp-Si薄膜、63はp-Si薄膜62に形成される空乏層、64はp-Si薄膜62とゲート絶縁膜71にて隔てられたゲート電極、p-Si薄膜62内の65はnチャネル領域、66はpチャネル領域である。
pチャネル領域66に接続されたソース領域67とドレイン領域68には、図示を省略してあるが、それぞれp型トランジスタのソース電極およびドレイン電極が接続されている。また、nチャネル領域65に接続されたソース領域69とドレイン領域70にはそれぞれn型トランジスタのソース電極74およびドレイン電極75が接続されている。
さらに、pチャネル領域66の絶縁基板61側には第2のゲート絶縁膜78を介して第2のゲート電極79が形成してあり、p-Si薄膜62上にはシリコン酸化膜76が形成してある。
このような構造にして第2のゲート電極79に加えるゲート電圧を調整することにより、nチャネル領域65およびpチャネル領域66の電荷を補助的に制御することができる。
(第5の実施の形態)
図6は、本発明の第5の実施の形態の半導体装置の構成を示す要部断面図であり、81は絶縁基板、86および85は異なる層に互いに重なるように形成されたpチャネル領域およびnチャネル領域、84はゲート絶縁膜83を介してnチャネル領域86上に形成されたゲート電極である。また、pチャネル領域86およびnチャネル領域85には図示を省略してあるが各々ソース電極およびドレイン電極が接続されており、pチャネル領域86とnチャネル領域85間には電気的分離層が形成される。これらソース電極およびドレイン電極、pチャネル領域86、nチャネル領域85およびゲート電極84は、第1の実施の形態の半導体装置と同様にゲート電極84で動作可能な第1のCMOSを構成している。
(第5の実施の形態)
図6は、本発明の第5の実施の形態の半導体装置の構成を示す要部断面図であり、81は絶縁基板、86および85は異なる層に互いに重なるように形成されたpチャネル領域およびnチャネル領域、84はゲート絶縁膜83を介してnチャネル領域86上に形成されたゲート電極である。また、pチャネル領域86およびnチャネル領域85には図示を省略してあるが各々ソース電極およびドレイン電極が接続されており、pチャネル領域86とnチャネル領域85間には電気的分離層が形成される。これらソース電極およびドレイン電極、pチャネル領域86、nチャネル領域85およびゲート電極84は、第1の実施の形態の半導体装置と同様にゲート電極84で動作可能な第1のCMOSを構成している。
また、ゲート電極84上に設けられた素子間分離層99には、第1のCMOSと同様に、ゲート電極94、pチャネル領域96、nチャネル領域95、それらに各々接続されたソース電極およびドレイン電極により第2のCMOSが構成され、ゲート電極94で動作可能となっている。なお、93はゲート絶縁膜でpチャネル領域96とnチャネル領域95とを隔てる電気的分離層は図示を省略してある。
さらに、ゲート電極94上設けられた素子間分離層109には、第1のCMOS、第2のCMOSと同様に、ゲート電極104、pチャネル領域96、nチャネル領域95、それらに各々接続されたソース電極およびドレイン電極により第3のCMOSが構成され、ゲート電極104で動作可能となっている。103はゲート絶縁膜である。
89は絶縁基板81と第1のCMOS間に設けられた素子間分離層、119はpチャネル領域86、nチャネル領域85の電荷を補助的に制御するゲート電極である。
このようにCMOSを3層積層させた構成の相補型回路単位は、その実質的面積が従来のものに比べて約6分の1以下になる。
図7は、本発明の第1の実施の形態の半導体装置に係わる製造工程を示す工程断面図である。(A)は、絶縁基板1に不純物としてボロンを5×1017cm-3含むp-Si薄膜2を積層したSOI(Silicon on Insulator)基板を示している。次に(B)に示すようにp-Si薄膜2の上にシリコン酸化膜16を層間絶縁膜として約1μm堆積し、その後シリコン酸化膜16の部分エッチングによりp-Si薄膜2の所定領域18の表面を露出させる。次いで(C)に示すように酸化雰囲気において熱処理を施し、所定領域18の表面を酸化膜19で被う。酸化膜19の一部は後述するようにゲート絶縁膜11となる。
続いて(D)に示すように、酸化膜19上にポリシリコンを気相成長法によって堆積させてパターン形成し、不純物ドーピング、熱処理を施すことによって、ゲート電極4を形成する。次に、ゲート電極4を囲む酸化膜19をエッチング除去してソース領域およびドレイン領域のコンタクト領域形成の準備を整える。
次に(E)に示すように、これら除去領域から砒素をイオン注入してソース領域9およびドレイン領域10を形成する。
その後(F)に示すように、p型チャネルのソース電極12およびドレイン電極13、さらにn型チャネルのソース電極14およびドレイン電極15の金属を堆積させ、引き出し電極を形成して完成させる。(F)において、5はn型チャネル領域、3は空乏層、6はp型チャネル領域である。
(半導体装置の応用例)
本発明の半導体装置の具体的な回路応用例としてSRAM(スタティックランダムアクセスメモリ)の回路図を図8に示す。SRAMは従来6個のトランジスタを使い1ビットのメモリセルを構成するのが基本である。
本発明の半導体装置の具体的な回路応用例としてSRAM(スタティックランダムアクセスメモリ)の回路図を図8に示す。SRAMは従来6個のトランジスタを使い1ビットのメモリセルを構成するのが基本である。
ここで互いのゲート電極を接続したp型トランジスタ202とn型トランジス
タ203は、本発明の第1の実施の形態に示したCMOSのp型トランジスタお
よびn型トランジスタと同様に積層形成されたもので、両方のゲート電極は同じ
ひとつのゲート電極になっている。また互いのゲート電極を接続したp型トラン
ジスタ205とn型トランジスタ206もp型トランジスタ202とn型トラン
ジスタ203と同様に、積層形成されたCMOSのp型トランジスタおよびn型
トランジスタであり、それらのゲート電極は同じひとつのゲート電極になっている。
タ203は、本発明の第1の実施の形態に示したCMOSのp型トランジスタお
よびn型トランジスタと同様に積層形成されたもので、両方のゲート電極は同じ
ひとつのゲート電極になっている。また互いのゲート電極を接続したp型トラン
ジスタ205とn型トランジスタ206もp型トランジスタ202とn型トラン
ジスタ203と同様に、積層形成されたCMOSのp型トランジスタおよびn型
トランジスタであり、それらのゲート電極は同じひとつのゲート電極になっている。
このようにp型トランジスタ202とn型トランジスタ203並びにp型トランジスタ205とn型トランジスタ206を各々積層したので、SRAMは小型化
できる。しかも、p型トランジスタ202とn型トランジスタ203並びにp型トランジスタ205とn型トランジスタ206は高精度の負荷抵抗に対応する。
できる。しかも、p型トランジスタ202とn型トランジスタ203並びにp型トランジスタ205とn型トランジスタ206は高精度の負荷抵抗に対応する。
尚、データ線207とこれらトランジスタ202、203間に接続されたトランジ201は選択用トランジスタであり、データ線208とトランジスタ205、206間に接続されたトランジスタ204も選択用トランジスタである。
本発明に係わる半導体装置は、高速・低消費電力で動作するCMOSトランジス
タとしてSRAM(スタティックランダムアクセスメモリ)等、半導体産業の中核デバイスとして広く使われる。特に超小型化により一層の高速化、低消費電力化、高集積化が可能になるので、システム構成上極めて有用で、多くの応用が拓ける。
タとしてSRAM(スタティックランダムアクセスメモリ)等、半導体産業の中核デバイスとして広く使われる。特に超小型化により一層の高速化、低消費電力化、高集積化が可能になるので、システム構成上極めて有用で、多くの応用が拓ける。
しかも、製造コストの削減に加え、製造プロセスの簡略化と低エネルギー化、短TAT化など環境問題への対応も可能になる。さらには、不要なシリコン基板を持たないため、アルファ線などの放射線による影響を避けることができ、航空機用など対放射線デバイスとしても有用となるなど、産業上極めて大きな波及効果が期待できる。
1、21、41、61、81 絶縁基板
2、32、42、62 p-Si薄膜
3、23、63 空乏層
4、24、44、64、84、94、104 ゲート電極
5、25、65、85、95、105 nチャネル領域
6、26、66、86、96、106 pチャネル領域
7、9、27、29、47、49、67、69 ソース領域
8、10、28、30、48、50、68、70 ドレイン領域
12、14、34、74 ソース電極
13、15、35、75 ドレイン電極
11、31、71、83、93、103 ゲート絶縁膜
16、36、76 シリコン酸化膜
22 p型SiGe薄膜
2、32、42、62 p-Si薄膜
3、23、63 空乏層
4、24、44、64、84、94、104 ゲート電極
5、25、65、85、95、105 nチャネル領域
6、26、66、86、96、106 pチャネル領域
7、9、27、29、47、49、67、69 ソース領域
8、10、28、30、48、50、68、70 ドレイン領域
12、14、34、74 ソース電極
13、15、35、75 ドレイン電極
11、31、71、83、93、103 ゲート絶縁膜
16、36、76 シリコン酸化膜
22 p型SiGe薄膜
Claims (11)
- ゲート電極に加える電圧により半導体層のチャネル領域を流れる電荷を制御する電界効果型半導体装置にあって、積層形成される2層のチャネル領域と、前記2層のチャネル領域間を隔てる電気的分離層と、前記2層のチャネル領域に生じる異種の電荷を実質的に同時に制御するゲート電極とを有することを特徴とする半導体装置。
- 請求項1において、前記2層のチャネル領域の各々にソース電極およびドレイン電極を接続するとともに、前記ゲート電極により前記チャネル領域の一方が導電状態のとき、他方が実質的に非導電状態になるようにしたことを特徴とする半導体装置。
- 請求項2記載の構成を単位構成とし、該単位構成を複数個積層させたことを特徴とする半導体装置。
- 請求項1において、前記電気的分離層がキャリア空乏領域であり、前記2層のチャネル領域が半導体層の反転層および該反転層とキャリア空乏領域で隔てられた半導体領域であることを特徴とする半導体装置。
- 請求項1において、前記電気的分離層が絶縁層であることを特徴とする半導体装置。
- 請求項1において、前記チャネル領域を有する半導体層の少なくとも1層が絶縁基板上に形成されていることを特徴とする半導体装置。
- 請求項1において、前記2層のチャネル領域の一方がシリコン層に形成され、他方が該シリコン層と組成の異なる半導体層に形成されていることを特徴とする半導体装置。
- 請求項7において、前記シリコン層と組成の異なる半導体層がゲルマニウム層あるいはシリコンゲルマニウム層からなることを特徴とする半導体装置。
- 請求項7において、前記シリコン層と組成の異なる半導体層がシリコンカーバイド層からなることを特徴とする半導体装置。
- 請求項7において、前記シリコン層と組成の異なる半導体層がリン化ガリウム層からなることを特徴とする半導体装置。
- ゲート電極に加える電圧により半導体層のチャネル領域を流れる電荷を制御する電界効果型半導体装置にあって、積層形成される複数のチャネル領域と、前記複数のチャネル領域間を互いに隔てる電気的分離層と、前記複数のチャネル領域に生じる異種の電荷を実質的に同時に制御するゲート電極とを有することを特徴とする半導体装置。
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5382886B2 (ja) * | 2009-07-29 | 2014-01-08 | 独立行政法人産業技術総合研究所 | Sramセル |
CN108231776A (zh) * | 2016-12-14 | 2018-06-29 | 中芯国际集成电路制造(上海)有限公司 | 一种sram存储单元及其制造方法和电子装置 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05206422A (ja) * | 1992-01-28 | 1993-08-13 | Canon Inc | 半導体装置及びその作製方法 |
JPH08228034A (ja) * | 1994-12-09 | 1996-09-03 | At & T Corp | 有機薄膜トランジスタ装置 |
JP2003124456A (ja) * | 2001-10-10 | 2003-04-25 | Fujitsu Ltd | 半導体装置及びその製造方法 |
-
2004
- 2004-11-19 JP JP2004335620A patent/JP2006147829A/ja active Pending
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