CN108231776B

CN108231776B - 一种sram存储单元及其制造方法和电子装置

Info

Publication number: CN108231776B
Application number: CN201611152432.XA
Authority: CN
Inventors: 廖淼
Original assignee: Semiconductor Manufacturing International Shanghai Corp; Semiconductor Manufacturing International Beijing Corp
Current assignee: Semiconductor Manufacturing International Shanghai Corp; Semiconductor Manufacturing International Beijing Corp
Priority date: 2016-12-14
Filing date: 2016-12-14
Publication date: 2021-08-17
Anticipated expiration: 2036-12-14
Also published as: CN108231776A

Abstract

本发明提供一种SRAM存储单元及其制造方法和电子装置，所述SRAM存储单元包括：具有第一导电类型的半导体衬底，所述半导体衬底包括第一表面和与所述第一表面相对的第二表面；形成在所述半导体衬底的所述第一表面上的栅极结构；分别形成在所述栅极结构两侧的所述半导体衬底中的源极和漏极，其中，所述源极和所述漏极由导电沟道连接，所述源极、所述漏极和所述导电沟道具有第二导电类型。本发明的SRAM存储单元使用穿通型MOS器件，该存储单元可以实现反向电流状态，例如高电流为“0”，低电流为“1”，并且根据本发明的存储单元能够获得独立的四个操作状态。

Description

一种SRAM存储单元及其制造方法和电子装置

技术领域

本发明涉及半导体技术领域，具体而言涉及一种SRAM存储单元及其制造方法和电子装置。

背景技术

随着数字集成电路的不断发展，片上集成的存储器已经成为数字系统中重要的组成部分。SRAM(Static Random Access Memory，静态随机存取存储器)以其低功耗、高速的优点成为片上存储器中不可或缺的重要组成部分。SRAM只要为其供电即可保存数据，无需不断对其进行刷新。

目前主流的高密度SRAM是6T SRAM，其在一个单元中包括六个晶体管，并且通过锁存结构存储“0”或“1”，然而这种SRAM单元有一个很大的缺点，那就是单元面积太大，不利于器件集成度的提高。

因此，有必要提出一种新的SRAM存储单元及其制造方法，以解决上述技术问题。

发明内容

在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。

针对现有技术的不足，本发明一方面提供一种SRAM存储单元，包括：

具有第一导电类型的半导体衬底，所述半导体衬底包括第一表面和与所述第一表面相对的第二表面；

形成在所述半导体衬底的所述第一表面上的栅极结构；

分别形成在所述栅极结构两侧的所述半导体衬底中的源极和漏极，其中，所述源极和所述漏极由导电沟道连接，所述源极、所述漏极和所述导电沟道具有第二导电类型。

进一步，所述导电沟道位于所述栅极结构的下方。

进一步，在所述源极和所述漏极下方的所述半导体衬底中设置有埋层，所述埋层与所述源极和所述漏极间隔设置，所述埋层与所述半导体衬底的所述第二表面间隔设置，所述埋层具有所述第二导电类型。

进一步，在所述埋层上方的所述半导体衬底中还设置有与所述源极和所述漏极隔离的阱区，所述阱区底部与所述埋层连接，所述阱区顶面与所述第一表面齐平，在所述阱区中设置有注入区，所述阱区、所述注入区和所述埋层具有相同的导电类型。

进一步，在所述半导体衬底中设置有浅沟槽隔离结构，所述浅沟槽隔离结构的顶面与所述第一表面齐平，所述浅沟槽隔离结构的底部位于所述埋层中，所述阱区由所述浅沟槽隔离结构与所述源极和所述漏极隔离。

进一步，所述源极电连接源线，所述漏极电连接位线，所述栅极结构电连接字线，所述埋层电连接电源电压。

进一步，所述第一导电类型为P型，所述第二导电类型为N型。

本发明另一面提供一种SRAM存储单元的制造方法，所述制造方法包括：

提供具有第一导电类型的半导体衬底，所述半导体衬底包括第一表面和与所述第一表面相对的第二表面；

在所述半导体衬底的所述第一表面上形成栅极结构；

进行离子注入，以在所述栅极结构两侧的所述半导体衬底中分别形成源极和漏极，所述源极和所述漏极中的掺杂杂质向所述栅极结构下方的所述半导体衬底中扩散形成导电沟道，所述源极和所述漏极由所述导电沟道连接，所述导电沟道、所述源极和所述漏极具有第二导电类型。

进一步，在形成所述栅极结构之前，还包括在所述半导体衬底中形成埋层的步骤，之后形成的所述源极和所述漏极位于所述埋层的上方，所述埋层与所述半导体衬底的所述第二表面间隔设置，所述埋层具有所述第二导电类型。

进一步，还包括在所述埋层上方的所述半导体衬底中形成与所述源极和所述漏极隔离的阱区，以及在所述阱区中形成注入区的步骤，所述阱区底部与所述埋层连接，所述阱区顶面与所述第一表面齐平，所述阱区、所述注入区和所述埋层具有相同的导电类型。

本发明再一方面提供一种电子装置，包括前述的SRAM存储单元。

本发明的SRAM存储单元使用穿通型MOS器件，该存储单元可以实现反向电流状态，例如高电流为“0”，低电流为“1”，并且根据本发明的存储单元能够获得独立的四个操作状态(包括写“1”操作、写“0”、读操作和维持(hold)操作)，而且本发明的SRAM存储单元面积小并能够很好的实现存储单元的功能，制作方法简单，有利于提高器件的集成度。

附图说明

本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。

附图中：

图1示出了常规的一种1T SRAM存储单元的剖视图；

图2A示出了本发明一个实施方式的1T SRAM存储单元的剖视图；

图2B示出了根据图2A中所示的1T SRAM存储单元的等效电路图；

图3A示出了状态为“0”时1T SRAM存储单元的剖视图；

图3B示出了状态为“1”时1T SRAM存储单元的剖视图；

图3C示出了状态为“0”时和状态为“1”时的电流大小示意图；

图4示出了本发明一个实施方式的1T SRAM存储单元的制造方法的工艺流程图；

图5示出了本发明一实施例中的电子装置的示意图。

具体实施方式

在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。

应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。

应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。

空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。

在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。

这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例。这样，可以预期由于例如制造技术和/或容差导致的从所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本发明的范围。

为了彻底理解本发明，将在下列的描述中提出详细的结构，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。

为了解决6T SRAM存储单元等多晶体管存储单元面积大，不利于器件集成度提高的问题，目前提出了一种1T SRAM存储单元，如图1所示，常规的1T SRAM存储单元合成了标准横向NMOS和本征垂直双极结型晶体管(Bipolar Junction Transistor，简称BJT)器件，NMOS和BJT器件均形成在半导体衬底100中，其中，NMOS器件包括形成在半导体衬底100中的浮置P阱102，形成在半导体衬底100表面上的栅极结构104，形成在栅极结构104两侧半导体衬底100中的源极1031和漏极1032，并且在半导体衬底100中浮置P阱102下方形成有N型埋层101，这种SRAM可以在浮置P阱102中存储“0”或“1”作为单元数据，并且可利用更先进节点FinFET工艺实现1T SRAM，在该存储单元中NMOS为非穿通型NMOS器件，在栅极结构不施加电压的情况下，源极和漏极之间不穿通。

实施例一

为了解决多晶体管SRAM存储单元的面积大，不利于器件集成度的提高的问题，本发明提供一种SRAM存储单元，其主要包括：

形成在所述半导体衬底的所述第一表面上的栅极结构；

下面，参考图2A和图2B对本发明的1T SRAM存储单元做详细说明，其中，图2A示出了本发明一个实施方式的1T SRAM存储单元的剖视图；图2B示出了根据图2A中所示的1TSRAM存储单元的等效电路图。

具体地，如图2A所示，本发明的SRAM存储单元包括半导体衬底200，半导体衬底200可以是以下所提到的材料中的至少一种：硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。作为示例，在本实施例中，半导体衬底200的构成材料选用单晶硅，其具有第一导电类型，在本实施例中，半导体衬底200的导电类型为P型。

其中，所述半导体衬底200包括第一表面和与第一表面相对的第二表面。

在一个示例中，采用浅沟槽隔离技术来实现有源器件的隔离，在半导体衬底200中形成有浅沟槽隔离结构202，对于本领域的技术人员而言形成浅沟槽隔离结构和定义有源区的步骤是熟知的技术手段在此就不详细赘述，可以采用任何适合的方法形成沟槽隔离结构和定义有源区。

进一步地，本发明的SRAM存储单元还包括形成在所述半导体衬底200的所述第一表面上的栅极结构203。

在一个示例中，所述栅极结构203包括栅极介电层2031和栅极层2032，所述栅极介电层2031形成在所述半导体衬底200的第一表面上，所述栅极层2032形成在所述栅极介电层2031的表面上。

所述栅极介电层2031可以是氧化硅(SiO₂)或氮氧化硅(SiON)。可以采用本领域技术人员所习知的氧化工艺例如炉管氧化、快速热退火氧化(RTO)、原位水蒸气氧化(ISSG)等形成氧化硅材质的栅极介质层。

在一个示例中，栅极层2032由多晶硅材料组成，一般也可使用金属、金属氮化物、金属硅化物或类似化合物作为栅极层的材料。栅极介电层以及栅极层的形成方法包括化学气相沉积法(CVD)，如低温化学气相沉积(LTCVD)、低压化学气相沉积(LPCVD)、快热化学气相沉积(LTCVD)、等离子体化学气相沉积(PECVD)，也可使用例如溅镀及物理气相沉积(PVD)等一般相似方法。

在一个示例中，在所述栅极结构203的侧壁上形成有间隙壁，所述间隙壁可以为氧化硅、氮化硅、氮氧化硅中一种或者它们组合构成。作为本实施例的一个优化实施方式，所述间隙壁为氧化硅、氮化硅共同组成，具体工艺为：在半导体衬底上形成第一氧化硅层、第一氮化硅层以及第二氧化硅层，然后采用蚀刻方法形成间隙壁。

进一步地，所述1T SRAM存储单元还包括分别形成在所述栅极结构203两侧的半导体衬底200中的源极2041和漏极2042，其中，所述源极2041和所述漏极2042由导电沟道2043连接，所述源极2041、所述漏极2042和所述导电沟道2043具有所述第二导电类型。本实施例中，所述第二导电类型为N型。

示例性地，如图2A所示，所述导电沟道2043位于所述栅极结构203的下方，并且导电沟道2043的顶面靠近半导体衬底200的第一表面。

其中，栅极结构203、源极2041、漏极2042、源极和漏极所在的半导体衬底的部分以及导电沟道2043等构成了MOS晶体管，本实施例中，MOS晶体管为横向穿通型NMOS晶体管。

与常规NMOS晶体管只有在栅极结构上施加电压才会在源极和漏极之间产生导电沟道的情况不同，本发明的横向穿通型NMOS晶体管，在栅极结构203上不施加电压或者栅极结构203接地时，该导电沟道2043也会存在，使漏极和源极连接。

在一个示例中，在所述源极和漏极下方的所述半导体衬底中设置还有埋层201，所述埋层201与所述源极2041和所述漏极2042间隔设置，所述埋层201与所述半导体衬底200的所述第二表面间隔设置，所述埋层具有所述第二导电类型。

在本实施例中，所述第二导电类型为N型，所述埋层201为N型埋层。

进一步地，在所述埋层201上方的半导体衬底中还设置有与所述源极和所述漏极隔离的阱区205，所述阱区205底部与所述埋层201连接，顶面与所述第一表面齐平，在所述阱区205中设置有注入区206，所述阱区205、所述注入区206和所述埋层201具有相同的导电类型，在本实施例中，所述阱区205和所述注入区206均为N型。

其中，所述阱区205的杂质掺杂浓度大于所述埋层的杂质掺杂浓度，所述注入区206的杂质掺杂浓度大于所述阱区205的杂质掺杂浓度，阱区205和注入区206用于将埋层201引出。

进一步地，所述浅沟槽隔离结构202的顶面与所述半导体衬底的第一表面齐平，所述浅沟槽隔离结构202的底部位于所述埋层201中，所述阱区205由所述浅沟槽隔离结构202与所述源极2041和所述漏极2042隔离，在本实施例中，该浅沟槽隔离结构202还隔离所述注入区206与所述漏极2042，值得注意的是，在半导体衬底中形成有若干个浅沟槽隔离结构202。

其中，埋层201、埋层201和漏极2042之间的半导体衬底200以及漏极2042构成一个双极结型晶体管(BJT)，埋层201、埋层201和源极2041之间的半导体衬底200以及源极2041构成另一个双极结型晶体管(BJT)。

在本实施例中，所述第一导电类型为P型，所述第二导电类型为N型。

进一步地，如图2A所示，所述源极2041电连接源线SL，所述漏极2042电连接位线BL，所述栅极结构203电连接字线WL，所述埋层201电连接电源电压线CI(也即Vdd)。

图2B示出了根据图2A中所示的1T SRAM存储单元的等效电路图，由图可以看出本发明的1T SRAM存储单元包括BJT21和BJT22以及一个NMOS晶体管20。

其中，NMOS晶体管的源极也作为BJT21的发射极，漏极作为BJT22的发射极，埋层作为BJT21和BJT22的集电极，埋层和源极与漏极之间的半导体衬底作为BJT21和BJT22的基极。

如图3A至图3C以及下列表格可以看出根据本发明的存储单元能够获得独立的四个操作状态(包括写“1”操作、写“0”、读操作和维持(hold)操作)。

以下表格示出了在不同的操作电压下所能实现的四个操作状态(包括写“1”操作、写“0”、读操作和维持(hold)操作)。

例如，如下表所示，可将字线WL接0.8V电压，位线BL接0.8V电压，源线SL接0V电压，CI也即Vdd接2V电压，此时可实现写“1”操作，对应表格中的W1一列，也可使用其他适合的电压实现该操作，例如将字线和位线接相同的正压，CI接大于字线和位线所连接的电压的值，源线接地或者0等，实现该操作时，存储单元的结构如图3B所示，在Vdd接2V电压或者其他电压时，使正电荷从埋层201向其上方的半导体衬底中运动，进而正电荷运动到源极和漏极之间的导电沟道区域时，与导电沟道中的负电荷中和，进而使得源极和漏极断开，从而源极和漏极之间没有电流流过，此时的电流很低或者为0，因此，可以将此时的低电流状态记为写“1”操作。

在一个示例中，如下表所示，可将字线和源线接相同的负压，该负压例如为-0.5V，而位线接0V电压，CI接正压，例如CI接2V电压，此时可实现写“0”操作，也即擦除(Erase)操作，对应下表中W0一列，实现该操作时，存储单元的结构如图3A所示，此时源极和漏极处于穿通状态，有电流流过，此时的电流较高，因此，可以将此时的高电流状态记为写“0”操作。

如图3C所示，本发明的存储单元可以实现反向电流状态，例如高电流为“0”，低电流为“1”。

在一个示例中，如下表所示，还可将使位线和字线以及CI均接正电压，源线接0V电压，其中，字线所接电压大于位线所接电压，而CI所接电压大于字线所接电压，例如，字线接0.7V电压，位线接0.2V电压，源线接0V电压，CI接2V电压，实现读(read)操作。

在一个示例中，如下表所示，将位线、字线和源线均接0V电压，CI均接正电压，例如CI均接2V电压，实现维持(hold)操作。

至此完成了对本发明的SRAM存储单元的主要结构的介绍，对于完整的SRAM存储单元还可能包括其他构件，在此不做赘述。

综上所述，本发明的SRAM存储单元使用穿通型MOS器件，该存储单元可以实现反向电流状态，例如高电流为“0”，低电流为“1”，并且根据本发明的存储单元能够获得独立的四个操作状态(包括写“1”操作、写“0”、读操作和维持(hold)操作)，而且本发明的SRAM存储单元面积小并能够很好的实现存储单元的功能，制作方法简单，有利于提高器件的集成度。

实施例二

本发明还提供一种如前述实施例一中的SRAM存储单元的制造方法，如图4所示，该制造方法主要包括以下步骤：

步骤S1，提供具有第一导电类型的半导体衬底，所述半导体衬底包括第一表面和与所述第一表面相对的第二表面；

步骤S2，在所述半导体衬底的所述第一表面上形成栅极结构；

步骤S3，进行离子注入，以在所述栅极结构两侧的所述半导体衬底中分别形成源极和漏极，所述源极和所述漏极中的掺杂杂质向所述栅极结构下方的所述半导体衬底中扩散形成导电沟道，所述源极和所述漏极由所述导电沟道连接，所述导电沟道、所述源极和所述漏极具有第二导电类型。

下面，参考图2A以及图4对本发明的SRAM存储单元的制造方法做详细说明，其中，图4示出了本发明一个实施方式的1T SRAM存储单元的制造方法的工艺流程图。

首先，执行步骤一，提供具有第一导电类型的半导体衬底200，所述半导体衬底200包括第一表面和与第一表面相对的第二表面。

具体地，如图2A所示，半导体衬底200可以是以下所提到的材料中的至少一种：硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。作为示例，在本实施例中，半导体衬底200的构成材料选用单晶硅，其具有第一导电类型，在本实施例中，半导体衬底200的导电类型为P型。

在一个示例中，还包括在所述半导体衬底200中形成埋层201的步骤，之后形成的所述源极和所述漏极位于所述埋层201的上方，所述埋层201与所述半导体衬底的所述第二表面间隔设置，所述埋层具有所述第二导电类型，也即所述埋层的顶面位于所述半导体衬底的第一表面下方，所述埋层的底面位于所述半导体衬底的第二表面的上方。本实施例中，所述第二导电类型为N型。

可以使用本领域技术人员熟知的任何方法形成所述埋层201，包括但不限于使用离子注入的方法向半导体衬底中预定形成埋层201的区域离子注入N型掺杂杂质，N型掺杂杂质可以包括但不限于磷或者砷等，可以通过控制离子注入的能量等参数来控制埋层201的深度。

进一步地，可以使所述浅沟槽隔离结构202的顶面与所述半导体衬底的第一表面齐平，所述浅沟槽隔离结构202的底部位于所述埋层201中。

在一个示例中，还包括在所述埋层201上方的半导体衬底200中形成与所述源极和所述漏极隔离的阱区205，所述阱区205底部与所述埋层201连接，所述阱区205顶面与所述第一表面齐平。

其中，本实施例中，所述阱区205为N型阱区，可通过相预定形成所述阱区205的区域离子注入N型掺杂杂质，例如磷等，从而形成所述阱区205，其中，可通过控制离子注入的能量等参数控制阱区的深度，该步骤中形成的阱区205的杂质掺杂浓度大于埋层201的杂质掺杂浓度。

接着，执行步骤二，在所述半导体衬底200的所述第一表面上形成栅极结构203。

在一个示例中，可以在半导体衬底200的第一表面上依次沉积形成栅极介电层2031和栅极层2032，再利用光刻工艺和刻蚀工艺栅极介电层2031和栅极层2032进行图案化，以形成栅极结构。

其中，所述栅极介电层2031可以是氧化硅(SiO₂)或氮氧化硅(SiON)。可以采用本领域技术人员所习知的氧化工艺例如炉管氧化、快速热退火氧化(RTO)、原位水蒸气氧化(ISSG)等形成氧化硅材质的栅极介质层。

其中，栅极层2032由多晶硅材料组成，一般也可使用金属、金属氮化物、金属硅化物或类似化合物作为栅极层的材料。栅极介电层以及栅极层的形成方法包括化学气相沉积法(CVD)，如低温化学气相沉积(LTCVD)、低压化学气相沉积(LPCVD)、快热化学气相沉积(LTCVD)、等离子体化学气相沉积(PECVD)，也可使用例如溅镀及物理气相沉积(PVD)等一般相似方法。

接着，执行步骤三，进行离子注入，以在所述栅极结构203两侧的半导体衬底200中分别形成源极2041和漏极2042，所述源极2041和所述漏极2042中的掺杂杂质向所述栅极结构203下方的所述半导体衬底200中扩散形成导电沟道2043，所述源极2041和所述漏极2042由所述导电沟道2043连接，所述导电沟道、所述源极和所述漏极具有第二导电类型。

本实施例中，所述第二导电类型为N型。

可以使用本领域技术人员熟知的任何适合的离子注入的方法形成所述源极和所述漏极，例如，向预定形成源极和漏极区域的半导体衬底中离子注入N型掺杂杂质，例如磷等，从而形成源极和漏极，其中还可在离子注入后进行热退火，以激活掺杂杂质。

源极和漏极中N型掺杂杂质的掺杂浓度可以为任意适合的浓度，在此不做具体限定。

示例性地，如图2A所示，由于本发明的制造方法中，不需要对漏极和源极下方所在区域四周的半导体衬底进行P型阱区离子注入，因此，与现有的常规MOS工艺相比，源极和漏极之间的普通的P型半导体衬底200的P型杂质的掺杂浓度更低，不足以起到隔离源极和漏极的作用，而源极和漏极中N型掺杂杂质的浓度大，使得所述源极2041和所述漏极2042中的掺杂杂质向所述栅极结构203下方的所述半导体衬底200中扩散形成导电沟道2043，从而所述源极2041和所述漏极2042由所述导电沟道2043连接。

示例性地，所述导电沟道2043位于所述栅极结构203的下方，并且导电沟道2043的顶面靠近半导体衬底200的第一表面。

进一步地，形成的所述源极和所述漏极位于所述埋层的上方。

在本步骤中，还可同时在所述阱区205中形成注入区206,在所述阱区中形成注入区，

在本实施例中，所述阱区205和所述注入区206均为N型。

进一步地，所述阱区205由所述浅沟槽隔离结构202与所述源极2041和所述漏极2042隔离，在本实施例中，该浅沟槽隔离结构202还隔离所述注入区206与所述漏极2042。

进一步地，如图2A所示，还包括在所述半导体衬底的表面上形成各种布线层的步骤，例如，形成电连接所述源极2041的源线SL，电连接所述漏极2042的位线BL，电连接所述栅极结构203的字线WL，电连接所述埋层201的电源电压线CI(也即Vdd)。

至此完成了对本发明的1T SRAM存储单元的制造方法的介绍，其中，对于完整的1TSRAM存储单元的制备还需其他的步骤，在此不做赘述。

综上所述，根据本发明的制造方法形成的SRAM存储单元其使用穿通型MOS器件，该存储单元可以实现反向电流状态，例如高电流为“0”，低电流为“1”，并且根据本发明的存储单元能够获得独立的四个操作状态(包括写“1”操作、写“0”、读操作和维持(hold)操作)，而且本发明的SRAM存储单元面积小并能够很好的实现存储单元的功能，制作方法简单，有利于提高器件的集成度。

另外，本发明的制造方法无需使用P型阱区离子注入的步骤，因此可以减少一道P型阱区掩膜，进而降低了工艺成本和简化了制备工艺。

实施例三

本发明还提供了一种电子装置，包括实施例一中所述的SRAM存储单元，所述SRAM存储单元根据实施例二中所述方法制备得到。

本实施例的电子装置，可以是手机、平板电脑、笔记本电脑、上网本、游戏机、电视机、VCD、DVD、导航仪、数码相框、照相机、摄像机、录音笔、MP3、MP4、PSP等任何电子产品或设备，也可为任何包括电路的中间产品。本发明实施例的电子装置，由于使用了上述的SRAM存储单元，因而具有更好的性能。

其中，图5示出移动电话手机的示例。移动电话手机400被设置有包括在外壳401中的显示部分402、操作按钮403、外部连接端口404、扬声器405、话筒406等。

其中所述移动电话手机包括实施例一所述的SRAM存储单元，所述SRAM存储单元主要包括：

形成在所述半导体衬底的所述第一表面上的栅极结构；

本发明实施例的电子装置，由于使用了上述的SRAM存储单元，因而具有更好的性能。

本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims

1.一种SRAM存储单元，其特征在于，包括：

形成在所述半导体衬底的所述第一表面上的栅极结构；

分别形成在所述栅极结构两侧的所述半导体衬底中的源极和漏极，其中，所述源极和所述漏极由导电沟道连接，所述源极、所述漏极和所述导电沟道具有第二导电类型；

在所述源极和所述漏极下方的所述半导体衬底中设置有埋层，所述埋层与所述源极和所述漏极间隔设置，所述埋层与所述半导体衬底的所述第二表面间隔设置，所述埋层具有所述第二导电类型，所述埋层电连接电源电压线；

所述源极电连接源线，所述漏极电连接位线，所述栅极结构电连接字线，所述埋层电连接电源电压。

2.如权利要求1所述的SRAM存储单元，其特征在于，所述导电沟道位于所述栅极结构的下方。

3.如权利要求1所述的SRAM存储单元，其特征在于，在所述埋层上方的所述半导体衬底中还设置有与所述源极和所述漏极隔离的阱区，所述阱区底部与所述埋层连接，所述阱区顶面与所述第一表面齐平，在所述阱区中设置有注入区，所述阱区、所述注入区和所述埋层具有相同的导电类型。

4.如权利要求3所述的SRAM存储单元，其特征在于，在所述半导体衬底中设置有浅沟槽隔离结构，所述浅沟槽隔离结构的顶面与所述第一表面齐平，所述浅沟槽隔离结构的底部位于所述埋层中，所述阱区由所述浅沟槽隔离结构与所述源极和所述漏极隔离。

5.如权利要求1所述的SRAM存储单元，其特征在于，所述第一导电类型为P型，所述第二导电类型为N型。

6.一种SRAM存储单元的制造方法，其特征在于，所述制造方法包括：

在所述半导体衬底的所述第一表面上形成栅极结构；

进行离子注入，以在所述栅极结构两侧的所述半导体衬底中分别形成源极和漏极，所述源极和所述漏极中的掺杂杂质向所述栅极结构下方的所述半导体衬底中扩散形成导电沟道，所述源极和所述漏极由所述导电沟道连接，所述导电沟道、所述源极和所述漏极具有第二导电类型，在形成所述栅极结构之前，还包括在所述半导体衬底中形成埋层的步骤，之后形成的所述源极和所述漏极位于所述埋层的上方，所述埋层与所述半导体衬底的所述第二表面间隔设置，所述埋层具有所述第二导电类型，所述埋层电连接电源电压线，所述源极电连接源线，所述漏极电连接位线，所述栅极结构电连接字线，所述埋层电连接电源电压。

7.如权利要求6所述的制造方法，其特征在于，还包括在所述埋层上方的所述半导体衬底中形成与所述源极和所述漏极隔离的阱区，以及在所述阱区中形成注入区的步骤，所述阱区底部与所述埋层连接，所述阱区顶面与所述第一表面齐平，所述阱区、所述注入区和所述埋层具有相同的导电类型。

8.一种电子装置，其特征在于，包括权利要求1至5之一所述的SRAM存储单元。