TWI445162B - 記憶體單元、記憶體裝置以及內裝有該記憶體單元之積體電路 - Google Patents
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Description
本發明的具體實施例大體有關於數種半導體記憶體裝置。更特別的是，本發明的具體實施例有關於製造用於半導體記憶體裝置之基於閘控橫向閘流體(gated lateral thyristor)的隨機存取記憶體(GLTRAM)裝置之方法，以及有關於實作該GLTRAM裝置的記憶體單元結構與記憶體裝置。
積體電路記憶體包含靜態隨機存取記憶體(SRAM)。許多SRAM單元結構是用六個電晶體及四個電晶體式記憶體單元。高密度SRAM裝置的設計已受限於與用於實作許多SRAM單元之六個電晶體及四個電晶體式記憶體單元有關的大布局面積。
由於有這些缺點，已有人企圖構建基於閘流體(thyristor)的記憶體單元以減少與習知記憶體單元有關的布局面積，以及提供一種布局簡單且基於閘流體的記憶體單元。閘流體是由四層結構組成的雙穩態三端子裝置，該四層結構包含經配置成PNPN組構的P型陽極區、N型基極、P型基極、以及N型陰極區。在P型陽極區與N型基極之間、在N型基極與P型基極之間、以及在P型基極與N型陰極區之間有PN接面。製作P型陽極區、N型陰極區、以及耦合至閘極之P型基極的接觸點。
第1圖的電路示意圖100係圖示習知包含TRAM單元
110、基於閘流體的隨機存取記憶體(TRAM)單元陣列。
如第1圖所示，TRAM單元110係由字元線120、130、位元線150、與NMOS存取電晶體(NMOS access transistor)170串聯的薄型電容耦合式閘流體(TCCT)裝置160組成。TCCT裝置160提供主動儲存元件(active storage element)，其包括閘流體以及與閘流體之閘極耦合的電容器。NMOS存取電晶體170在TCCT裝置160的陰極節點146與位元線150之間耦合。TCCT裝置160的陽極節點148係固定於正偏壓。TCCT裝置160具有雙穩態電流-電壓(I-V)特性。雙穩態電流-電壓(I-V)特性使得邏輯一(1)與邏輯零(0)資料狀態之間有寬廣的讀取裕量(read margin)，因為兩個狀態的開/關電流比能大於1×105
。雙穩態電流-電壓(I-V)特性可產生良好的讀取電流，因為TCCT裝置160在邏輯一(1)資料狀態是處於有較高電流的順向二極體模式(forward diode mode)。由於T-RAM單元110的資料保存性(retention)對於NMOS存取電晶體170中難以控制的洩露電流敏感，故而T-RAM單元110難以維持良好的資料保存性及干擾特性。
第2圖的電路示意圖200係圖示包含TCCT-DRAM單元210、270的習知薄型電容耦合式閘流體(TCCT)-DRAM單元陣列。對照於通常包含MOSFET裝置與電容器的習知DRAM單元，TCCT-DRAM單元210係由單一TCCT裝置260與3條控制線(包含寫入致能線230、字元線240、位元線250)組成。TCCT裝置260由包含與位元線250連接之陽極節點248
的閘流體(第2圖未標示)、與字元線240連接的陰極節點246、以及閘極電容器(未圖示)組成，該閘極電容器在閘流體的P型基極區正上方直接連接至用作寫入致能線230的閘極線。TCCT-DRAM單元210的操作則使用包含待機模式(standby mode)、寫入邏輯一(1)操作、寫入邏輯零(0)操作、以及讀取操作的基本讀寫操作。
處於待機模式時，位元線250及字元線240兩者的電壓為Vdd而用閘流體中之P型基極區的充電狀態(charge state)來保持貯存的單元資料。字元線240可以當作TCCT DRAM的字元線，以及激活與寫入致能線230連接的TCCT單元。在寫入邏輯一(1)操作期間，寫入致能線230處於脈衝工作狀態(pulsed)同時字元線240保持於接地位準，這會觸發TCCT裝置260的閂鎖功能。除了施加於位元線250的電壓保持在低電位以便寫入致能線230的脈衝能讓TCCT裝置260轉成閉鎖狀態(blocking state)以外，寫入零(0)操作的偏壓方法與寫入一(1)操作的相同。在讀取操作期間，字元線240保持在低電位，而感測放大器(sense amplifier)會讀取位元線250的電壓或電流之變化。
儘管TCCT-DRAM單元210不需要存取電晶體，TCCT-DRAM單元210的操作還是會有干擾問題，例如在寫入零操作期間流失電荷。例如，當選定一個用於寫入零操作的TCCT-DRAM單元210時，位元線250的偏壓位準必須降到接地，這反而造成未被選定的TCCT-DRAM單元270會通過位元線250流失電荷。
爰是，亟須有助於解決上述問題的記憶體裝置和記憶體單元結構，以及用於製造該記憶體裝置及該記憶體單元結構的方法。
根據一個具體實施例，提供一種包含存取電晶體與閘控橫向閘流體(GLT)裝置的記憶體單元。該存取電晶體包含源極節點。該閘控橫向閘流體(GLT)裝置包含與該存取電晶體之源極節點耦合的陽極節點。
以下的詳細說明在本質上只是用來示範說明而不是用來限制本發明或本發明的應用及用途。本文使用“示範”的意思是“用來作為例子、實例或圖例”。任何描述於本文的“示範”具體實施例不是要讓讀者認為它比其他具體實施例更佳或有利。所有描述於下文的具體實作都是要讓熟諳此藝者能夠製造或使用本發明的示範具體實作而不是限制申請專利範圍所界定的本發明範疇。此外，希望不受明示或暗示於【發明所屬之技術領域】、【先前技術】、【發明內容】或【實施方式】中的理論約束。
為了簡潔，本文不詳述與下列有關的習知技術：電晶體設計及製造、記憶體裝置的控制、記憶體單元編程、記憶體單元抹除、以及裝置及系統(以及該等裝置及系統中的個別操作組件)的其他功能方面。此外，本文圖示於各圖的連接線旨在表示各種元件之間的示範功能關係及/或物理耦合。應注意，本發明的具體實施例可具有多種替代或附
加的功能關係及/或物理聯接。
以下的說明會指涉“連接”或“耦合”在一起的元件或節點或特徵。如本文所使用的，除非另有明確說明，“連接”是意指一元件、節點或特徵與另一元件、節點或特徵直接連結(或直接相通)。同樣，除非另有明確說明，“耦合”意指一元件、節點或特徵與另一元件、節點或特徵直接或間接連結(或直接或間接相通)。
在說明內容及申請專利範圍中，若有諸如“第一”、“第二”、“第三”、“第四”之類的序數術語是用來區分相同的元件，然而這不一定用來描述特定的順序或時間次序。應瞭解，如此使用的術語是可互換的。在適當的情況下，描述於本文的本發明具體實施例都能夠以不同於本文所述或圖示的順序製造或操作。
此外，術語“包含”、“包括”、“具有”及其變體旨在涵蓋非獨佔性的包含，這樣包含一系列元件的製程、方法、物件或裝置不一定受限於該等元件，反而可包含其他未明白列示的元件或該製程、方法、物件或裝置的內在元件。
第3圖為使用本發明具體實施例之記憶體系統340的方塊圖。記憶體系統340為示範具體實施例的簡圖，而實際的系統340也可包含未圖示於第3圖的習知元件、邏輯、組件及功能。記憶體系統340可執行的操作包含對於記憶體陣列342的寫入一(1)、讀取一(1)、寫入零(0)、以及讀取零(0))。
記憶體系統340包含：記憶體陣列342，其係包含多個記憶體單元而彼等的字元線及位元線通常是各自排列成橫列及直行；橫列及直行解碼器344、348；以及，感測放大器電路346。記憶體陣列342包含多個記憶體單元300。各個記憶體單元是用橫列位址及直行位址指定。就特定的記憶體單元而言，特定的字元線是通過允許或阻止在特定位元線上傳送、要寫入或讀出儲存元件的訊號(表示邏輯"0"或邏輯"1")來控制對於特定儲存元件的存取。如此，各個記憶體單元100可儲存一個位元作為邏輯"0"或邏輯"1"的資料。
記憶體陣列342的位元線可連接至感測放大器電路346，同時它的字元線可連接至橫列解碼器344。位址及控制訊號係由位址/控制線361輸入記憶體系統340。位址/控制線316均連接至直行解碼器348、感測放大器電路346以及橫列解碼器344。除了別的以外，位址/控制線316可用來得到讀寫記憶體陣列342的存取權。
直行解碼器348係經由直行選擇線362上的控制及直行選擇訊號來連接至感測放大器電路346。感測放大器電路346通過輸入/輸出(I/O)資料線363來接收指派給記憶體陣列342的輸入資料以及輸出由記憶體陣列342讀出的資料。由記憶體陣列342中之數個單元讀出的資料係藉由激活字元線(經由橫列解碼器344)，這是讓所有對應至該字元線的記憶體單元耦合至各自的位元線360(彼等係界定陣列的直行)。也激活一條或更多條位元線。當特定的字
元線以及數條位元線被激活用來選定一位元或數個位元時，與一位元線連接的感測放大器電路346係藉由測量被激活之位元線與參考線的電位差來檢出及放大選定位元的資料。
第4圖的電路示意圖係根據本發明之具體實施例圖示記憶體單元的陣列400。在一個具體實施例中，記憶體陣列400可實作成為第3圖記憶體系統340的部份記憶體陣列342。在第4圖中，陣列400係圖示成有四個記憶體單元的區塊，該四個記憶體單元有相同的構造而且組構為2行×2列。儘管第4圖的記憶體單元陣列400只圖示四個記憶體單元，熟諳此藝者應瞭解，在許多實際的實作中，例如TRAM、SRAM、或DRAM積體電路或NAND或NOR型快閃記憶體，記憶體單元陣列400可包含數千或更多個此類記憶體單元。在以下的說明中，將描述記憶體單元中之一個，亦即記憶體單元410，即使第4圖也圖示其他3個結構都包含與記憶體單元410相同的結構。
記憶體單元410包含閘控橫向閘流體(GLT)裝置460與MOSFET存取電晶體470。多條控制線用來操作包含第一字元線420、第二字元線430、第三字元線440、以及位元線450的記憶體單元410。
取決於實作，MOSFET存取電晶體470可包含NMOS存取電晶體或者PMOS存取電晶體。此外，儘管術語"MOSFET"是指稱有金屬閘極與氧化物閘極絕緣體(oxide gate insulator)的裝置，該術語仍可用來指稱任何由上而
下包含導電閘極(不管是金屬還是其他導電材料)、閘極絕緣體(不管是氧化物還是其他絕緣體)、半導體基板(不管是矽還是其他半導體材料)的半導體裝置。
該GLT裝置在第4圖中以元件符號460表示。雖然未圖示，應瞭解，如第11圖所示，GLT裝置460包含閘流體(未圖示)與連接至該閘流體的金屬氧化半導體(MOS)電容器(未圖示)。一般而言，該閘流體為雙穩態、三端子裝置，其係包含：閘極465、陽極區462、陰極區464、以及配置在陽極區462與陰極區464之間的一對基極區(未圖示)。製作陽極區462的接觸點以建立陽極端子，陰極區464的接觸點以建立陰極端子，以及閘極465的接觸點以建立閘極端子。在陽極區462與基極區中之一個之間、在該對基極區之間、以及在基極區中之另一個與陰極區464之間形成PN或NP接面。在GLT裝置460(在第4圖中以元件符號460表示)中，該MOS電容器(未圖示)係連接至閘流體(未圖示)之基極區的其中一個。
在記憶體單元410之示範具體實施例中，以下用第5圖至第11圖來描述，MOSFET存取電晶體470包含NMOS存取電晶體，而GLT裝置460包含耦合至MOS電容器(第4圖未標示)的PNPN閘流體(第4圖未標示)。該PNPN閘流體包含配置成PNPN組構的閘極465、P型陽極區462、N型基極區(未圖示)、P型基極區(未圖示)、以及N型陰極區464，其中N型及P型基極區是在P型陽極區462與N型陰極區464之間橫向排列。如上述，製作P型陽極區462、N型陰
極區464、以及閘極465的接觸點。在P型陽極區462及N型基極區之間形成PN接面，在N型基極區及P型基極區之間形成另一PN接面，以及在P型基極及N型陰極區464之間形成另一PN接面。在該等具體實施例中，P型陽極區/N型基極區以及P型基極區/N型陰極區係用作雙極裝置。GLT裝置460的MOS電容器包含閘極465及P型基極區、以及配置在閘極465及P型基極區之間的閘極絕緣層。該閘極絕緣層係用作電容器介電質。N型基極區與P型基極區相互毗鄰。MOS電容器連接至閘流體的P型基極區。在替代示範具體實施例中，MOSFET存取電晶體470包含PMOS存取電晶體，而GLT裝置460包含耦合至MOS電容器的閘流體。在此一替代具體實施例中，該閘流體包含配置成NPNP組構的雙極裝置，而MOS電容器連接至該雙極裝置的N型基極。
MOSFET存取電晶體470包含：在節點448耦合至GLT裝置460之陽極端子462的源極區474、在節點444耦合至位元線450的汲極區472、以及在節點441耦合至第一字元線420的閘極475。
第5圖至第11圖的橫截面圖係根據本發明各種具體實施例圖示記憶體單元500以及用於製造該記憶體單元500的方法步驟。熟諳此藝者應瞭解，記憶體單元500可能為大量記憶體單元(在積體電路中互連)之中的一個。在一個具體實施例中，記憶體單元500可實作成在第4圖記憶體陣列400內的記憶體單元之中的一個。在描述於下文的示
範具體實施例中，示範記憶體單元500包含N型通道MOS (NMOS)存取電晶體510以及包含耦合至MOS電容器之PNPN閘流體的GLT裝置520。不過，如以下所解釋的，類似的方法步驟可用來製造另一包含P型通道MOS (PMOS)存取電晶體以及包含耦合至MOS電容器之NPNP閘流體的GLT裝置的記憶體單元。
製造記憶體單元、MOS電晶體以及閘流體的各種步驟已為眾所周知，所以為求簡潔，本文只簡述許多習知的步驟或整個省略而不再描述習知製程的細節。如上述，應以非限制方式解釋用於本文的術語“MOS電晶體”用來指稱任何由上而下包含導電閘極、閘極絕緣體、半導體基板的半導體裝置。
製造記憶體單元500的初始步驟都是習知步驟，故而以第5圖圖示由該等步驟得到的結構，但是初始步驟本身不圖示而且不予詳述。製造是由提供要製作記憶體單元500於其上或其中的半導體結構或基板505開始。半導體基板505可為塊體半導體材料或者絕緣體上覆半導體(SOI)基板。根據本發明圖示於第5圖的具體實施例，圖中半導體基板505為在用承載晶圓(carrier wafer)或基板525支撐之埋藏氧化物絕緣層(buried oxide insulating layer)530上或上方配置至少一薄層之半導體材料540的(SOI)結構505藉此配置埋藏氧化物絕緣層530於承載晶圓525及半導體層540之間。熟諳半導體技藝者明白，半導體層540可為矽層、鍺層、砷化鎵層、或其他半導體材料。
在一個具體實施例中，半導體層540在埋藏氧化物絕緣層530上包含單晶矽薄層。該單晶矽薄層可為有(100)表面晶體取向的矽基板。該薄矽層有至少約1至35歐姆每平方的電阻率較佳。如本文所使用的，術語“矽層”會用來涵蓋常用於半導體工業的相對純矽材料或輕度摻雜雜質的單晶矽材料，以及混合少量其他元素(例如，鍺、碳、及其類似物)以及雜質摻雜元素(例如硼、磷、及砷)的矽以形成實質單晶半導體材料。在一個具體實施例中，例如，埋藏氧化物絕緣層530可為厚約50至200奈米為較佳的二氧化矽層。
視需要的氧化物保護層560可沉積於半導體層540上方以保護半導體層540不受損以及協助在後續植入步驟期間控制植入深度。在一個具體實施例中，例如，氧化物保護層560可為厚約10至20奈米為較佳的二氧化矽層。
如第6圖所示，取決於MOS電晶體510的導電型，半導體層540至少有一部份可用N型導電性決定雜質或P型導電性決定雜質摻雜。在圖示於第6圖之電晶體的NMOS具體實施例中，半導體層540用P型導電性決定雜質摻雜以在半導體層540中製成P型阱區532、534。雜質摻雜，例如，可利用摻雜離子(例如，硼)的植入以及後續的熱退火。在PMOS具體實施例(未圖示於第6圖)中，該半導體層可摻雜N型導電性決定雜質以在半導體層540中製成N型阱區(未圖示)。雜質摻雜，例如，可利用摻雜離子(例如，磷與砷)的植入以及後續的熱退火。
一旦形成P型阱區532、534後，可選擇性去除一部份的氧化物保護層560，可蝕刻進入半導體層540的溝槽以便在相鄰記憶體單元之間形成介電質隔離區(未圖示)。例如，記憶體單元500與其他記憶體單元(未圖示)的電性隔離可利用介電質隔離區(未圖示)，用淺溝槽隔離(STI)區較佳。眾所周知，有許多可用來形成STI的製程，故而本文不需詳述該製程。一般而言，STI包含淺溝槽，其係蝕刻進入半導體層540的表面，隨後填滿絕緣材料。在溝槽填滿絕緣材料(例如，氧化物)後，常用例如化學機械平坦化(CMP)法使該表面平坦化。
在雜質摻雜區表面形成一層閘極絕緣材料562，以及形成分別上覆閘極絕緣材料562與雜質摻雜P型阱區532、534的閘極566、574。該層閘極絕緣材料562可為一層熱成長二氧化矽，或替換地，沉積絕緣體(例如，氧化矽、氮化矽)，或具有相對於二氧化矽之高電介質常數(κ)的絕緣材料。“高電介質常數介電質”材料係包含矽酸鋯與鉿及其氧化物(包含，但不受限於，氧化鉿(HfO2
)、矽酸鉿(HfSiO)、或其類似物。沉積絕緣體的沉積，例如，可利用化學氣相沉積(CVD)法，低壓化學氣相沉積(LPCVD)法，電漿增強化學氣相沉積(PECVD)法或原子層沉積(ALD)法。沉積閘極絕緣層562有約1至10奈米的厚度為較佳，然而實際厚度可由實作電路決定。
利用沉積、圖樣化、以及蝕刻一層金屬或多晶矽(一層未摻雜多晶矽為較佳)來形成閘極566、574為較佳。閘極
566、574在半導體層540中形成於P型阱區532、534上方，通常厚約100至300奈米。例如，可利用CVD反應(例如，低壓化學氣相沉積(LPCVD))的矽烷(SiH4
)還原來沉積該多晶矽。
在閘極566、574形成後，視需要在閘極574上方可形成遮罩層(未圖示)，以及用N型導電性決定雜質摻雜至少一部份P型阱區532的表面以在毗鄰閘極絕緣層562的半導體層540中製成輕度摻雜延伸區544、548。雜質摻雜，例如，可利用摻雜離子(例如，砷)的植入以及後續的熱退火。在PMOS具體實施例(未圖示於第6圖)中，可用P型導電性決定雜質摻雜半導體層540以在半導體層540中製成輕度摻雜延伸區。雜質摻雜，例如，可利用摻雜離子(例如，二氟化硼(BF2
))的植入以及後續的熱退火。
根據一個具體實施例的方法依照第7圖至第11圖繼續進行。根據另一具體實施例的方法則如第12圖至第14圖及第11圖所示繼續進行。
如第7圖所示，共形沉積(conformally deposit)由絕緣材料569(例如，氧化矽及/或氮化矽的介電層)構成的毯覆層(blanket layer)，其係覆蓋閘極566、574以及包含輕度摻雜延伸區544、548之半導體層540的暴露部份。然後，絕緣材料毯覆層569塗上一層感光材料(例如，光阻劑)，以及加以圖樣化以留下其餘部份575以及暴露毯覆絕緣層569的選定部份。然後，例如，用反應離子蝕刻法(RIE)非等向蝕刻(anisotropically etch)毯覆絕緣層569的暴
露部份(蝕刻劑用箭頭595表示)。例如，在CHF3
、CF4
、或SF6
化學中，可蝕刻氧化矽及氮化矽。
如第8圖所示，絕緣材料毯覆層569係經非等向蝕刻成可在閘極566的側壁上形成側壁間隔體564以及在閘極574的側壁上形成側壁間隔體572及絕緣間隔體區塊570。絕緣間隔體區塊570係覆蓋一部份半導體層540、一部份閘極574、以及閘極574的側壁。然後，在植入後，去除該感光材料的其餘部份575。
如第9圖所示，在閘極566、574上方可塗上一層遮罩材料586、588，例如，一層光阻劑。然後，可圖樣化該層遮罩材料以提供離子植入遮罩(ion implant mask)來暴露半導體層540中對應至汲極區542、源極/基極區550、及陰極區558之最終位置的區域。汲極區542、源極/基極區550、以及陰極區558的植入用箭頭596表示，在此示範具體實施例中，係植入N型導電性決定離子(例如，磷或砷)。在替代具體實施例中，半導體層的暴露區域可植入P型導電性決定離子(例如，硼)。然後，去除該層遮罩材料586、588。
如第10圖所示，在圖示於第9圖的植入步驟後，在裝置500上方，提供離子植入遮罩584、585，其係暴露源極/基極區550之狹窄部份，以及覆蓋裝置500包含NMOS電晶體結構510的其餘部份以及一部份閘流體裝置520。離子植入遮罩584、585可包含帶有圖樣的光阻劑層，其係包含與源極/基極區550之狹窄部份對應的開孔。使用高能離
子束植入P型導電性決定離子(第10圖中用箭頭597表示)於源極/基極區550的暴露狹窄部份以形成GLT裝置520的P型陽極區552。形成P型陽極區552會把N型源極/基極區550分成兩個部份：存取電晶體510的N型源極接面550與GLT裝置520的N型基極區554。P型陽極區552係配置於存取電晶體510的N型源極區550和GLT裝置520的N型基極區554之間。
如第11圖所示，其係藉由暴露記憶體單元500於時間受控制的高溫來完成快速熱退火(RTA)步驟。該RTA步驟係電激活(electrically activate)輕度摻雜延伸區544、548、N型汲極區542、N型源極區550、P型陽極區552、N型基極區554、以及N型陰極區558之中的離子以及使植入該等區域的摻雜離子向外橫向擴散。可在N型汲極區542、閘極566、574以及N型陰極區558之暴露區、N型源極區550和P型陽極區552的表面上形成矽化物區(silicide region)559。矽化物區559提供用於使接觸點電耦合至該等區域的機構，包含至存取電晶體510之N型源極區550與GLT裝置520之P型陽極區552的單一接觸點。
第5圖、第6圖、第12圖至第14圖的橫截面圖係根據本發明的替代具體實施例圖示記憶體單元500以及用於製造該記憶體單元500的替代方法步驟。在圖示於第12圖至第14圖的示範具體實施例中，在植入第6圖輕度摻雜延伸區544、548後以及在形成側壁間隔體564、572及絕
緣間隔體區塊570之前，再植入N型汲極區542、N型源極/基極區550、以及N型陰極區558。
如第12圖所示，隨後在閘極566、574上方塗上一層遮罩材料586、588(例如，一層光阻劑)。圖樣化該層遮罩材料以形成離子植入遮罩586，588來暴露半導體層540中對應至汲極區542、源極/基極區550、陰極區558之最終位置的區域。汲極區542、源極/基極區550、以及陰極區558的植入用箭頭602表示。在此示範具體實施例中，係植入N型導電性決定離子(例如，磷或砷)。在替代具體實施例中，半導體層的暴露區域可植入P型導電性決定離子(例如，硼)。然後，在植入後去除該離子植入遮罩。
如第13圖所示，共形沉積由絕緣材料569(例如，氧化矽及/或氮化矽的介電層)構成的毯覆層，其係覆蓋閘極566、574以及半導體層540的暴露部份(包含在半導體層540之中的輕度摻雜延伸區544、548、N型源極/基極區550、N型汲極區542、以及N型陰極區558)。絕緣材料毯覆層569塗上一層感光材料(例如，光阻劑)，以及加以圖樣化以留下其餘部份575以及暴露毯覆絕緣層569的選定部份。然後，例如，利用反應離子蝕刻法(RIE)以蝕刻劑(在第13圖中以箭頭604表示)非等向蝕刻毯覆絕緣層569的暴露部份。例如，在CHF3
、CF4
、或SF6
化學中，可蝕刻氧化矽及氮化矽。
如第14圖所示，絕緣材料毯覆層569係經非等向蝕刻成可形成在閘極566的側壁上的側壁間隔體564以及形成
在閘極574的側壁上的側壁間隔體572及絕緣間隔體區塊570。絕緣間隔體區塊570係覆蓋一部份源極/基極區550、一部份閘極574、以及閘極574的側壁。然後，去除該感光材料的其餘部份575。
在裝置500上方提供離子植入遮罩584、585，其係暴露源極/基極區550的狹窄部份，以及覆蓋裝置500包含NMOS電晶體結構510的其餘部份與部份閘流體裝置520。使用高能離子束，植入P型導電性決定離子(在第14圖中以箭頭597表示)於源極/基極區550的狹窄部份以形成GLT裝置520的P型陽極區552。形成P型陽極區552會把N型源極/基極區550分成兩個部份：存取電晶體510的N型源極接面550與GLT裝置520的N型基極區554。P型陽極區552係配置於存取電晶體510的N型源極區550和GLT裝置520的N型基極區554之間。然後，進一步進行以上在說明第11圖時提及的加工。
圖示於第11圖的記憶體單元500可用習知步驟(未圖示)來完成，例如沉積一層介電質材料、蝕刻穿過介電質材料的開孔、以及形成延伸穿過開孔以電性接觸N型汲極區542、N型陰極區558、N型源極區550、以及P型陽極區552的金屬化，及/或該等閘極結構。例如，可形成數層互連金屬化以使字元線與N型陰極區558連接，以接觸與字元線耦合的閘極566、574，以及以使位元線與N型汲極區542連接。也可進一步施加及圖樣化數層層間介電質材料，互連金屬化的附加層、及其類似者以實現實作積體電
路的適當電路功能。
因此，如第11圖所示，記憶體單元500包含NMOS存取電晶體510與在半導體層540上製成與NMOS存取電晶體510毗鄰的GLT裝置520。GLT裝置520包含與MOS電容器534、568、574耦合的橫向PNPN閘流體。該橫向PNPN閘流體包含P型、N型交替的材料，其係包含P型陽極區552、N型基極區554、P型基極區534、以及N型陰極區558，其中基極區534、554是在P型陽極區552與N型陰極區558之間橫向排列。NMOS存取電晶體510的N型源極區550耦合至GLT裝置520的P型陽極區552。使N型源極區550與P型陽極區552耦合可防止GLT裝置520經由洩露電流流失電荷，例如，於待機模式期間。NMOS存取電晶體510的N型源極區550能阻擋電荷由GLT裝置520的P型陽極區552洩露，因為存取電晶體是處於關閉狀態。PN接面(J1
)是形成於P型陽極區552與N型基極區554之間，另一PN接面(J2
)是形成於N型基極區554與P型基極區534之間，以及另一PN接面(J3
)是形成於P型基極534與N型陰極區558之間。在這些具體實施例中，P型陽極區/N型基極區552、554以及P型基極區/N型陰極區534、558係用作雙極裝置。GLT裝置520的MOS電容器534、568、574包含閘極574、P型基極區534、以及配置在閘極574及P型基極區534之間的閘極絕緣層568。閘極絕緣層568係用作電容器介電質。N型基極區554與P型基極區534相互毗鄰。當P型陽極區552對於N型陰極區558有正電位(+VA
)
(以及閘極574沒有外加電壓)時，則接面J1
與J3
有順向偏壓，而接面J2
有逆向偏壓。當J2
有逆向偏壓時，不導通發生(關閉狀態)。如果施加於P型陽極區552的正電位(+VA
)提高超過閘流體的崩潰電壓(VBK
)，J2
會突崩潰(avalanche breakdown)以及閘流體開始導通(打開狀態)。如果在閘極574施加正電位(VG
)(相對於N型陰極區558)，則接面J2
的崩潰會出現在數值較低的正電位(+VA
)。藉由選擇適當的VG
值，可使閘流體立即切換成打開狀態。
MOS電容器534、568、574係與閘流體的P型基極區534電容耦合，且保有電荷從而可控制閘流體的P型基極區534的電位。P型基極區534的電壓位準可決定是否觸發N型基極區554、P型基極區534、以及N型陰極區558的NPN雙極作用。在替代示範具體實施例中，MOSFET存取電晶體510包含PMOS存取電晶體，而GLT裝置520包含配置成NPNP組構的閘流體，其中MOS電容器係連接至閘流體的N型基極。
如第4圖及第11圖所示，MOSFET存取電晶體510包含與GLT裝置520之陽極區552耦合的源極區548/550、與位元線450耦合的汲極區542/544、以及與第一字元線420耦合的閘極566。如以下在參考第15圖以及繼續參考第4圖及第11圖時所描述的，記憶體單元500的操作會使用多條控制線，該等控制線包含第一字元線420、與GLT裝置520之閘極574耦合的第二字元線、連接至GLT裝置520之陰極558的第三字元線430、以及位元線450。如以
下在參考第15圖時所描述的，除了別的以外，此記憶體單元500配置可防止儲存電荷在寫入操作期間放電。
第15圖的時序圖係根據本發明之具體實施例圖示在記憶體單元400操作期間施加於記憶體單元400之字元線420、430、440的電壓波形1510、1520、1530。以下參考第4圖及第11圖來描述第15圖。
圖示於第4圖及第11圖的記憶體單元400可在以下各種模式中之任一模式下操作：待機模式1580、寫入一(1)模式1590、讀取一(1)模式1592、寫入零(0)模式1594、以及讀取零(0)模式1596。在激活第一字元線420時，施加於第一字元線420的電壓波形1510由低位準(例如，接地或0.0伏特)轉變為高位準(例如，等於1.2伏特的Vdd)。在寫入一(1)模式1590的寫入一(1)操作期間激活第二字元線430時，或在寫入零(0)模式1594的寫入零(0)操作期間激活第二字元線430時，施加於第二字元線430的電壓波形1520由低位準(例如，-1.5伏特)轉變為高位準(例如，0.0伏特)。在使第三字元線440失活時，施加於第三字元線440的電壓波形1530由高位準(例如，等於1.2伏特的Vdd)轉變為低位準(例如，接地或0.0伏特)。施加於位元線450的電壓波形1540則取決於操作模式而在高位準(例如，等於1.2伏特的Vdd)與低位準(例如，接地或0.0伏特)之間轉變。
處於待機模式1580時，第三字元線440保持高電位(Vdd)(例如，1.2伏特)，同時施加負偏壓至第二字元線430
與位元線450，而第一字元線420保持低電壓。在一個示範具體實施例中，高電壓(Vdd)的數值可在0.5伏特至3.0伏特之間，而負偏壓的數值可在-1伏特至-3伏特之間。
在任一寫入操作期間，記憶體單元400的激活是利用施加高電壓(Vdd)至第一字元線420，以及施加低電壓至第三字元線440以“打開”記憶體單元400的NMOS存取電晶體510。當第三字元線440相對於GLT裝置520的陽極區552是處於低電壓時，GLT裝置520中沒有電流流動直到有電壓脈衝1522(例如，0.0伏特)施加於第二字元線430。同樣，當有電壓脈衝1522施加於第二字元線430以及第三字元線440相對於GLT裝置520的陽極區552是處於低電壓時，GLT裝置520中有電流流動。對於在寫入一(1)模式1590期間出現的寫入一(1)操作是施加高電位(Vdd)於位元線450。對於在寫入零(0)模式1594期間出現的寫入零(0)操作是施加低電壓(例如，0至0.5伏特)於位元線450。
記憶體單元400的選定是利用施加高電壓(Vdd)至第一字元線420以及施加低電壓至第三字元線440或使其接地以“打開”記憶體單元400的NMOS存取電晶體510。為了以讀取一(1)模式1592讀取記憶體單元400，使位元線450預充電(pre-charge)至接地(0.0伏特)。如果預充電位元線450的位準能被充電，則感測放大器電路鑑定讀取的資料為"1"。為了以讀取零(0)模式1596讀取記憶體單元400，使位元線預充電至接地(0.0伏特)。如果預充電位元線450的位準沒有改變，則感測放大器電路鑑定讀取的資
料為"0"。
儘管在以上的詳細說明中已提出至少一個示範具體實施例，應瞭解，仍存在許多變體。也應瞭解，該或該等示範具體實施例只是實施例，而且不希望以任何方式來限定本發明的範疇、應用範圍、或組構。反之，上述詳細說明是要讓熟諳此藝者有個方便的發展藍圖用來具體實作該或該等示範具體實施例。應瞭解，在功能及元件配置上可做出不同的改變而不脫離由申請專利範圍及其合法等價陳述界定的本發明範疇。
100‧‧‧電路示意圖
110‧‧‧隨機存取記憶體(TRAM)單元
120、130‧‧‧字元線
146‧‧‧陰極節點
148‧‧‧陽極節點
150‧‧‧位元線
160‧‧‧薄型電容耦合式閘流體(TCCT)裝置
170‧‧‧NMOS存取電晶體
210、270‧‧‧TCCT-DRAM單元
230‧‧‧寫入致能線
240‧‧‧字元線
246‧‧‧陰極節點
248‧‧‧陽極節點
250‧‧‧位元線
260‧‧‧單一TCCT裝置
270‧‧‧TCCT-DRAM單元
300‧‧‧記憶體單元
316‧‧‧位址/控制線
340‧‧‧記憶體系統
342‧‧‧記憶體陣列
344‧‧‧橫列解碼器
346‧‧‧感測放大器電路
348‧‧‧直行解碼器
360‧‧‧位元線
361‧‧‧位址/控制線
362‧‧‧直行選擇線
363‧‧‧輸入/輸出(I/O)資料線
400‧‧‧記憶體單元的陣列
410‧‧‧記憶體單元
420‧‧‧第一字元線
430‧‧‧第二字元線
440‧‧‧第三字元線
441、444、448‧‧‧節點
450‧‧‧位元線
460‧‧‧閘控橫向閘流體(GLT)裝置
462‧‧‧P型陽極區
464‧‧‧N型陰極區
465‧‧‧閘極
470‧‧‧MOSFET存取電晶體
472‧‧‧汲極區
474‧‧‧源極區
475‧‧‧閘極
500‧‧‧記憶體單元
505‧‧‧半導體結構或基板
510‧‧‧N型通道MOS(NMOS)存取電晶體
520‧‧‧GLT裝置
525‧‧‧承載晶圓或基板
530‧‧‧埋藏氧化物絕緣層
532、534‧‧‧P型阱區
534‧‧‧MOS電容器
534‧‧‧P型基極區
540‧‧‧半導體材料之薄層
542‧‧‧N型汲極區
542、544‧‧‧汲極區
544、548‧‧‧輕度摻雜延伸區
550‧‧‧N型源極/基極區
548、550‧‧‧源極區
550‧‧‧N型源極接面
552‧‧‧P型陽極區
554‧‧‧N型基極區
558‧‧‧N型陰極區
559‧‧‧矽化物區
560‧‧‧氧化物保護層
562‧‧‧閘極絕緣材料層
564‧‧‧側壁間隔體
566‧‧‧閘極
568、574‧‧‧MOS電容器
568‧‧‧閘極絕緣層
569‧‧‧絕緣材料毯覆層
570‧‧‧絕緣間隔體區塊
1510、1520、1530‧‧‧電壓波形
1522‧‧‧電壓脈衝
1540‧‧‧電壓波形
1580‧‧‧待機模式
1590‧‧‧寫入一(1)模式
1592‧‧‧讀取一(1)模式
1594‧‧‧寫入零(0)模式
1596‧‧‧讀取零(0)模式
閱讀以下結合附圖的詳細說明和專利申請項可更加明白本發明。
第1圖的電路示意圖係圖示基於習知閘流體的隨機存取記憶體(TRAM)單元陣列；第2圖的電路示意圖係圖示習知薄型電容耦合式閘流體(TCCT)-DRAM單元陣列；第3圖的方塊圖係圖示可使用本發明具體實施例的記憶體系統；第4圖的電路示意圖係根據本發明之具體實施例圖示記憶體單元陣列；第5圖至第11圖的橫截面圖係根據本發明各種具體實施例圖示記憶體單元以及用於製造該記憶體單元的方法步驟；第5圖、第6圖、第12圖至第14圖及第11圖的橫截
面圖係根據本發明另一具體實施例圖示記憶體單元以及用於製造該記憶體單元的方法步驟；以及，第15圖係根據本發明之具體實施例圖示在記憶體單元之操作期間施加至字元線的電壓之時序圖。
400‧‧‧記憶體單元的陣列
410‧‧‧記憶體單元
420‧‧‧第一字元線
430‧‧‧第二字元線
440‧‧‧第三字元線
441、444、448‧‧‧節點
450‧‧‧位元線
460‧‧‧閘控橫向閘流體(GLT)裝置
462‧‧‧P型陽極區
464‧‧‧N型陰極區
465‧‧‧閘極
470‧‧‧MOSFET存取電晶體
472‧‧‧汲極區
474‧‧‧源極區
475‧‧‧閘極
Claims (12)
- 一種記憶體單元，包括：第一字元線、第二字元線和第三字元線；位元線；存取電晶體，包括耦合至第一節點之源極節點、耦合至該第一字元線之第一閘極和耦合至該位元線之汲極節點；以及閘控橫向閘流體(GLT)裝置，包括與該存取電晶體之該源極節點在該第一節點處耦合的陽極節點、與該第二字元線耦合的第二閘極和與該第三字元線耦合的陰極節點。
- 如申請專利範圍第1項的記憶體單元，其中，該存取電晶體包括：N型通道場效存取電晶體。
- 如申請專利範圍第2項的記憶體單元，其中，該GLT裝置包括：包括P型基極的第一PN裝置；與該第一PN裝置毗鄰的第二PN裝置；以及連接至該第一PN裝置之該P型基極的電容器。
- 如申請專利範圍第1項的記憶體單元，其中，該存取電晶體包括：P型通道場效存取電晶體。
- 如申請專利範圍第4項的記憶體單元，其中，該GLT裝置包括： 包括N型基極的第一NP雙極裝置；與該第一NP雙極裝置毗鄰的第二NP雙極裝置；以及連接至該第一NP雙極裝置之該N型基極的電容器。
- 一種記憶體裝置，包括：多個記憶體單元，該等記憶體單元之各者包括：位元線；第一字元線；第二字元線；第三字元線；存取電晶體，包括：與第一節點耦合的源極節點；與第二節點和該第一字元線耦合的第一閘極；與該位元線在第三節點處耦合的汲極節點；以及閘控橫向閘流體(GLT)裝置，包括：在該第一節點處與該源極節點耦合的陽極節點，與該第二節點和該第二字元線耦合的第二閘極，以及在第四節點處與該第三字元線耦合的陰極節點，其中，該存取電晶體之該源極節點係防止電荷由該GLT裝置之該陽極節點洩露。
- 如申請專利範圍第6項的記憶體裝置，其中，該存取電晶體包括： 包括N型源極區的N型通道場效存取電晶體。
- 如申請專利範圍第7項的記憶體裝置，其中，該GLT裝置包括：包含P型基極的第一PN裝置；與該第一PN裝置毗鄰的第二PN裝置，其中，該第二PN裝置包括P型陽極區，以及其中，該N型通道場效存取電晶體之該N型源極區係阻擋電荷由該P型陽極區洩露；以及與該第一PN裝置之該P型基極電容耦合的電容器，其中，該電容器係控制該第一PN裝置之該P型基極的電位。
- 如申請專利範圍第6項的記憶體裝置，其中，該存取電晶體包括：包括P型源極區的P型通道場效存取電晶體。
- 如申請專利範圍第9項的記憶體裝置，其中，該GLT裝置包括：包括N型基極的第一NP雙極裝置；與該第一NP雙極裝置毗鄰的第二NP雙極裝置，其中，該第二NP裝置包括N型陽極區，以及其中，該P型通道場效存取電晶體之該P型源極區係阻擋電荷由該N型陽極區洩露；以及與該第一NP雙極裝置之該N型基極電容耦合的電容器，其中，該電容器係控制該第一NP裝置之該N型基極的電位。
- 一種積體電路，包括：記憶體單元，包括：第一字元線；第二字元線；第三字元線；位元線；存取電晶體，包括：與第一節點耦合的源極節點；與第二節點耦合的第一閘極，其中，該閘極係耦合至該第一字元線；在第三節點處與該位元線耦合的汲極節點；以及閘控橫向閘流體(GLT)裝置，包括：在該第一節點處與該源極節點耦合的陽極節點；與該第二節點耦合的第二閘極，其中，該第二閘極係耦合至該第二字元線；以及與第四節點耦合的陰極節點；以及耦合至該陰極節點之該第三字元線。
- 如申請專利範圍第11項的積體電路，其中，該存取電晶體包括N型通道場效存取電晶體，以及其中，該GLT裝置包括：包括P型基極的第一PN裝置；與該第一PN裝置毗鄰的第二PN裝置；以及連接至該第一PN裝置之該P型基極的電容器。
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