TWI520270B - 半導體記憶裝置以及用於製造該半導體記憶裝置之方法 - Google Patents
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Description
本發明之實施例大致上係關於半導體記憶裝置。具體而言,本發明之實施例是關於製造用於半導體記憶裝置中以閘極側式閘流體為基礎之隨機存取記憶體(gated lateral thyristor-based random access memory;以下簡稱GLTRAM)裝置,以及實作此種GLTRAM的記憶體單元結構及記憶裝置。
積體電路記憶體係包含靜態隨機存取記憶體(SRAM)。許多SRAM單元結構係利用6電晶體(6-transistor)及4電晶體(4-transistor)記憶體單元來實現。這些被利用在許多SRAM單元的實現上的與此種6電晶體及4電晶體記憶體單元(用於SRAM單元的許多實作中)相關聯之大的佈局區域(layout area)限制了高密度SRAM的設計。
考慮到這些缺陷,一直有在試圖去建立以閘流體為基礎的記憶體單元來減小與傳統記憶體單元相關聯的佈局區域,以及提供具有簡單佈局之以閘流體為基礎的記憶體單元。閘流體係為一種雙穩態(bi-stable)之三端子裝置,其係由四層結構所構成,該四層結構係包含由P型陽極區域、N型基極、P型基極、以及N型陰極區域所配置的PNPN組構。PN接面係分別形成於P型陽極區域與N型基極之間、N型基極與P型基極之間、以及P型基極與N型陰極
區域之間。接觸件(contact)製造於該P型陽極區域、該N型陰極區域以及耦接於閘極電極之該P型基極。
第1圖為電路圖100,用以揭示包含TRAM單元110之傳統TRAM單元陣列。
如第1圖所示,TRAM單元由字元線120,130、位元線150、與NMOS存取電晶體170串接之薄電容耦合型閘流體(Thin Capacitively-Coupled Thyristor;以下簡稱TCCT)裝置160。該TCCT裝置提供主動儲存元件,該主動儲存元件包括閘流體以及耦接於該閘流體之閘極的電容器。該NMOS存取電晶體係耦接於TCCT裝置160之陰極節點146與該位元線150之間。TCCT裝置160之陽極節點148則被固接在正極偏壓。該TCCT裝置160呈現出雙穩態電流-對-電壓(I-V)特性。該雙穩態電流-對-電壓(I-V)特性會因on/off兩種狀態之間的電流比超過1×105
而致使邏輯1(1)與邏輯0(0)的資料狀態之間產生過寬的讀取邊限(read margin)。該雙穩態電流-對-電壓(I-V)特性會因位於邏輯1(1)資料狀態而產生較佳的讀取電流,使TCCT裝置160處在順向二極體模式中而產生較高的電流。因為該T-RAM單元110的保存能力容易因難以控制之NMOS存取電晶體170的漏電流而受到損害,故該TRAM單元110可能難以維持良好的保存能力並且會干擾特性。
第2圖為電路圖200,用以揭示包含DRAM單元210,270之傳統TCCT-DRAM單元陣列。相較於通常包含MOSFET裝置與電容器之傳統DRAM單元,該
TCCT-DRAM單元210係由單一的TCCT裝置260以及包含寫入致能線230、字元線240、位元線250之三條控制線所組成。該TCCT裝置260係由閘流體(第2圖未標示)所組成,該閘流體包含連接於該位元線250之陽極節點248、連接於該字元線240之陰極節點246及在該閘流體之P型基極區域之上直接連接於閘極線(gate line)之閘極電容器,該閘極線作用為該致能線230。TCCT-DRAM單元係使用基本的讀取/寫入操作來操作,該讀取/寫入操作包含備用模式(standby mode)、寫入邏輯1(1)操作、寫入邏輯0(0)操作以及讀取操作。
在備用模式中,位元線250及字元線240兩者皆位於Vdd
以及藉由該閘流體之P型基極區域的充電狀態來保持已儲存的單元資料。該字元線240作用為在TCCT-DRAM單元內之字元線,並致動(activate)沿著該寫入致能線230連接之該TCCT單元。在寫入邏輯1(1)操作期間,當該字元線240保持在接地位準時會使該寫入致能線產生脈衝,進而觸發該TCCT裝置260進行鎖存(latch)。除了對該位元線250所施加的電壓被保持在低位準之外,該寫入邏輯0(0)操作的偏壓方案(bias scheme)如同邏輯1(1)寫入操作,使得該寫入致能線230的脈衝將TCCT裝置260切換成其阻擋狀態(blocking state)。在讀取操作期間,該字元線240係保持於低位準,而該電壓中的改變或該位元線250的電流係被讀入感測放大器(sense amplifier)中。
雖然該TCCT-DRAM單元210不需要存取電晶體,但該TCCT-DRAM單元210的操作仍會遇到諸如在寫入0操作期間的電荷漏失(charge loss)的干擾問題。舉例而言,當選擇一個TCCT-DRAM單元210用於寫入0操作時,在該位元線250上的偏壓位準必須減少接地,以避免未選擇之TCCT-TRAM單元270輪流透過該位元線250產生電荷漏失。
因此,需要能解決上述問題的記憶裝置與記憶體單元結構,以及用以製造這些記憶裝置與記憶體單元結構的方法。
根據一個實施例,本發明係提供一種用於製造半導體記憶裝置之方法。提供半導體基板,包含:具有第一導電類型之第一井區、具有該第一導電類型之第二井區、覆於該第一井區之上的第一閘極結構以及覆於該第二井區之上的第二閘極結構。絕緣材料層係共形地(conformally)沉積而覆於該半導體基板之暴露部分上。感光材料(photosensitive material)係設置在該絕緣材料層之一部分上方,該絕緣材料層之該一部分覆於該第二井區之一部分上。該感光材料暴露出部分的該絕緣材料層。該絕緣材料層之該暴露部分係被非等向性蝕刻以提供鄰接該第二閘極結構之第一側壁之側壁間隔物(sidewall spacer),以及覆於該第二閘極結構之一部分上且鄰接該第二閘極結構之第二側壁之所形成的絕緣間隔物區塊。汲極區域及源極/
基極區域係形成在該半導體基板中鄰接該第一閘極結構,以及陰極區域係形成在該半導體基板中鄰接該第二閘極結構。該汲極區域、該源極/基極區域以及陰極區域具有第二導電類型。該第一導電類型的陽極區域係鄰接在該源極/基極區域之一部分中之第二閘極結構而形成。
下列的實施方式在本質上僅作為例示之用,而並不是為了限制本發明或本發明之應用及用途。該術語“例示(exemplary)”在這裡意指“作為為範例、實例或圖例”。在此描述作為“例示”之任何實施例並非必然被視為相對於其它實施例之較佳或有利者。以下描述之所有實作(implementation)為例示實作以提供熟悉該項技術領域者能夠據以製造或使用該發明,並且不意欲限制由本發明之申請專利範圍所定義的本發明之範疇。此外,並不打算受先前的技術領域、先前技術、發明內容或接下來的實施方式中所呈現的任何明確的或隱含的理論所限制。
為了簡潔起見,與電晶體設計及製造、記憶裝置之控制、記憶體單元程式化、記憶體單元抹除、及該裝置及系統(及該裝置及系統之個別操作組件)之其他功能性態樣相關的傳統技術,在此將不會詳細的描述。再者,此處所包含的不同圖式中所揭示的連接線是為了代表不同元件之間的例示功能性關係及/或實體耦接。應注意的是,本發明之實施例中可呈現許多替換或額外的功能性關係或實體連接。
接下來的描述係與“被連接(connected)”或“被耦接(coupled)”在一起之元件或節點或特徵(feature)有關。如此處所使用者,除非明確表明,否則,“被連接”意指一個元件、節點或特徵被直接地接合(joint)於(或直接地連通(communicate with))另一個元件、節點或特徵。同樣地,除非明確指明,否則,“被耦接”意指一個元件、節點或特徵被直接地或間接地接合於(或直接地或間接地連通)另一個元件、節點或特徵。
在說明書與申請專利範圍中,諸如“第一”、“第二”、“第三”、“第四”(若有的話)的數字序號可被用來區別相似的元件,但非必要為用來描述特定連續的或依時間前後排列的順序。可理解的是,該些序號的術語係可相互替換使用。在適當的情況下,除了圖式或其它的描述外,於此處所描述之本發明之實施例係能連續製造或操作。
此外,術語“包括(comprise)”、“包含(include)”、“具有(have)”及其任何變化係意欲涵蓋非專有包含(non-exclusive inclusions)的含意,使得包含元件清單的程序、方法、物件或裝置並非必要受限於這些元件,但可包含其他未明確列出或此種程序、方法、物件或裝置固有的其他元件。
第3圖為能用於本發明之實施例之記憶體系統340的方塊圖。該記憶體系統340係例示實施例的簡化表示,而實際的系統340也可包含未揭示於第3圖中之傳統元件、邏輯、組件、及功能性。該記憶體系統340能執行包含關
於記憶體陣列342之寫入1(1)、讀取1(1)、寫入0(0)、及讀取0(0)的操作。
該記憶體系統340包含:該記憶體陣列342,包括字元線及位元線通常配置成列(row)與行(column)之記憶體單元;列及行解碼器344,348;以及感測放大器電路346。該記憶體陣列342包含複數個記憶體單元300。每一個記憶體單元係以列位址與行位址標出。就特定記憶體單元而言,特定的字元線藉由允許或避免於特定位元線上載送之訊號(以邏輯”0”或邏輯”1”表示)被寫入儲存元件或從儲存元件讀取,而控制對其特定儲存元件的存取。因此,每一個記憶體單元100能夠將一個資料位元儲存為邏輯”0”或邏輯”1”。
該記憶體陣列342之位元線能被連接至該感測放大器電路346,同時其字元線能被連接至列解碼器344。透過位址/控制線361將位址及控制訊號係輸入至該記憶體系統340。該位址/控制線361被連接至該行解碼器348、感測放大器電路346、及列解碼器344。除此之外,該位址/控制線361被用來獲得對記憶體陣列342之讀取或寫入存取。
該行解碼器348經由在行選擇線362上的控制及行選擇訊號而被連接至該感測放大器電路346。該感測放大器電路346接收預定用於該記憶體陣列342之輸入資料以及透過輸入/輸出(I/O)資料線363輸出從記憶體陣列342所讀取之資料。藉由致動字元線(經由列解碼器344)而從該記憶體陣列342之單元讀取資料,該字元線將相對於
該字元線之所有記憶體單元耦接至定義該陣列之行之個別的位元線360。也致動一條或多條位元線。當特定的字元線與位元線被致動時,因而選擇一個位元或多個位元,被連接至位元線的該感測放大器電路346藉由量測介於該已致動的位元線及參考線之間的電位差以偵測及放大為被選擇之位元的資料。
第4圖為揭示依據本發明之實施例之記憶體單元陣列之電路圖。在一個實施例中,該陣列記憶體400能實作為如第3圖所示的記憶體系統340之記憶體陣列342的一部分。在第4圖中,該陣列400係揭示為包含是相同構造且以兩列及兩行組構的4個記憶體單元的區塊。雖然在第4圖中所揭示的陣列僅具有4個記憶體單元,但熟悉該項技術領域者將會了解到在許多的實際實作上(諸如:TRAM、SRAM、DRAM積體電路或NAND或NOR型的快閃記憶體),記憶體陣列400能夠包含數以千計或更多的此種記憶體單元。接下來的描述中,將描述其中一個記憶體單元(即記憶體單元410),即使第4圖中尚有3個其它記憶體單元,但它們每一個皆包括與該記憶體單元410相同的結構。
該記憶體單元410包括GLT裝置460以及MOSFET存取電晶體470。複數條控制線係用來操作包含有第一字元線420、第二字元線430、第三字元線440、及位元線450之記憶體單元410。
該MOSFET存取電晶體470能夠包括NMOS存取電晶體或PMOS存取電晶體,視實作而定。此外,雖然術語
“MOSFET”意指具有金屬閘極電極及氧化物閘極絕緣體之裝置較為適當,但全文中該術語將意指包含依序位於半導體基板(矽或其它半導體材料)上方的閘極絕緣體、位於該閘極絕緣體(氧化或其它絕緣體)上方的導電閘極電極(金屬或其它導電材料)的任何半導體裝置。
在第4圖中,GLT裝置係以元件符號460來表示。雖然未顯示,但應瞭解到,該GLT裝置460包括閘流體(未圖示)以及被連接至該閘流體之金屬氧化矽(Metal Oxide Silicon;MOS)電容器(未圖示),如第11圖所示。一般而言,該閘流體為雙穩態之三端子裝置,其包括閘極電極465、陽極區域462、陰極區域464、及設置於該陽極區域462與該陰極區域464之間的一對基極區域(未圖示)。接觸件(contact)的製造方式包括:於該陽極區域462建立陽極端子、於該陰極區域464建立陰極端子、以及於該閘極電極465建立閘極端子。PN或NP接面係分別形成於該陽極區域462與其中一個基極區域之間、該一對基極區域之間、及另一個基極區域與陰極區域464之間。在第4圖中之元件符號460所表示的GLT裝置460中,該MOS電容器(未圖示)被連接至該閘流體(未圖示)之其中一個基極區域。
在該記憶體單元410之一個例示實施例中(以下將以第5至11圖來描述),該MOSFET存取電晶體470包括NMOS存取電晶體,而該GLT裝置460包括耦接至MOS電容器(第4圖中未標記)的PNPN閘流體(第4圖中未
標記)。該PNPN閘流體包含閘極電極465、P型陽極區域462、N型基極區域(未圖示)、P型基極區域(未圖示)、及N型陰極區域464所配置的PNPN組構,其中該N型基極區域與該P型基極區域係側向地設置於P型陽極區域462與N型陰極區域464之間。如上述,該接觸件製造於該陽極區域462、該陰極區域464、以及該閘極電極465。一PN接面係形成在P型陽極區域462與N型基極區域之間、另一PN接面係形成在該N型基極區域與該P型基極區域之間、及又一PN接面係形成在該P型基極區域與該N型陰極區域464之間。在這些實施例中,該P型陽極區域/N型基極區域與該P型基極區域/N型陰極區域作用為雙極性裝置(bipolar device)。該GLT裝置460之MOS電容器包含閘極電極465、該P型基極區域、及設置於該閘極電極465與該P型基極區域之間之閘極絕緣體層。該閘絕緣體層作為電容器介電質(capacitor dielectric)。該N型基極區域與該P型基極區域係彼此鄰接。該MOS電容器係連接至該閘流體之該P基區域。在其他替代的例示實施例中,該MOSFET存取電晶體470包括PMOS存取電晶體,而該GLT裝置460包括被耦接至MOS電容器之閘流體。在這個替代的實施例中,該閘流體包括以NPNP組構配置之雙極性裝置,且該MOS電容器係連接至該雙極性裝置之N基區域。
該MOSFET存取電晶體470包括:在節點448處被耦接至位於該GLT裝置460之陽極端子462的源極區域
474、在節點444處被耦接至位於該位元線450的汲極區域472、及在節點441處被耦接至位於該第一字元線420的閘極電極475。
第5至11圖為揭示依據本發明之不同實施例所用以製造記憶體單元的方法步驟的剖面圖。熟悉該項技術領域者應瞭解到的是,記憶體單元500極可能是被互連在積體電路中之大量記憶體單元中的其中一者。在一個實施例中,該記憶體單元500能實作為如第4圖中所揭示之記憶體陣列400內的其中一個記憶體單元。在以下所描述的圖示實施例中,該例示記憶體單元500包括N通道MOS(NMOS)存取電晶體510以及包括被耦接至MOS電容器之PNPN閘流體的GLT裝置520。然而,如同以下將說明者,類似的方法步驟可被用來製造另一記憶體單元,其包括P通道MOS(PMOS)存取電晶體以及包括被耦接至MOS電容器之NPNP閘流體的GLT裝置。
在製造記憶體單元的各種步驟中,MOS電晶體及閘流體係為習知技術,故為了簡潔起見,許多傳統的步驟在此將只會簡要提及或完全省略,而將不會提供該習知技術詳細的流程。如以上所述,在此處使用的術語“MOS電晶體”係以非限制的方式來解釋,且意指包含依序位於半導體基板上方的閘極絕緣體、位於該閘極絕緣體上方的導電閘極電極的任何半導體裝置。
在第5圖中所揭示該結構的步驟中,由於在製造記憶體單元500中的初始步驟為傳統的,因此將不會揭示以及
詳細描述該些初始步驟。該製造首先提供半導體結構或基板505,在該半導體結構或基板505中及上製造記憶體單元500。該半導體基板505能夠為塊狀(bulk)半導體或絕緣體上覆半導體(semiconductor-on-insulator;以下簡稱SOI)基板。依據本發明揭示於第5圖中之實施例中,該半導體基板505係揭示為(SOI)結構505,其包括至少一個半導體材料薄層540被設置於埋設氧化物絕緣層530上或上方,依序被運送晶圓(carrier wafer)或基板525所支撐,使得該埋設氧化物絕緣層530被設置於該運送晶圓525與該半導體層540之間。那些熟悉半導體技術領域者應了解到,該半導體層540可為矽層、鍺層、砷化鎵(gallium arsenide)層、或其他半導體材料。在一個實施例中,該半導體層540包括在該埋設氧化絕緣層530上之薄單晶矽層。薄單晶矽層可為具有(100)表面晶向(crystal orientation)之矽基板。該薄矽層較佳的電阻值至少約每平方1至35歐姆(Ohms)。如此處所使用的術語“矽層”將用來涵蓋極純之矽材料或典型地用在該半導體工業中的輕雜質濃度掺雜(lightly impurity-doped)之單晶矽材料,其可為矽混合少量的其他元素,諸如:鍺、碳,或其他類似的掺雜元素,諸如:硼、磷、砷,以形成大致上單晶化之半導體材料。在一個實施例中,該埋設氧化物絕緣層530可例如為二氧化矽層,其較佳厚度可大約為50至200nm。
視需要之保護氧化物層560可被沉積在半導體層540上方,以使該半導體層540免於受到損害以及有助於在接
下來的植入(implantation)步驟期間控制植入深度(implantation depth)。在一個實施例中,該保護氧化物層560可例如為二氧化矽層,其較佳厚度可大約為10至20nm。
如第6圖所示,該半導體層540之至少一部分的表面可根據MOS電晶體510之導電類型來雜質摻雜N型導電率決定雜質(conductivity determining impurities)或P型導電率決定雜質。在第6圖中所示的電晶體之NMOS實施例中,該半導體層540係掺入P型導電率決定雜質,以在該半導體層540中建立P井區域532,534。雜質掺雜可以例如藉由該植入及接下來的熱退火(thermal annealing)掺雜離子(諸如:硼)來進行。在PMOS的實施例中(第6圖未揭示),該半導體層可被掺入N型導電率決定雜質,以在該半導體層540中建立N井區域(未圖示)。雜質掺雜可以例如藉由該植入及接下來的熱退火掺雜離子(諸如:磷及砷)來進行。
一旦形成該P型井區532,534,部分的該保護氧化物層560將可選擇性地被移除,及溝槽(trench)能夠被蝕刻至該半導體層540用於在相鄰記憶體單元之間形成介電隔離(dielectric isolating)區域。舉例而言,該記憶體單元500藉由介電隔離區域(未圖示)可與其他的記憶體單元(未圖示)電性地隔離,該介電隔離區域較佳可為淺溝槽隔離(shallow trench isolation;以下簡稱STI)區域。在習知的技術中,有許多製程可用來形成STI區域,因此
無須詳細描述該製程。通常,STI包含被蝕刻至該半導體層540的淺溝槽,接著在該淺溝槽內填充絕緣材料。於該溝槽填充絕緣材料(諸如:氧化物)之後,其表面通常需要平坦化(planarized),例如藉由化學機械研磨法(chemical mechanical planarization;CMP)。
閘極絕緣材料562的層係形成在雜質掺雜(imputity-doped)區域之表面以及閘極電極566,574係分別覆於該閘極絕緣材料562及雜質掺雜之P井區域532,534上而形成。該閘極絕緣材料562的層可為熱成長(thermally grown)二氧化矽或沉積的絕緣體(諸如:氧化矽、氮化矽)、或具有相較於高介電係數(κ)之二氧化矽的高介電係數(κ)絕緣體材料。“高-κ介電係數”材料的例子可包含:鉿(hafnium;Hf)、矽酸鋯(zirconium silicates;Zr Si)、及其氧化物,包含但不限於:二氧化鉿(HfO2
)、矽酸鉿氧化合物(HfSiO)、或類似氧化物。所沉積的絕緣體可藉由例如:化學氣相沉積(CVD)、低壓化學氣相沉積(LPCVD)、電漿增強型化學氣相沉積(PECVD)、原子層沉積(ALD)等方式來沉積。該已沉積的閘極絕緣體層562較佳地具有厚度大約為1至10nm,然而實際的厚度可基於電路的實作來決定。
閘極電極566,574較佳地係藉由沉積、圖案化(patterning)、及蝕刻金屬層或多晶矽(polycrystalline silicon)層(較佳為未摻雜之多晶矽層)所形成。該閘極電極566,574係形成在該半導體層540中之該P井區域
532,534上方,且一般具有約100至300 nm的厚度。該多晶矽可以例如藉由在化學氣相沉積(CVD)的反應(諸如:低壓化學氣相沉積(LPCVD))中矽烷(SiH4
)的減少而被沉積。
在該閘極電極566,574已形成之後,遮罩層(未圖示)可視需要地(optionally)形成在該閘極電極574上方,以及該P井區域532之至少一個表面部分可用N型導電率決定雜質來雜質掺雜,以在鄰接該閘極絕緣層562之該半導體層540中建立輕濃度掺雜延伸區域544,548。雜質掺雜可以例如藉由該植入及接下來的熱退火(thermal annealing)掺雜離子(諸如:二氟化硼(BF2
))來進行。
根據一個實施例,該方法依照第7至11圖繼續。根據該方法之另一實施例則依照第12至14及11圖繼續。
如第7圖所示,絕緣材料569之覆蓋(blanket)層(諸如:氧化矽及/或氮化矽之介電層)係共形地沉積而覆於該閘極電極566,574及包含輕濃度掺雜延伸區域544,548之該半導體層540的暴露部分上。然後,感光材料層(諸如:光阻劑(photoresist))被敷設於該絕緣材料569之覆蓋層上方,且被圖案化以留下剩餘部分575並暴露出該覆蓋絕緣層569之被選擇部分。然後,例如:藉由反應式離子蝕刻(reactive ion etching;RIE)將該覆蓋絕緣層569之暴露部分非等向性蝕刻(蝕刻劑以箭頭595表示)。氧化矽及氮化矽可在例如:三氟甲烷(CHF3
)、四氟化碳(CF4
)、或六氟化硫(SF6
)等化學作用中被蝕刻。
如第8圖所示,絕緣材料569之覆蓋層被非等向性蝕刻,以在閘極電極566之側璧上形成側壁間隔物564,以及在閘極電極574之側璧上形成側壁間隔物572及絕緣間隔物區塊570。該絕緣間隔物區塊570覆於該半導體層540之一部分、閘極電極574之一部分和閘極電極574之側壁上。然後,在植入之後,移除該感光材料之剩餘部分575。
如第9圖所示,遮罩材料層586,588(諸如:光阻層)係接著被敷設於該閘極電極566,574上方。該遮罩材料層接著被圖案化以提供暴露出半導體層540之區域的離子植入遮罩,該等區域係對應於汲極區域542、源極/基極區域550、及陰極區域558之最終位置。該汲極區域542、該源極/基極區域550、及該陰極區域558的植入以箭頭596表示。在此例示實施例中,將植入N型導電率決定離子(諸如:磷或砷)。在替代的實施例中,P型導電率決定離子(諸如:硼)將被植入該半導體層之暴露區域。然後,移除該遮罩材料層586,588。
如第10圖所示,在第9圖所示的植入步驟之後,離子植入遮罩584,585係設置在該裝置500上方,暴露出該源極/基極區域550之窄的部分,並且覆蓋該裝置500的剩餘部分,該剩餘部分包含NMOS電晶體結構510與該閘流體裝置520之一部分。離子植入遮罩584,585可包括光阻圖案層,該光阻圖案層包含開口,該開口係對應於該源極/基極區域550之窄的部分。在第10圖中,P型導電率決定離子係以箭頭597表示,且使用高能量離子束植入該源極/
基極區域550之窄的部分,以形成該GLT裝置520之P型陽極區域552。該P型陽極區域552的形成係將該源極/基極區域550分割成二個部分:該存取電晶體510之N型源極接面550,以及該GLT裝置520之N型基極區域554。該P型陽極區域552係設置於該存取電晶體510之N型源極接面550與該GLT裝置520之N型基極區域554之間。
如第11圖所示,藉由將該記憶體單元500曝露在高溫控制期間而執行快速熱退火(rapid thermal anneal;以下簡稱RTA)步驟。該RTA步驟電性地活化了在該輕濃度掺雜延伸區域544,548、該N型汲極區域542、該N型源極區域550、該P型陽極區域552、該N型基極區域554、以及該N型陰極區域558中之離子,以使植入該些區域之掺質離子朝側向擴散。矽化物區域559接著可被形成在該N型汲極區域542、該閘極電極566,574、該N型陰極區域558、該N型源極區域550、及該P型陽極區域552之暴露區域的表面上。該矽化物區域559係提供用來電性耦接接觸件於該些區域之機構,該些接觸件包含單一接觸件以接觸該存取電晶體510之N型源極區域550與該GLT裝置520之P型陽極區域552。
第5,6和12至14圖為揭示依據本發明之替代實施例記憶體單元500和其製造的替代方法步驟的剖面圖。在第12至14圖所揭示之例示實施例中,在植入第6圖所示之該輕濃度掺雜延伸區域544,548之後及形成側壁間隔物564,572與絕緣間隔物區塊570之前,能將該N型汲極區
域542、該N型源極/基極區域550、以及該N型陰極區域558植入。
如第12圖所示,然後,將該遮罩材料層586,588(可例如為光阻劑)敷設於該閘極電極566,574上方。該遮罩材料層係被圖案化以形成離子植入遮罩586,588,暴露出該半導體層540之區域,該等區域係對應於該汲極區域542、該源極/基極區域550、及該陰極區域558之最終位置。該汲極區域542、該源極/基極區域550、及該陰極區域558的植入以箭頭602表示。在此例示實施例中,將植入N型導電率決定離子(諸如:磷或砷)。在替代的實施例中,P型導電率決定離子(諸如:硼)將被植入該半導體層之暴露區域。然後,移除該遮罩材料層586,588。
如第13圖所示,絕緣材料569之覆蓋層(諸如:氧化矽及/或氮化矽之介電層)係共形地沉積而覆於該閘極電極566,574及包含在該半導體層540中之輕濃度掺雜延伸區域544,548、該N型源極/基極區域550、該N型汲極區域542、以及該N型陰極區域558的該半導體層540之暴露部分上。然後,感光材料層(諸如:光阻劑(photoresist))係被敷設於該覆蓋絕緣層569上方,且被圖案化以留下剩餘部分575並暴露出該覆蓋絕緣層569之被選擇部分。然後,例如:藉由反應式離子蝕刻(reactive ion etching;RIE),將該覆蓋絕緣層569之暴露部分非等向性蝕刻(蝕刻劑以第13圖中的箭頭604所表示)。氧化矽及氮化矽可在例如:三氟甲烷(CHF3
)、四氟化碳(CF4
)、或六氟化
硫(SF6
)等化學作用中被蝕刻。
如第14圖所示,絕緣材料569之覆蓋層係被非等向性蝕刻,以在閘極電極566之側壁上形成側壁間隔物564,以及在閘極電極574之側壁上形成側壁間隔物572及絕緣間隔物區塊570。該絕緣間隔物區塊570覆於該源極/基極區域550之一部分、閘極電極574之部分、以及該閘極電極574之側壁上。然後,移除該感光材料之剩餘部分575。
離子植入遮罩584,585係設置於該裝置500上方,暴露出該源極/基極區域550之窄的部分,以及覆蓋該裝置500的剩餘部分,該剩餘部分包含NMOS電晶體結構510與該閘流體裝置520之一部分。在第14圖中,P型導電率決定離子係以箭頭597表示,且使用高能量離子束植入該源極/基極區域550之窄的部分,以形成該GLT裝置520之P型陽極區域552。該P型陽極區域552的形成係將該源極/基極區域550分割成二個部分:該存取電晶體510之N型源極接面550,以及該GLT裝置520之N型基極區域554。該P型陽極區域552係設置於該存取電晶體510之N型源極區域550與該GLT裝置520之N型基極區域554之間。然後如上參考第11圖所述而執行進一步處理。
第11圖中所示之記憶體單元500可由習知的步驟(未揭示)所完成,諸如:沉積介電材料層、蝕刻穿透該介電材料層的開口、以及形成延伸穿透該開口以電性接觸該N型汲極區域542、該N型陰極區域558、該N型源極區域550、及該P型陽極區域550與該P型陽極區域552、及/
或該閘極結構的金屬噴敷(metallization)。舉例而言,能形成互連(interconnect)金屬噴敷層,用以連接字元線至該N型陰極區域558、用以接觸被耦接至字元線之該閘極電極566,574以及用以連接位元線至該N型汲極區域542。更多的層間介電材料層、額外的互連金屬噴敷層等等也可被敷設及圖案化以實現所實作之積體電路的適當電路功能。
因此,如第11圖所示,該記憶體單元500包括:該NMOS存取電晶體510以及鄰接半導體層540上之該NMOS存取電晶體510而製造之該GLT裝置520。該GLT裝置520包括被耦接至MOS電容534,568,574之側面式PNPN閘流體。該側面式PNPN閘流體包括:交替的P型與N型材料,包含P型陽極區域552、N型基極區域554、P型基極區域534和N型陰極區域558,其中,該基極區域534,554係側向地設置於該P型陽極區域552與該N型陰極區域558之間。該NMOS存取電晶體510之該N型源極區域550係被耦接至該GLT裝置520之P型陽極區域552。耦接該N型源極區域550與P型陽極區域552可避免該GLT裝置520,例如,在備用模式期間經由漏電流損耗電荷。該NMOS存取電晶體510之該N型源極區域550阻擋電荷自該GLT裝置520之P型陽極區域552洩漏,因為該存取電晶體係處於截止狀態(off state)。一PN接面(J1
)係形成於該P型陽極區域552與該N型基極區域554之間,另一PN接面(J2
)係形成於該N型基極區域554
與該P型基極區域534之間,又一PN接面(J3
)係形成於該P型基極區域534與該N型陰極區域558之間。在這些實施例中,該P型陽極區域/N型基極區域552,554與該P型基極區域/N型陰極區域534,558作用為雙極性裝置。該GLT裝置520之該MOS電容器534 568,574包含閘極電極574、該P型基極區域534、和被設置於該閘電極574與該P型基極區域534之間的閘極絕緣體層568。該閘極絕緣體層568作為電容器介電質。該N型基極區域554與該P型基極區域534係相互鄰接。當該P型陽極區域552係相對於該N型陰極區域558而處於正電位(+VA
)時(該閘極電極574處沒有施加電壓),則接面J1
與J3
為順向偏壓,同時接面J2
為逆向偏壓。由於該接面J2
為逆向偏壓,故無傳導產生(截止狀態)。若施加於該P型陽極區域552之正電位(+VA
)增加超過該閘流體之崩潰電壓(breakdown voltage)(VBK
)時,會發生接面J2
的累增崩潰(avalanche breakdown),使該閘流體開始傳導(導通狀態)。若相對於該N型陰極區域558在該閘電極574處施加正電位(VG
)時,該接面J2
的崩潰會在較低數值的正電位(+VA
)發生。藉由選擇適當的VG
值,能立刻將該閘流體切換成導通狀態。
MOS電容器534,568,574係電容耦合至該閘流體之P基區域534,並保持電荷來控制該閘流體之P基區域534的電位。該P基區域534的電壓位準決定是否觸發該N型基極區域554、該P型基極區域534、及該N型陰極區域
558的NPN雙極性作用。在替代的例示實施例中,該MOSFET存取電晶體510包括PMOS存取電晶體,以及該GLT裝置520包括與MOS電容配置成NPNP結構之閘流體且有MOS電容器被連接至該閘流體之N基。
如第4和11圖所示,該MOSFET存取電晶體510包括:被耦接至該GLT裝置520之陽極區域的源極區域548/550、被耦接至位元線450的汲極區域542/544、以及被耦接至第一字元線420的閘極電極566。如以下將參照第15圖並繼續參照第4和11圖而敘述者,記憶體單元500係使用複數條控制線來操作,該等控制線包含:該第一字元線420、被耦接至該GLT裝置520之該閘極電極574的第二字元線430、被連接至該GLT裝置520之該陰極558的第三字元線、以及該位元線450。除了別的功能,此記憶體單元500的配置防止已儲存之電荷在寫入操作期間被放電,如以下將參照第15圖而描述者。
第15圖為揭示依據本發明之實施例於記憶體單元400操作期間施加於記憶體單元400之字元線420,430,440的電壓波形1510,1520,1530的時序圖。第15圖將配合參考第4和11圖來描述。
第4和11圖所揭示之該記憶體單元400可操作在任一不同的模式,包含:備用模式1580、寫入1(1)模式1590、讀取1(1)模式1592、寫入0(0)模式1594和讀取0(0)模式1596。當該第一字元線420被活化時,施加至該第一字元線420的電壓波形1510從低位準(例如:接
地或0.0伏特)轉換成高位準(例如:等於1.2伏特的Vdd
)。當該第二字元線430在寫入1(1)模式1590期間所發生的寫入1(1)操作期間內被活化或當該第二字元線430在寫入0(0)模式1594期間所發生的寫入0(0)操作期間內被活化時,被施加至該第二字元線430的電壓波形1520從低位準(例如:-1.5伏特)轉換成高位準(例如:0.0伏特)。當該第三字元線440被活化時,被施加至該第三字元線440的電壓波形1530從高位準(例如:等於1.2伏特的Vdd
)轉換成低位準(例如:接地或0.0伏特)。施加至該位元線450的電壓波形1540會根據該操作模式而在高位準(例如:等於1.2伏特的Vdd
)與低位準(例如:接地或0.0伏特)之間進行轉換。
在備用模式1580中,該第三字元線440被保持在高電位(Vdd
),而負偏壓被施加在該第二字元線430及該位元線450,且該第一字元線420被保持在低電壓。在一個例示實施例中,該高電壓值(Vdd
)可介於0.5伏特至3.0伏特之間,而該負偏壓值可介於-1伏特至-3伏特之間。
在任一寫入操作期間,係藉由施加高電壓(Vdd
)至該第一字元線420及施加低電壓至該第三字元線440而活化該記憶體單元400,以“導通”該記憶體單元400之該NMOS存取電晶體510。當第三字元線440相較於該GLT裝置520之該陽極區域552係處於低電壓時,該GLT裝置520中將無電流流動直到電壓脈衝1522(例如:0.0伏特)被施加至該第二字元線430為止。因此,當電壓脈衝1522
被施加至該第二字元線430且第三字元線440相較於該GLT裝置520之該陽極區域552係處於低電壓時,電流在該GLT裝置520裡流動。就寫入1(1)模式1590期間所發生的該寫入1(1)操作而言,高電位(Vdd
)被施加至該位元線450。就寫入0(0)模式1594期間所發生的該寫入0(0)操作而言,低電壓(例如:介於0伏特至0.5伏特之間)被施加至該位元線450。
該記憶體單元400可藉由以下方式被選擇:藉由施加高電壓(Vdd
)至該第一字元線420與施加低電壓至該第三字元線440(或將該第三字元線440接地),以“導通”該記憶體單元400之NMOS存取電晶體510。為了在讀取1(1)模式1592中讀取該記憶體單元400,該位元線450被預先充電(pre-charged)至接地位準(0.0伏特)。若被預先充電之該位元線450的位準被充電(charged up),則該感測放大器電路識別資料“1”正被讀取。為了在讀取0(0)模式1596中讀取該記憶體單元400,該位元線450被預先充電(pre-charged)至接地位準(0.0伏特)。若被預先充電之該位元線450的位準尚未改變,則該感測放大器電路識別資料“0”正被讀取。
雖然在先前之描述中已呈現至少一個範例實施例,然而應體會到的是,尚存在不計其數之變化。應體會到的是,此處所描述的例示實施例或實施例等並不是為了在任何程度上限制本發明之範疇、利用性、組構。反而,先前的詳細描述將提供方便的指南(road map)給本領域中之熟習技
藝者,以用於該描述的實施例或實施例等。應了解到的是,可在不超出本發明之範疇的情況下,對元件的功能及配置作出各式各樣的變化,其中,本發明之範疇係由申請專利範圍所界定,該範疇包含已知的等效物及在此專利申請案申請時可預見的等效物。
100‧‧‧電路圖
110‧‧‧TRAM單元
120、130‧‧‧字元線
140、142、144、146、148‧‧‧節點
150‧‧‧位元線
160‧‧‧TCCT裝置
200‧‧‧電路圖
210、270‧‧‧TCCT-DRAM單元
230‧‧‧寫入致能線
240‧‧‧字元線
250‧‧‧位元線
242、246、248‧‧‧節點
260‧‧‧TCCT裝置
340‧‧‧記憶體系統
342‧‧‧記憶體陣列
344‧‧‧列解碼器
346‧‧‧感測放大器電路
348‧‧‧行解碼器
360‧‧‧位元線
361‧‧‧位址/控制線
362‧‧‧行選擇線
363‧‧‧輸入/輸出(I/O)資料線
400‧‧‧記憶體陣列(記憶體單元)
410‧‧‧記憶體單元
420‧‧‧第一字元線
430‧‧‧第二字元線
440‧‧‧第三字元線
441、442、444、446、448‧‧‧節點
450‧‧‧位元線
460‧‧‧GLT裝置
462‧‧‧陽極區域
464‧‧‧陰極區域
465‧‧‧閘極電極
470‧‧‧MOSFET存取電晶體
472‧‧‧汲極區域
474‧‧‧源極區域
475‧‧‧閘極電極
500‧‧‧記憶體單元、裝置
505‧‧‧半導體基板
510‧‧‧MOS電晶體
520‧‧‧閘流體裝置
525‧‧‧運送晶圓或基板
530‧‧‧埋設氧化物絕緣層
532、534‧‧‧P井區域、P型井區
540‧‧‧半導體層
542‧‧‧汲極區域
544、548‧‧‧輕濃度掺雜延伸區域
550‧‧‧源極/基極區域
552‧‧‧陽極區域
554‧‧‧基極區域
558‧‧‧陰極區域
559‧‧‧矽化物區域
560‧‧‧保護氧化物層
562、568‧‧‧閘極絕緣層
564、572‧‧‧側壁間隔物
566、574‧‧‧閘極電極
569‧‧‧絕緣材料、覆蓋絕緣層
570‧‧‧絕緣間隔物區塊
575‧‧‧剩餘部分
584、585‧‧‧離子植入遮罩
586、588‧‧‧遮罩材料層
595、604‧‧‧蝕刻方向
596、597、602‧‧‧離子植入方向
J1
、J2
、J3
‧‧‧PN接面
1510、1520、1530‧‧‧電壓波形
1580、1590、1592、1594、1596‧‧‧模式
本發明可藉由參考實施方式及申請專利範圍並一併考量以下的圖式而取得更完整的理解,其中:第1圖為揭示傳統以閘流體為基礎之隨機存取記憶體(Thyristor-based Random Access Memory;TRAM)單元陣列之電路圖;第2圖為揭示傳統薄電容耦合型閘流體(Thin Capacitively-Coupled Thyristor;TCCT)DRAM單元陣列之電路圖;第3圖為能用於本發明之實施例之記憶體系統的方塊圖;第4圖為揭示依據本發明之實施例之記憶體單元陣列之電路圖;第5至11圖為揭示依據本發明之不同實施例所用以製造記憶體單元的方法步驟的剖面圖;第5、6、12至14、11圖為揭示依據本發明之替換實施例所用以製造記憶體單元的方法步驟的剖面圖;第15圖為揭示依據本發明之實施例於記憶體單元操作期間而施加於字元線之電壓的時序圖。
500‧‧‧記憶體單元、裝置
510‧‧‧MOS電晶體
520‧‧‧閘流體裝置
525‧‧‧運送晶圓或基板
530‧‧‧埋設氧化物絕緣層
532、534‧‧‧P井區域、P型井區
540‧‧‧半導體層
542‧‧‧汲極區域
544、548‧‧‧輕濃度掺雜延伸區域
550‧‧‧源極/基極區域
552‧‧‧陽極區域
554‧‧‧基極區域
558‧‧‧陰極區域
559‧‧‧矽化物區域
562、568‧‧‧閘極絕緣層
564、572‧‧‧側壁間隔物
566、574‧‧‧閘極電極
570‧‧‧絕緣間隔物區塊
Claims (20)
- 一種用於製造記憶裝置之方法,該方法包括以下步驟:提供半導體基板,該半導體基板包括:第一井區、第二井區以及覆於該第二井區上的至少一個閘極結構;共形地沉積絕緣材料層覆於該半導體基板之暴露部分上;在覆於該第二井區之一部分之該絕緣材料層的一部分上方提供感光材料,其中,該感光材料暴露出部分之該絕緣材料層;非等向性蝕刻該絕緣材料層之暴露部分,以提供:鄰接該至少一個閘極結構之第一側壁之側壁間隔物(sidewall spacer),覆於該至少一個閘極電極結構之一部分上且鄰接該至少一個閘極電極結構之第二側壁所形成之絕緣間隔物區塊;以及在完成該非等向性蝕刻步驟後,形成汲極區域、在該半導體基板中鄰接該第一閘極結構以及鄰接該第二閘極結構之源極/基極區域以及在該半導體基板中鄰接該第二閘極結構之陰極區域。
- 如申請專利範圍第1項之方法,其中,該第一井區具有第一導電類型,其中,該第二井區具有該第一導電類型,其中,該至少一個閘極結構包括第二閘極結構,且其中,提供該半導體基板的步驟包括以下步驟: 提供半導體基板,該半導體基板包括該第一導電類型之第一井區與第二井區、覆於該第一井區上之第一閘極結構以及覆於該第二井區之該第二閘極結構。
- 如申請專利範圍第2項之方法,其中,該汲極區域、該源極/基極區域和該陰極區域具有第二導電類型。
- 如申請專利範圍第3項之方法,復包括以下步驟:在該源極/基極區域之一部分中鄰接該第二閘極結構形成該第一導電類型的陽極區域。
- 如申請專利範圍第3項之方法,其中,形成汲極區域、在該半導體基板中鄰接該第一閘極結構以及鄰接該第二閘極結構之源極/基極區域以及在該半導體基板中鄰接該第二閘極結構之陰極區域,其中,該汲極區域、該源極/基極區域和該陰極區域具有第二導電類型的步驟包括以下步驟:提供離子植入遮罩覆於該第一閘極結構與該第二閘極結構上,該離子植入遮罩暴露出部分的該第一井區與該第二井區;以及將具有該第二導電類型之摻質離子植入該第一井區與該第二井區之該暴露部分中以形成:在該半導體基板中鄰接該第一閘極結構之該汲極區域與該源極/基極區域,以及在該半導體基板中鄰接該第二閘極結構之該基極區域與該陰極區域。
- 如申請專利範圍第5項之方法,復包括以下步驟: 提供另一個離子植入遮罩,暴露出該源極/基極區域之一部分;以及將具有該第一導電類型之摻質離子植入該源極/基極區域之該暴露部分中以形成陽極區域,該陽極區域鄰接該源極/基極區域之該暴露部分中的該第二閘極結構。
- 如申請專利範圍第3項之方法,其中,形成汲極區域、在該半導體基板中鄰接該第一閘極結構以及鄰接該第二閘極結構之源極/基極區域以及在該半導體基板中鄰接該第二閘極結構之陰極區域,其中,該汲極區域、該源極/基極區域和該陰極區域具有第二導電類型的步驟係包括以下步驟:提供離子植入遮罩覆於該第一閘極結構、該第一側壁間隔物、該第二閘極結構、該第二側壁間隔物以及該絕緣間隔物區塊,其中,該離子植入遮罩暴露出鄰接該第一側壁間隔物之部分的該第一井區以及暴露出鄰接該絕緣間隔物區塊與該第二側壁間隔物之部分的該第二井區;以及將具有該第二導電類型之摻質離子植入該第一井區與該第二井區之該暴露部分以形成:在該第一井區之該暴露部分中鄰接該第一側壁間隔物之該汲極區域與該源極/基極區域,以及在該半導體基板中鄰接該第二側壁間隔物之該陰極區域。
- 如申請專利範圍第7項之方法,復包括以下步驟: 提供另一個離子植入遮罩,暴露出該第二導電類型源極/基極區域之一部分;以及將具有該第一導電類型之摻質離子植入該第二導電類型源極/基極區域之該暴露部分中用以:在該第二導電類型源極/基極區域之該暴露部分中形成第一導電類型陽極區域;以及藉由將該第二導電類型源極/基極區域分為第二導電類型源極區域和第二導電類型基極區域而定義第二導電類型源極區域和第二導電類型基極區域,其中,該第一導電類型陽極區域係鄰接該第二導電類型源極區域和該第二導電類型基極區域。
- 如申請專利範圍第8項之方法,復包括以下步驟:加熱該已植入之汲極區域、該已植入之源極區域、該已植入之基極區域、該已植入之陰極區域以及該已植入之陽極區域,以使被植入於該汲極區域、該源極區域、該基極區域、該陰極區域以及該陽極區域中之摻質離子朝外側向擴散。
- 如申請專利範圍第9項之方法,復包括以下步驟:在該源極區域以及該陽極區域中形成矽化物區域,該矽化物區域耦接該源極區域以及該陽極區域。
- 一種用於製造記憶裝置之方法,該方法包括以下步驟:提供半導體基板,該半導體基板包括:於該半導體基板中之第一井區和於該半導體基板中之第二井區,其中,該第一井區與該第二井區具有第一導電類 型;形成覆於該第一井區上之第一閘極結構以及覆於該第二井區上之第二閘極結構;共形地沉積絕緣材料層覆於該半導體基板之暴露部分上;敷設感光材料層於該絕緣材料層上方;將該感光材料層圖案化以覆蓋該絕緣材料層之一部分並暴露出該絕緣材料層之其他暴露部分,該絕緣材料層之該一部分覆於該第二井區之一部分以及該第二閘極結構之一部分;以反應式離子(reactive ion)蝕刻該絕緣材料層之該暴露部分,以提供:鄰接該第一閘極結構之第一側壁間隔物、鄰接該第二閘極結構之第二側壁間隔物以及覆於閘極電極結構之一部分且鄰接該閘極電極結構之側壁之絕緣間隔物區塊;在反應式離子蝕刻的步驟之後,形成鄰接其中一個該第一側壁間隔物之第二導電類型汲極區域、在該半導體基板中鄰接另一個該第一側壁間隔物和該絕緣間隔物區塊之第二導電類型源極/基極區域以及在該半導體基板中鄰接該第二側壁間隔物之第二導電類型陰極區域;以及在該第二導電類型源極/基極區域之暴露部分中形成第一導電類型陽極區域。
- 如申請專利範圍第11項之方法,其中,形成第二導電 類型汲極區域的步驟包括以下步驟:在反應式離子蝕刻的步驟之後,提供離子植入遮罩覆於該第一閘極結構、該第一側壁間隔物、該第二閘極結構、該第二側壁間隔物以及該絕緣間隔物區塊,其中,該離子植入遮罩暴露出鄰接該第一側壁間隔物之部分的該第一井區以及暴露出鄰接該絕緣間隔物區塊與該第二側壁間隔物之部分的該第二井區;以及將具有該第二導電類型之摻質離子植入該第一井區與該第二井區之該暴露部分中,以形成該第二導電類型之區域,其中,該第二導電類型之區域包括:鄰接其中一個該第一側壁間隔物之汲極區域、鄰接另一個該第一側壁間隔物和該絕緣間隔物區塊之源極/基極區域以及在該半導體基板中鄰接該第二側壁間隔物之陰極區域。
- 如申請專利範圍第12項之方法,其中,形成第一導電類型陽極區域的步驟包括以下步驟:將具有該第二導電類型之摻質離子植入該第一井區與該第二井區之該暴露部分中以形成該第二導電類型之區域的步驟之後,提供另一個離子植入遮罩暴露出該第二導電類型源極/基極區域之一部分;以及將該第一導電類型之摻質離子植入該第二導電類型源極/基極區域之該暴露部分中用以:在該第二導電類型源極/基極區域之該暴露部分中 形成第一導電類型陽極區域;以及藉由將該第二導電類型源極/基極區域分為第二導電類型源極區域以及第二導電類型基極區域而定義該第二導電類型源極區域和該第二導電類型基極區域,其中,該第一導電類型陽極區域係鄰接該第二導電類型源極區域以及該第二導電類型基極區域。
- 如申請專利範圍第13項之方法,復包括以下步驟:加熱該已植入的第二導電類型汲極區域、該已植入的第二導電類型源極區域、該已植入的第二導電類型基極區域、該已植入的第二導電類型陰極區域以及該已植入的第一導電類型陽極區域,以使被植入於該第二導電類型汲極區域、該第二導電類型源極區域、該第二導電類型基極區域、該第二導電類型陰極區域以及該第一導電類型陽極區域之摻質離子朝外側向擴散。
- 如申請專利範圍第14項之方法,復包括以下步驟:形成耦接該源極區域以及該陽極區域的矽化物區域。
- 如申請專利範圍第11項之方法,其中,該第一井區、該第二井區及該陽極區域包括P型半導體材料,且其中,該汲極區域、該源極區域、該基極區域以及該陰極區域包括N型半導體材料。
- 如申請專利範圍第11項之方法,其中,該第一井區、該第二井區及該陽極區域包括N型半導體材料,且 其中,該汲極區域、該源極區域、該基極區域以及該陰極區域包括P型半導體材料。
- 一種用於製造記憶裝置之方法,該方法包括以下步驟:提供半導體基板,該半導體基板包括:於該半導體基板中之第一井區、於該半導體基板中之第二井區,其中,該第一井區與該第二井區具有第一導電類型;形成覆於該第一井區上之第一閘極結構以及覆於該第二井區上之第二閘極結構;在形成第一閘極結構的步驟之後,形成第二導電類型汲極區域、在該半導體基板中鄰接該第一閘極結構且鄰接該第二閘極結構之第二導電類型源極/基極區域以及在該半導體基板中鄰接該第二閘極結構之第二導電類型陰極區域;在形成該第二導電類型汲極區域的步驟之後,共形地沉積絕緣材料層覆於該半導體基板之暴露部分上;將感光材料層敷設在該絕緣材料層上方;將該感光材料層圖案化以覆蓋該絕緣材料層之一部分並暴露出該絕緣材料層之其他暴露部分,該絕緣材料層之該一部分覆於該第二導電類型源極/基極區域之一部分以及該第二閘極結構之一部分;以反應式離子蝕刻該絕緣材料層之該暴露部分以提供:鄰接該第一閘極結構之第一側壁間隔物、鄰接 該第二閘極結構之第二側壁間隔物以及鄰接該閘極電極結構之側壁之絕緣間隔物區塊,其中,該絕緣間隔物區塊覆於閘極電極結構之一部分,以及覆於該第二導電類型源極/基極區域之一部分,該第二導電類型源極/基極區域之一部分對應於第二導電類型基極區域;以及在反應式離子蝕刻的步驟之後,在該第二導電類型源極/基極區域之暴露部分中形成第一導電類型陽極區域。
- 如申請專利範圍第18項之方法,其中,形成第二導電類型汲極區域的步驟包括以下步驟:在形成第一閘極結構的步驟之後,提供離子植入遮罩覆於該第一閘極結構與該第二閘極結構上,其中,該離子植入遮罩暴露出部分之該第一井區與部分之該第二井區;以及將具有該第二導電類型之摻質離子植入該第一井區與該第二井區之該暴露部分中,以形成該第二導電類型之區域,其中,該第二導電類型之區域包括:汲極區域、在該半導體基板中鄰接該第一閘極結構和該第二閘極結構之源極/基極區域以及在該半導體基板中鄰接該第二閘極結構之陰極區域。
- 如申請專利範圍第19項之方法,其中,形成第一導電類型陽極區域的步驟包括以下步驟:在反應式離子蝕刻的步驟之後,提供另一個離子 植入遮罩暴露出該第二導電類型源極/基極區域之一部分;以及將該第一導電類型之摻質離子植入該第二導電類型源極/基極區域之該暴露部分中用以:在該第二導電類型源極/基極區域之該暴露部分中形成第一導電類型陽極區域鄰接該絕緣間隔物區塊;以及藉由將該第二導電類型源極/基極區域分為該第二導電類型源極區域和該第二導電類型基極區域而定義第二導電類型源極區域和第二導電類型基極區域,其中,該第一導電類型陽極區域係鄰接該第二導電類型源極區域和該第二導電類型基極區域。
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US11/692,313 US7504286B2 (en) | 2007-03-28 | 2007-03-28 | Semiconductor memory devices and methods for fabricating the same |
Publications (2)
Publication Number | Publication Date |
---|---|
TW200845300A TW200845300A (en) | 2008-11-16 |
TWI520270B true TWI520270B (zh) | 2016-02-01 |
Family
ID=39587016
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW097110942A TWI520270B (zh) | 2007-03-28 | 2008-03-27 | 半導體記憶裝置以及用於製造該半導體記憶裝置之方法 |
Country Status (6)
Country | Link |
---|---|
US (1) | US7504286B2 (zh) |
EP (1) | EP2132774A1 (zh) |
KR (1) | KR20100016025A (zh) |
CN (1) | CN101743636B (zh) |
TW (1) | TWI520270B (zh) |
WO (1) | WO2008118294A1 (zh) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TWI739174B (zh) * | 2018-10-23 | 2021-09-11 | 台灣積體電路製造股份有限公司 | 記憶胞及其製造方法 |
Families Citing this family (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4434252B2 (ja) * | 2007-09-27 | 2010-03-17 | ソニー株式会社 | 半導体装置 |
JP5151370B2 (ja) * | 2007-09-28 | 2013-02-27 | ソニー株式会社 | 半導体装置 |
US7940558B2 (en) * | 2007-12-21 | 2011-05-10 | Qimonda Ag | Integrated circuit comprising a thyristor and method of controlling a memory cell comprising a thyristor |
WO2009108760A2 (en) | 2008-02-26 | 2009-09-03 | Board Of Regents, The University Of Texas System | Dendritic macroporous hydrogels prepared by crystal templating |
US8946194B2 (en) | 2010-10-08 | 2015-02-03 | Board Of Regents, University Of Texas System | One-step processing of hydrogels for mechanically robust and chemically desired features |
EP2624874A4 (en) | 2010-10-08 | 2014-04-02 | Univ Texas | ADHESIVE MEMBRANE WITH ALGINATE AND HYALURONIC ACID FOR BIOMEDICAL APPLICATIONS |
US8797794B2 (en) | 2012-06-27 | 2014-08-05 | Micron Technology, Inc. | Thyristor memory and methods of operation |
US11565027B2 (en) | 2012-12-11 | 2023-01-31 | Board Of Regents, The University Of Texas System | Hydrogel membrane for adhesion prevention |
US10446223B1 (en) | 2018-08-29 | 2019-10-15 | Bitfury Group Limited | Data storage apparatus, and related systems and methods |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6448122B1 (en) | 2000-06-22 | 2002-09-10 | Koninklijke Philips Electronics N.V. | Method and device structure for enhanced ESD performance |
US7491586B2 (en) * | 2001-03-22 | 2009-02-17 | T-Ram Semiconductor, Inc. | Semiconductor device with leakage implant and method of fabrication |
JP5179692B2 (ja) * | 2002-08-30 | 2013-04-10 | 富士通セミコンダクター株式会社 | 半導体記憶装置及びその製造方法 |
US7125753B1 (en) | 2002-10-01 | 2006-10-24 | T-Ram Semiconductor, Inc. | Self-aligned thin capacitively-coupled thyristor structure |
US7195959B1 (en) | 2004-10-04 | 2007-03-27 | T-Ram Semiconductor, Inc. | Thyristor-based semiconductor device and method of fabrication |
US7224002B2 (en) | 2004-05-06 | 2007-05-29 | Micron Technology, Inc. | Silicon on insulator read-write non-volatile memory comprising lateral thyristor and trapping layer |
JP2007067133A (ja) | 2005-08-31 | 2007-03-15 | Sony Corp | 半導体装置 |
-
2007
- 2007-03-28 US US11/692,313 patent/US7504286B2/en not_active Expired - Fee Related
-
2008
- 2008-03-14 WO PCT/US2008/003363 patent/WO2008118294A1/en active Application Filing
- 2008-03-14 CN CN2008800176317A patent/CN101743636B/zh not_active Expired - Fee Related
- 2008-03-14 KR KR1020097022614A patent/KR20100016025A/ko not_active Application Discontinuation
- 2008-03-14 EP EP08726804A patent/EP2132774A1/en not_active Withdrawn
- 2008-03-27 TW TW097110942A patent/TWI520270B/zh not_active IP Right Cessation
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TWI739174B (zh) * | 2018-10-23 | 2021-09-11 | 台灣積體電路製造股份有限公司 | 記憶胞及其製造方法 |
Also Published As
Publication number | Publication date |
---|---|
KR20100016025A (ko) | 2010-02-12 |
WO2008118294A1 (en) | 2008-10-02 |
CN101743636B (zh) | 2012-06-27 |
EP2132774A1 (en) | 2009-12-16 |
CN101743636A (zh) | 2010-06-16 |
US20080242009A1 (en) | 2008-10-02 |
TW200845300A (en) | 2008-11-16 |
US7504286B2 (en) | 2009-03-17 |
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Date | Code | Title | Description |
---|---|---|---|
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